TW202143487A - 半導體元件 - Google Patents

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朴水賢
朴徑範
白宗玟
李長鎬
劉禹炅
鄭德泳
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南韓商三星電子股份有限公司
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Abstract

一種半導體元件包括：電晶體，位於基板上；第一層間絕緣層，位於電晶體上；下部互連線，位於第一層間絕緣層的上部部分中；蝕刻停止層，位於第一層間絕緣層及下部互連線上；第二層間絕緣層，位於蝕刻停止層上；位於第二層間絕緣層中的上部互連線，所述上部互連線包括穿透蝕刻停止層以接觸下部互連線的通孔部分；以及蝕刻停止圖案，位於蝕刻停止層上且與通孔部分的第一側壁接觸。第二層間絕緣層在蝕刻停止圖案及蝕刻停止層的沒有蝕刻停止圖案的頂表面上延伸。蝕刻停止圖案的介電常數高於蝕刻停止層的介電常數。

Description

半導體元件
本發明概念的實施例是有關於一種半導體元件，且更具體而言，是有關於一種包括場效電晶體的半導體元件及其製造方法。 [相關申請案的交叉參考]
本美國非臨時專利申請案根據35 U.S.C. § 119主張於2020年5月7日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0054420號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
半導體元件可包括積體電路，所述積體電路包括金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor，MOSFET）。由於半導體元件的大小及設計規則已經減縮，因此MOSFET已按比例縮小。減小MOSFET的大小可能會使半導體元件的運作特性劣化。因此，已經研究了用於形成在克服由高度整合引入的限制的同時具有優異效能的半導體元件的各種方法。
本發明概念的實施例可提供一種能夠改善電性特性及可靠性的半導體元件。
在態樣中，一種半導體元件可包括：電晶體，位於基板上；第一層間絕緣層，位於所述電晶體上；下部互連線，位於所述第一層間絕緣層的上部部分中；蝕刻停止層，位於所述第一層間絕緣層及所述下部互連線上；第二層間絕緣層，位於所述蝕刻停止層上；位於所述第二層間絕緣層中的上部互連線，所述上部互連線包括穿透所述蝕刻停止層以接觸所述下部互連線的通孔部分；以及蝕刻停止圖案，位於所述蝕刻停止層上且與所述通孔部分的第一側壁接觸。所述第二層間絕緣層可在所述蝕刻停止圖案及所述蝕刻停止層的沒有所述蝕刻停止圖案的頂表面上延伸。所述蝕刻停止層可包括其上具有所述蝕刻停止圖案的表面處理區。所述表面處理區中的碳濃度可低於所述蝕刻停止層的不同於所述表面處理區的另一區中的碳濃度。
在態樣中，一種半導體元件可包括：電晶體，位於基板上；第一層間絕緣層，位於所述電晶體上；下部互連線，位於所述第一層間絕緣層的上部部分中；蝕刻停止層，位於所述第一層間絕緣層及所述下部互連線上；第二層間絕緣層，位於所述蝕刻停止層上；位於所述第二層間絕緣層中的上部互連線，所述上部互連線包括穿透所述蝕刻停止層以接觸所述下部互連線的通孔部分；以及蝕刻停止圖案，位於所述蝕刻停止層上且與所述通孔部分的相對的側壁接觸。與所述蝕刻停止圖案接觸的所述通孔部分可在第一方向上具有第一寬度，且所述蝕刻停止圖案在所述第一方向上的最大寬度可為第二寬度。所述第二寬度可介於所述第一寬度的約1.2倍至約3倍的範圍內。
在態樣中，一種半導體元件可包括：基板，包括主動區、在所述主動區上界定主動區圖案的元件隔離層，其中所述元件隔離層覆蓋所述主動圖案中的每一者的下部部分的側壁，且所述主動圖案中的每一者的上部部分自所述元件隔離層突出；源極/汲極圖案及所述源極/汲極圖案之間的通道圖案，位於所述主動圖案中的每一者的所述上部部分中；閘極電極，與所述通道圖案相交且在第一方向上延伸；閘極間隔件，位於所述閘極電極的相對的側壁上且在所述第一方向上沿著所述閘極電極延伸；閘極介電圖案，位於所述閘極電極與所述通道圖案之間以及所述閘極電極與所述閘極間隔件之間；閘極頂蓋圖案，位於所述閘極電極的頂表面上且在所述第一方向上沿著所述閘極電極延伸；第一層間絕緣層，位於所述閘極頂蓋圖案上；主動接觸件，穿透所述第一層間絕緣層且電性連接至所述源極/汲極圖案中的至少一者；第一金屬層，位於所述第一層間絕緣層上的第二層間絕緣層中；第二金屬層，位於所述第二層間絕緣層上的第三層間絕緣層中；蝕刻停止層，位於所述第二層間絕緣層與所述第三層間絕緣層之間；以及蝕刻停止圖案，位於所述蝕刻停止層上。所述第一金屬層可包括在與所述第一方向相交的第二方向上延伸的下部互連線，且所述下部互連線可電性連接至所述主動接觸件。所述第二金屬層可包括電性連接至所述下部互連線的上部互連線。所述上部互連線可包括穿透所述蝕刻停止層以接觸所述下部互連線的通孔部分。所述蝕刻停止圖案可與所述通孔部分的第一側壁接觸。所述第三層間絕緣層可覆蓋所述蝕刻停止圖案及所述蝕刻停止層的沒有所述蝕刻停止圖案的頂表面。所述蝕刻停止圖案的第一介電常數可高於所述蝕刻停止層的第二介電常數。
圖1是示出根據本發明概念的一些實施例的半導體元件的平面圖。圖2A、圖2B、圖2C及圖2D是分別沿圖1的線A-A’、B-B’、C-C’及D-D’截取的剖視圖。圖3是圖2D的區「M」的放大剖視圖。
參考圖1及圖2A至圖2D，邏輯單元LC可設置在基板100上。在本說明書中，邏輯單元LC可指或以其他方式包括用於執行特定功能的邏輯組件（例如，反相器、正反器等）。換言之，邏輯單元LC可包括構成邏輯組件的電晶體及將電晶體彼此連接的互連線。
基板100可包括第一主動區PR及第二主動區NR。用語「第一」、「第二」等在本文中可能僅用於將一個組件、區、層、特性等與另一者區分開。當組件、層或區被稱為直接位於彼此上時，則不存在中間組件、層或區。在一些實施例中，第一主動區PR可為P通道金屬氧化物半導體場效電晶體（P-channel Metal Oxide Semiconductor Field Effect Transistor，PMOSFET）區，且第二主動區NR可為N通道金屬氧化物半導體場效電晶體（N-channel Metal Oxide Semiconductor Field Effect Transistor，NMOSFET）區。基板100可為包含矽、鍺或矽鍺的半導體基板，或者可為化合物半導體基板。在一些實施例中，基板100可為矽基板。
第一主動區PR及第二主動區NR可由形成在基板100的上部部分中的第二溝渠TR2來界定。第二溝渠TR2可設置在第一主動區PR與第二主動區NR之間。第一主動區PR與第二主動區NR可在第一方向D1上彼此間隔開，第二溝渠TR2插置在第一主動區PR與第二主動區NR之間。第一主動區PR及第二主動區NR中的每一者可在與第一方向D1相交的第二方向D2上延伸。
第一主動圖案AP1可設置在第一主動區PR上，且第二主動圖案AP2可設置在第二主動區NR上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上彼此平行延伸。第一主動圖案AP1及第二主動圖案AP2可為基板100的在垂直方向（即第三方向D3）上突出的部分。可在鄰近彼此的第一主動圖案AP1之間以及彼此鄰近的第二主動圖案AP2之間界定第一溝渠TR1。第一溝渠TR1可較第二溝渠TR2淺。
元件隔離層ST可填充第一溝渠TR1及第二溝渠TR2。元件隔離層ST可包括氧化矽層。第一主動圖案AP1及第二主動圖案AP2的上部部分可自元件隔離層ST垂直向上突出（參見圖2D）。第一主動圖案AP1及第二主動圖案AP2的上部部分中的每一者可具有鰭形狀。元件隔離層ST可不覆蓋第一主動圖案AP1及第二主動圖案AP2的上部部分。元件隔離層ST可覆蓋第一主動圖案AP1及第二主動圖案AP2的下部部分的側壁。
第一源極/汲極圖案SD1可設置在第一主動圖案AP1的上部部分中。第一源極/汲極圖案SD1可為具有第一導電類型（例如，P型）的摻雜劑區。第一通道圖案CH1可設置在一對第一源極/汲極圖案SD1之間。第二源極/汲極圖案SD2可設置在第二主動圖案AP2的上部部分中。第二源極/汲極圖案SD2可為具有第二導電類型（例如，N型）的摻雜劑區。第二通道圖案CH2可設置在一對第二源極/汲極圖案SD2之間。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可包括藉由選擇性磊晶生長（selective epitaxial growth，SEG）製程形成的磊晶圖案。在一些實例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的頂表面可與第一通道圖案CH1及第二通道圖案CH2的頂表面共面。在其他實例中，相對於基板100，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的頂表面可高於第一通道圖案CH1及第二通道圖案CH2的頂表面。
第一源極/汲極圖案SD1可包含晶格常數大於基板100的半導體元素的晶格常數的半導體元素（例如，SiGe）。因此，第一源極/汲極圖案SD1可向第一通道圖案CH1提供壓縮應力。例如，第二源極/汲極圖案SD2可包含與基板100相同的半導體元素（例如，矽）。
閘極電極GE可在第一方向D1上延伸以與第一主動圖案AP1及第二主動圖案AP2相交。閘極電極GE可在第二方向D2上以第一節距P1排列。閘極電極GE可在垂直方向上與第一通道圖案CH1及第二通道圖案CH2交疊。閘極電極GE中的每一者可環繞第一通道圖案CH1及第二通道圖案CH2中的每一者的頂表面及兩個（例如，相對的）側壁。
再次參考圖2D，閘極電極GE可設置在第一通道圖案CH1的第一頂表面TS1及第一通道圖案CH1的至少一個第一側壁S1上。閘極電極GE可設置在第二通道圖案CH2的第二頂表面TS2及第二通道圖案CH2的至少一個第二側壁S2上。換言之，根據本實施例的電晶體可為其中閘極電極GE三維地環繞通道CH1及CH2的三維（three-dimensional，3D）場效電晶體（例如，鰭型場效電晶體，fin field effect transistor，FinFET）。
再次參考圖1及圖2A至圖2D，一對閘極間隔件GS可設置在閘極電極GE中的每一者的兩個（例如，相對的）側壁上。閘極間隔件GS可在第一方向D1上沿著閘極電極GE延伸。閘極間隔件GS的頂表面可高於閘極電極GE的頂表面。閘極間隔件GS的頂表面可與稍後將闡述的第一層間絕緣層110的頂表面共面。閘極間隔件GS可包含SiCN、SiCON或SiN中的至少一者。在某些實施例中，閘極間隔件GS中的每一者可具有由SiCN、SiCON或SiN中的至少兩者形成的多層式結構。
閘極頂蓋圖案GP可設置在閘極電極GE中的每一者上。閘極頂蓋圖案GP可在第一方向D1上沿著閘極電極GE延伸。閘極頂蓋圖案GP可包含相對於稍後將闡述的第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料。例如，閘極頂蓋圖案GP可包含SiON、SiCN、SiCON或SiN中的至少一者。
閘極介電圖案GI可設置在閘極電極GE與第一主動圖案AP1之間以及閘極電極GE與第二主動圖案AP2之間。閘極介電圖案GI可沿著閘極電極GE的底表面在其上延伸。例如，閘極介電圖案GI可覆蓋第一通道圖案CH1的第一頂表面TS1及第一側壁S1。閘極介電圖案GI可覆蓋第二通道圖案CH2的第二頂表面TS2及第二側壁S2。閘極介電圖案GI可覆蓋閘極電極GE之下的元件隔離層ST的頂表面（參見圖2D）。
在一些實施例中，閘極介電圖案GI可包含介電常數高於氧化矽的介電常數的高介電常數介電材料。例如，高介電常數介電材料可包括氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的至少一者。
閘極電極GE可包含第一金屬及位於第一金屬上的第二金屬。第一金屬可設置在閘極介電圖案GI上且可鄰近第一通道圖案CH1及第二通道圖案CH2。第一金屬可包括用於調整電晶體的臨限電壓的功函數金屬。可藉由調整第一金屬的厚度及組成來獲得期望的臨限電壓。
第一金屬可包含金屬氮化物。例如，第一金屬可包含氮（N）以及選自鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）或鉬（Mo）中的至少一種金屬。第一金屬可更包含碳（C）。在一些實施例中，第一金屬可包括多個堆疊的功函數金屬層。
第二金屬可包括電阻低於第一金屬的電阻的金屬。例如，第二金屬可包括選自鎢（W）、鋁（Al）、鈦（Ti）或鉭（Ta）中的至少一種金屬。
第一層間絕緣層110可設置在基板100上。第一層間絕緣層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110的頂表面可與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面實質上共面。第二層間絕緣層120可設置在第一層間絕緣層110及閘極頂蓋圖案GP上。第三層間絕緣層130可設置在第二層間絕緣層120上。第四層間絕緣層140可設置在第三層間絕緣層130上。例如，第一層間絕緣層110至第四層間絕緣層140中的每一者可包括氧化矽層。
一對隔離結構DB可分別設置在邏輯單元LC的兩側處，所述對隔離結構DB在第二方向D2上彼此相對。隔離結構DB可在第一方向D1上平行於閘極電極GE延伸。隔離結構DB與鄰近其的閘極電極GE之間的節距可等於第一節距P1。
隔離結構DB可穿透第一層間絕緣層110及第二層間絕緣層120，且可延伸至第一主動圖案AP1及第二主動圖案AP2中。隔離結構DB可穿透第一主動圖案AP1及第二主動圖案AP2的上部部分。隔離結構DB可將邏輯單元LC的第一主動區PR及第二主動區NR與鄰近邏輯單元的主動區隔離開。
主動接觸件AC可穿透第二層間絕緣層120及第一層間絕緣層110，以電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。主動接觸件AC中的每一者可設置在一對閘極電極GE之間。
主動接觸件AC可為自對準接觸件。換言之，主動接觸件AC可使用閘極頂蓋圖案GP及閘極間隔件GS被形成為自對準的。例如，主動接觸件AC可覆蓋閘極間隔件GS的側壁的至少一部分。儘管圖式中未示出，但主動接觸件AC可覆蓋閘極頂蓋圖案GP的頂表面的一部分。
矽化物圖案SC可分別設置在主動接觸件AC與第一源極/汲極圖案SD1之間以及主動接觸件AC與第二源極/汲極圖案SD2之間。主動接觸件AC可藉由矽化物圖案SC電性連接至源極/汲極圖案SD1或SD2。矽化物圖案SC可包含金屬矽化物，且可包含例如矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者。
閘極接觸件GC可穿透第二層間絕緣層120及閘極頂蓋圖案GP，以接觸及電性連接至閘極電極GE。當在平面圖中觀察時，閘極接觸件GC可設置在第一主動區PR與第二主動區NR之間。閘極接觸件GC的底表面可與閘極電極GE的頂表面接觸。閘極接觸件GC的頂表面可與第二層間絕緣層120的頂表面共面。
主動接觸件AC及閘極接觸件GC中的每一者可包括導電圖案FM及環繞導電圖案FM的阻擋圖案BM。例如，導電圖案FM可包含鋁、銅、鎢、鉬或鈷中的至少一種金屬。阻擋圖案BM可覆蓋導電圖案FM的底表面及側壁。阻擋圖案BM可包括金屬層/金屬氮化物層。金屬層可包含鈦、鉭、鎢、鎳、鈷或鉑中的至少一者。金屬氮化物層可包括氮化鈦（TiN）層、氮化鉭（TaN）層、氮化鎢（WN）層、氮化鎳（NiN）層、氮化鈷（CoN）層或氮化鉑（PtN）層中的至少一者。
第一金屬層M1可設置在第三層間絕緣層130中。第一金屬層M1可包括第一下部互連線LIL1、第二下部互連線LIL2及下部通孔VI。下部通孔VI可設置在第一下部互連線LIL1及第二下部互連線LIL2之下。
第一下部互連線LIL1可與邏輯單元LC相交，且可在第二方向D2上延伸。第一下部互連線LIL1可為電源/源極互連線。例如，可對第一下部互連線LIL1施加汲極電壓VDD或源極電壓VSS。
參考圖1，可在邏輯單元LC的一側處界定在第二方向D2上延伸的第一單元邊界CB1。可在邏輯單元LC的與第一單元邊界CB1相對的另一側處界定在第二方向D2上延伸的第二單元邊界CB2。施加汲極電壓VDD（即，電源電壓）的第一下部互連線LIL1可設置在第一單元邊界CB1上。施加汲極電壓VDD的第一下部互連線LIL1可在第二方向D2上沿著第一單元邊界CB1延伸。施加源極電壓VSS（即，接地電壓）的第一下部互連線LIL1可設置在第二單元邊界CB2上。施加源極電壓VSS的第一下部互連線LIL1可在第二方向D2上沿著第二單元邊界CB2延伸。
第二下部互連線LIL2可設置在施加汲極電壓VDD的第一下部互連線LIL1與施加源極電壓VSS的第一下部互連線LIL1之間。第二下部互連線LIL2可在第二方向D2上彼此平行延伸。當在平面圖中觀察時，第二下部互連線LIL2中的每一者可具有線形狀或條形狀。第二下部互連線LIL2可在第一方向D1上以第二節距P2排列。第二節距P2可小於第一節距P1。
第一下部互連線LIL1中的每一者的線寬度可為第一寬度W1。第二下部互連線LIL2中的每一者的線寬度可為第二寬度W2。第二寬度W2可小於第一寬度W1，例如沿著與基板100的表面平行的方向D1。例如，第二寬度W2可小於約12奈米。第一寬度W1可大於約12奈米。
下部通孔VI中的一些可設置在主動接觸件AC與第一下部互連線LIL1及第二下部互連線LIL2之間。下部通孔VI中的其他者可設置在閘極接觸件GC與第二下部互連線LIL2之間。
蝕刻停止層ESL可設置在第三層間絕緣層130與第四層間絕緣層140之間。蝕刻停止層ESL可包括第一蝕刻停止層ESL1及第二蝕刻停止層ESL2。第一蝕刻停止層ESL1可直接覆蓋第一下部互連線LIL1及第二下部互連線LIL2。第一蝕刻停止層ESL1可覆蓋第三層間絕緣層130的頂表面。第二蝕刻停止層ESL2可覆蓋第一蝕刻停止層ESL1的頂表面。
第一蝕刻停止層ESL1可為高介電常數介電層，且可為低密度層。第一蝕刻停止層ESL1可為金屬氧化物層或金屬氮化物層，且可包含選自Al、Zr、Y、Hf或Mo中的至少一種金屬。例如，第一蝕刻停止層ESL1可包含氧化鋁、氧化鉿、氧化鉿-鋯、氮化鋁、氮化鉿或氮化鉿-鋯。
第二蝕刻停止層ESL2可為低介電常數介電層，且可為高密度層。第二蝕刻停止層ESL2的介電常數可低於第一蝕刻停止層ESL1的介電常數。第二蝕刻停止層ESL2的密度可高於第一蝕刻停止層ESL1的密度。
第二蝕刻停止層ESL2可包含X、Y及碳（C）。此處，「X」可為選自Si、Ge、Al、Zr、Y、Hf或Mo的元素，且「Y」可為O或N。例如，第二蝕刻停止層ESL2可包含SiOC、SiNC、GeOC或GeNC。
第二蝕刻停止層ESL2中的碳（C）的含量（或濃度）可介於約10原子%至約25原子%的範圍內。具體而言，第二蝕刻停止層ESL2中的碳（C）的含量可介於約15原子%至約20原子%的範圍內。第二蝕刻停止層ESL2中的「X」的含量（或濃度）可介於約30原子%至約50原子%的範圍內。
第二蝕刻停止層ESL2可包括表面處理區STR。例如，表面處理區STR可為極紫外（extreme ultraviolet，EUV）光所照射的區。表面處理區STR中的碳的含量（或濃度）可低於第二蝕刻停止層ESL2的另一區中的碳的含量（或濃度）。表面處理區STR中的碳的含量（或濃度）可介於約1原子%至約5原子%的範圍內。
蝕刻停止圖案ESP可設置在第二蝕刻停止層ESL2的表面處理區STR上。蝕刻停止圖案ESP可在垂直方向上與表面處理區STR交疊。蝕刻停止圖案ESP可包含金屬氧化物，且可包含選自Al、Zr、Y、Hf或Mo中的至少一種金屬。例如，蝕刻停止圖案ESP可包含氧化鋁。
在一些實施例中，蝕刻停止圖案ESP可包含與第一蝕刻停止層ESL1相同的材料。在某些實施例中，蝕刻停止圖案ESP可包含與第一蝕刻停止層ESL1的材料不同的材料。蝕刻停止圖案ESP的介電常數可高於第二蝕刻停止層ESL2的介電常數。蝕刻停止圖案ESP的密度可低於第二蝕刻停止層ESL2的密度。
第四層間絕緣層140可覆蓋蝕刻停止圖案ESP及第二蝕刻停止層ESL2的未被蝕刻停止圖案ESP覆蓋的頂表面。第二金屬層M2可設置在第四層間絕緣層140中。第二金屬層M2可包括上部互連線UIL。上部互連線UIL可在第一方向D1上彼此平行延伸。當在平面圖中觀察時，上部互連線UIL中的每一者可具有線形狀或條形狀。上部互連線UIL可在第二方向D2上排列。
上部互連線UIL可包括線部分HEP及通孔部分VEP。線部分HEP可設置在第四層間絕緣層140的上部部分中，且可在第一方向D1上延伸。通孔部分VEP可設置在第四層間絕緣層140的下部部分中，且可自線部分HEP朝向第一金屬層M1延伸。換言之，通孔部分VEP可為設置在線部分HEP與第一金屬層M1之間以將線部分HEP連接至第一金屬層M1的通孔。
通孔部分VEP可朝向第一金屬層M1延伸，同時穿透第四層間絕緣層140、蝕刻停止圖案ESP及蝕刻停止層ESL。換言之，蝕刻停止圖案ESP可鄰近通孔部分VEP，且可與通孔部分VEP的側壁接觸。
線部分HEP及通孔部分VEP可在一個本體（即，一體結構）中彼此連接以構成單一導體，即單一上部互連線UIL。線部分HEP及通孔部分VEP可藉由雙鑲嵌製程被形成為單一上部互連線UIL。
將參考圖3更詳細地闡述根據本實施例的第二下部互連線LIL2、上部互連線UIL、蝕刻停止層ESL及蝕刻停止圖案ESP。
第二下部互連線LIL2可包括阻擋金屬圖案BAP、位於阻擋金屬圖案BAP上的金屬圖案MEP及位於金屬圖案MEP上的金屬頂蓋圖案CAP。
阻擋金屬圖案BAP可具有U形狀。阻擋金屬圖案BAP的頂表面可與第三層間絕緣層130的頂表面實質上共面。作為另一選擇，阻擋金屬圖案BAP的頂表面可低於第三層間絕緣層130的頂表面。
阻擋金屬圖案BAP可改善第二下部互連線LIL2與第三層間絕緣層130之間的黏附。阻擋金屬圖案BAP可用作減少或防止金屬圖案MEP的金屬元素擴散至第三層間絕緣層130中的阻擋件。阻擋金屬圖案BAP可包括氮化鉭（TaN）層、氮化鈦（TiN）層、氧化鉭（TaO）層、氧化鈦（TiO）層、氮化錳（MnN）層或氧化錳（MnO）層中的至少一者。
金屬圖案MEP可設置在阻擋金屬圖案BAP上。阻擋金屬圖案BAP可覆蓋金屬圖案MEP的底表面及兩個（例如，相對的）側壁。金屬圖案MEP可具有凸形頂表面。金屬圖案MEP的頂表面的最高水平高度可低於第三層間絕緣層130的頂表面。在構成第二下部互連線LIL2的部件中，金屬圖案MEP可具有最大體積。例如，金屬圖案MEP可包含銅（Cu）、釕（Ru）、鈷（Co）、鎢（W）或鉬（Mo）。
金屬頂蓋圖案CAP可覆蓋金屬圖案MEP的頂表面。金屬頂蓋圖案CAP可具有薄且均勻的厚度。例如，金屬頂蓋圖案CAP可包含釕（Ru）、鈷（Co）或石墨烯。
第一蝕刻停止層ESL1可覆蓋第二下部互連線LIL2的頂表面及第三層間絕緣層130。第一蝕刻停止層ESL1可在第三層間絕緣層130的頂表面上（例如沿著法向於基板100的表面的方向D3）具有第一厚度T1。例如，第一厚度T1可介於約2奈米至約5奈米的範圍內。
第二蝕刻停止層ESL2可覆蓋第一蝕刻停止層ESL1的頂表面。第二蝕刻停止層ESL2可具有第二厚度T2。第二厚度T2可大於第一厚度T1。例如，第二厚度T2可介於約3奈米至約10奈米的範圍內。
第二蝕刻停止層ESL2的表面處理區STR可在垂直方向上與第二下部互連線LIL2交疊（即，可沿著法向於基板100的表面的方向（例如，沿著方向D3）交疊）。在第二蝕刻停止層ESL2的表面處理區STR中的碳濃度分佈中，碳濃度可隨著自表面處理區STR的頂表面朝向第一蝕刻停止層ESL1的距離增加而增加，即，碳濃度可隨著自表面處理區STR的頂表面朝向第一蝕刻停止層ESL1的距離而增加。第二蝕刻停止層ESL2的碳濃度在表面處理區STR的頂表面處可具有最小值（例如，約3原子%）。鄰近第一蝕刻停止層ESL1的第二蝕刻停止層ESL2的碳濃度可為最大值（例如，約20原子%）。第二蝕刻停止層ESL2的不同於表面處理區STR的一或多個其他區的碳濃度可實質上等於最大值。
蝕刻停止圖案ESP可設置在第二蝕刻停止層ESL2的表面處理區STR上。蝕刻停止圖案ESP的最大厚度可為第三厚度T3。第三厚度T3可小於第二厚度T2（例如，沿著方向D3）。例如，第三厚度T3可介於約2奈米至約5奈米的範圍內。蝕刻停止圖案ESP的厚度可隨著距通孔部分VEP的水平距離增加而減小。第二蝕刻停止層ESL2的除了表面處理區STR之外或不同於表面處理區STR的其他區可被第四層間絕緣層140覆蓋。
上部互連線UIL的通孔部分VEP可穿透蝕刻停止圖案ESP及蝕刻停止層ESL，以與第二下部互連線LIL2的頂表面接觸。第一蝕刻停止層ESL1、第二蝕刻停止層ESL2及蝕刻停止圖案ESP可用作具有三層式結構的三重蝕刻停止層。
根據本實施例，藉由三重蝕刻停止層ESL1、ESL2、ESP可達成非常高的蝕刻選擇性。因此，上部互連線UIL的通孔部分VEP可與第二下部互連線LIL2的頂表面穩定接觸，而不存在製程缺陷。
如上所述，蝕刻停止圖案ESP及第一蝕刻停止層ESL1可包含高介電常數介電材料。因此，若蝕刻停止圖案ESP及第一蝕刻停止層ESL1各自的體積增加，則第一金屬層M1與第二金屬層M2之間的電容可增加因而使元件的效能劣化。
然而，根據本實施例的蝕刻停止圖案ESP可不設置在第二蝕刻停止層ESL2的整個表面上，而是可僅部分地設置在上部互連線UIL的通孔部分VEP所穿透的表面處理區STR上。換言之，蝕刻停止圖案ESP可具有用於執行蝕刻停止層的功能的減小的體積或最小體積。由於蝕刻停止圖案ESP的大小或體積減小或被最小化，因此第一金屬層M1與第二金屬層M2之間的電容可減小以改善元件的效能。
上部互連線UIL的通孔部分VEP可具有與第四層間絕緣層140接觸的第一側壁SW1及與蝕刻停止層ESL接觸的第二側壁SW2。在一些實例中，第一側壁SW1與第二側壁SW2可具有實質上相同的梯度。在其他實例中，第一側壁SW1與第二側壁SW2可具有不同的梯度。
通孔部分VEP可更具有在第一側壁SW1與第二側壁SW2之間延伸的中間表面DS。中間表面DS可位於第二蝕刻停止層ESL2與蝕刻停止圖案ESP之間的介面處或鄰近所述介面。中間表面DS可為實質上平的。換言之，中間表面DS的梯度可較第一側壁SW1及第二側壁SW2中的每一者的梯度更平緩或更不陡峭。中間表面DS可為通孔部分VEP的側壁梯度在第一側壁SW1與第二側壁SW2之間突然改變或不連續過渡的地方。
通孔部分VEP在第一方向D1上的寬度可能藉由中間表面DS或在中間表面DS處突然改變（例如，以兩個不同寬度之間的階梯式過渡方式）。通孔部分VEP的寬度可自線部分HEP朝向第二下部互連線LIL2變得更小，且可在中間表面DS所在的位置處突然減小。
通孔部分VEP的與蝕刻停止圖案ESP接觸的區可在第一方向D1上具有第三寬度W3。蝕刻停止圖案ESP在第一方向D1上的最大寬度可為第四寬度W4。第四寬度W4可介於第三寬度W3的約1.2倍至約3倍的範圍內。蝕刻停止圖案ESP的最大寬度W4可被局限在表面處理區STR的寬度內。換言之，具有更高介電常數的蝕刻停止圖案ESP可具有用於執行蝕刻停止層的功能的減小的體積或最小體積，由此減小相關聯的電容。
圖4、圖6、圖8及圖10是示出根據本發明概念的一些實施例的製造半導體元件的方法的平面圖。圖5、圖7A、圖9A及圖11A是分別沿圖4、圖6、圖8及圖10的線A-A’截取的剖視圖。圖7B、圖9B及圖11B是分別沿圖6、圖8及圖10的線B-B’截取的剖視圖。圖9C及圖11C是分別沿圖8及圖10的線C-C’截取的剖視圖。圖9D及圖11D是分別沿圖8及圖10的線D-D’截取的剖視圖。
參考圖4及圖5，可設置包括第一主動區PR及第二主動區NR的基板100。第一主動區PR及第二主動區NR可在基板100上界定邏輯單元LC。
可將基板100圖案化以形成第一主動圖案AP1及第二主動圖案AP2。第一主動圖案AP1可形成在第一主動區PR上，且第二主動圖案AP2可形成在第二主動區NR上。可在第一主動圖案AP1之間及第二主動圖案AP2之間形成第一溝渠TR1。可將基板100圖案化以在第一主動區PR與第二主動區NR之間形成第二溝渠TR2。第二溝渠TR2可較第一溝渠TR1深。
可在基板100上形成元件隔離層ST以填充第一溝渠TR1及第二溝渠TR2。元件隔離層ST可包含絕緣材料（例如氧化矽層）。可使元件隔離層ST凹陷，直至第一主動圖案AP1及第二主動圖案AP2的上部部分被暴露出。因此，第一主動圖案AP1及第二主動圖案AP2的上部部分可自元件隔離層ST（即，遠離基板100）垂直向上突出。
參考圖6、圖7A及圖7B，可形成與第一主動圖案AP1及第二主動圖案AP2相交的犧牲圖案PP。犧牲圖案PP可具有在第一方向D1上延伸的線形狀或條形狀。如圖1所示，犧牲圖案PP可在第二方向D2上以第一節距P1排列。
例如，形成犧牲圖案PP可包括：在基板100的整個頂表面上形成犧牲層，在犧牲層上形成硬遮罩圖案MA，以及使用硬遮罩圖案MA作為蝕刻遮罩來將犧牲層圖案化。犧牲層可包含多晶矽。
可分別在犧牲圖案PP中的每一者的兩個（例如，相對的）側壁上形成一對閘極間隔件GS。形成閘極間隔件GS可包括：在基板100的整個頂表面上共形地形成閘極間隔件層，以及各向異性地蝕刻閘極間隔件層。例如，閘極間隔件可包含SiCN、SiCON或SiN中的至少一者。在某些實施例中，閘極間隔件層可由包含SiCN、SiCON或SiN中的至少兩者的多層形成。
參考圖8及圖9A至圖9D，可在第一主動圖案AP1的上部部分中形成第一源極/汲極圖案SD1。可在犧牲圖案PP中的每一者的兩個（例如相對的）側處形成一對第一源極/汲極圖案SD1。
詳言之，可使用硬遮罩圖案MA及閘極間隔件GS作為蝕刻遮罩來蝕刻第一主動圖案AP1的上部部分，以形成第一凹槽RSR1。可在蝕刻第一主動圖案AP1的上部部分的同時，使第一主動圖案AP1之間的元件隔離層ST凹陷（參見圖9C）。
第一源極/汲極圖案SD1可藉由使用第一主動圖案AP1的第一凹槽RSR1的內表面作為晶種層執行選擇性磊晶生長（SEG）製程來形成。由於形成第一源極/汲極圖案SD1，因此可在所述對第一源極/汲極圖案SD1之間界定第一通道圖案CH1。例如，SEG製程可包括化學氣相沈積（chemical vapor deposition，CVD）製程或分子束磊晶（molecular beam epitaxy，MBE）製程。第一源極/汲極圖案SD1可包含晶格常數大於基板100的半導體元素的晶格常數的半導體元素（例如，SiGe）。在一些實施例中，第一源極/汲極圖案SD1中的每一者可由多個堆疊的半導體層形成。
在一些實施例中，在用於形成第一源極/汲極圖案SD1的SEG製程期間，摻雜劑可原位注射至第一源極/汲極圖案SD1中。在某些實施例中，在用於形成第一源極/汲極圖案SD1的SEG製程之後，摻雜劑可注射或植入至第一源極/汲極圖案SD1中。第一源極/汲極圖案SD1可用摻雜劑來摻雜以具有第一導電類型（例如，P型）。
可在第二主動圖案AP2的上部部分中形成第二源極/汲極圖案SD2。可在犧牲圖案PP中的每一者的兩側或相對的側處形成一對第二源極/汲極圖案SD2。
詳言之，可使用硬遮罩圖案MA及閘極間隔件GS作為蝕刻遮罩來蝕刻第二主動圖案AP2的上部部分，以形成第二凹槽RSR2。第二源極/汲極圖案SD2可藉由使用第二主動圖案AP2的第二凹槽RSR2的內表面作為晶種層執行SEG製程來形成。由於形成第二源極/汲極圖案SD2，因此可在所述對第二源極/汲極圖案SD2之間界定第二通道圖案CH2。例如，第二源極/汲極圖案SD2可包含與基板100相同的半導體元素（例如，矽）。第二源極/汲極圖案SD2可用摻雜劑來摻雜以具有第二導電類型（例如，N型）。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可藉由彼此不同的製程依序形成。換言之，第一源極/汲極圖案SD1可不與第二源極/汲極圖案SD2同時形成。
參考圖10及圖11A至圖11D，可形成覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬遮罩圖案MA及閘極間隔件GS的第一層間絕緣層110。例如，第一層間絕緣層110可包括氧化矽層。
可將第一層間絕緣層110平坦化，直至犧牲圖案PP的頂表面被暴露出。第一層間絕緣層110的平坦化製程可使用回蝕製程或化學機械研磨（chemical mechanical polishing，CMP）製程來執行。硬遮罩圖案MA可在平坦化製程期間被完全移除。結果，第一層間絕緣層110的頂表面可與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面實質上共面。
犧牲圖案PP可分別用閘極電極GE代替。更詳言之，可選擇性地移除被暴露的犧牲圖案PP。可藉由移除犧牲圖案PP來形成空的空間。可在空的空間中的每一者中形成閘極介電圖案GI、閘極電極GE及閘極頂蓋圖案GP。閘極電極GE可包含第一金屬及位於第一金屬上的第二金屬。第一金屬可由能夠調整電晶體的臨限電壓的功函數金屬形成，且第二金屬可由低電阻金屬形成。
可在第一層間絕緣層110上形成第二層間絕緣層120。第二層間絕緣層120可包括氧化矽層。可在第二層間絕緣層120及第一層間絕緣層110中形成主動接觸件AC。主動接觸件AC可穿透第二層間絕緣層120及第一層間絕緣層110，以電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。閘極接觸件GC可穿透第二層間絕緣層120及閘極頂蓋圖案GP，以電性連接至閘極電極GE。
可分別在邏輯單元LC的兩側處形成一對隔離結構DB，所述對隔離結構DB在第二方向D2上彼此相對。隔離結構DB可被形成為分別與形成在邏輯單元LC的兩側處的閘極電極GE交疊。例如，形成隔離結構DB可包括：形成穿透第一層間絕緣層110及第二層間絕緣層120以及閘極電極GE且延伸至第一主動圖案AP1及第二主動圖案AP2中的孔洞，以及用絕緣層填充所述孔洞。
再次參考圖1及圖2A至圖2D，可在第二層間絕緣層120上形成第三層間絕緣層130。可在第三層間絕緣層130中形成第一金屬層M1。形成第一金屬層M1可包括形成第一下部互連線LIL1、第二下部互連線LIL2及下部通孔VI。
可在第一金屬層M1上形成蝕刻停止層ESL。可在蝕刻停止層ESL上形成第四層間絕緣層140。可在第四層間絕緣層140中形成第二金屬層M2。形成第二金屬層M2可包括形成上部互連線UIL。例如，上部互連線UIL可藉由雙鑲嵌製程來形成。
圖12至圖17是圖2D的區「M」的放大剖視圖以示出根據本發明概念的一些實施例的形成上部互連線的方法。在下文中，將參考圖12至圖17詳細闡述根據本發明概念形成上部互連線UIL的方法。
參考圖12，可在第三層間絕緣層130的上部部分中形成第二下部互連線LIL2。例如，第二下部互連線LIL2可藉由單鑲嵌製程來形成。第二下部互連線LIL2可藉由在阻擋金屬圖案BAP上依序形成金屬圖案MEP及金屬頂蓋圖案CAP來形成。
參考圖13，可形成覆蓋第三層間絕緣層130的頂表面及第二下部互連線LIL2的頂表面的第一蝕刻停止層ESL1。第一蝕刻停止層ESL1可被形成為具有約2奈米至約5奈米的厚度T1。第一蝕刻停止層ESL1可由具有高介電常數介電性質及低密度性質的材料形成。第一蝕刻停止層ESL1可包含含有選自Al、Zr、Y、Hf或Mo的至少一種金屬的金屬氧化物。
可在第一蝕刻停止層ESL1上形成第二蝕刻停止層ESL2。第二蝕刻停止層ESL2可被形成為具有約3奈米至約10奈米的厚度T2。第二蝕刻停止層ESL2的厚度T2可大於第一蝕刻停止層ESL1的厚度T1。第二蝕刻停止層ESL2可由具有低介電常數介電性質及高密度性質的材料形成。第二蝕刻停止層ESL2可包含X、Y及碳（C）。此處，「X」可為選自Si、Ge、Al、Zr、Y、Hf或Mo的元素，且「Y」可為O或N。例如，第二蝕刻停止層ESL2可包含SiOC、SiNC、GeOC或GeNC。第二蝕刻停止層ESL2中的碳（C）的含量可介於約10原子%至約25原子%（具體而言，約15原子%至約20原子%）的範圍內。
參考圖14，可在第二蝕刻停止層ESL2上形成具有開口OP的遮罩圖案PRP。遮罩圖案PRP的開口OP可暴露出第二蝕刻停止層ESL2的部分區。例如，遮罩圖案PRP可包括藉由光微影製程形成的光致抗蝕劑圖案。
可對第二蝕刻停止層ESL2的被開口OP暴露出的表面施加光子能量PEN。例如，光子能量PEN可為極紫外（extreme ultraviolet，EUV）光。第二蝕刻停止層ESL2的被暴露的部分可由光子能量PEN處理，由此形成與開口OP交疊的表面處理區STR。
當光子能量PEN被施加至第二蝕刻停止層ESL2時，第二蝕刻停止層ESL2中的X-C鍵、Y-C鍵及C-C鍵可能被破壞，以產生作為副產物的含碳氣體。換言之，光子能量PEN可降低第二蝕刻停止層ESL2中的碳（C）的含量。
光子能量PEN可此種方式施加，使得表面處理區STR中的碳的含量介於約1原子%至約5原子%的範圍內。例如，藉由調整EUV光的功率、照射時間及/或照射次數，表面處理區STR中的碳的含量可介於約1原子%至約5原子%的範圍內（具體而言，可小於約3原子%）。
由於光子能量PEN不施加至被遮罩圖案PRP覆蓋的第二蝕刻停止層ESL2，因此其中的碳的含量可不被改變。換言之，被遮罩圖案PRP覆蓋的第二蝕刻停止層ESL2中的碳的含量可保持在約10原子%至約25原子%的範圍內，且被遮罩圖案PRP暴露出的表面處理區STR中的碳的含量可降低至約1原子%至約5原子%的範圍內。
第二蝕刻停止層ESL2的表面可為疏水的。然而，由於表面處理區STR中的碳的含量減少，因此表面處理區STR的表面可為親水的。
參考圖15，可選擇性地移除遮罩圖案PRP。可在第二蝕刻停止層ESL2的表面處理區STR上選擇性地形成蝕刻停止圖案ESP。換言之，蝕刻停止圖案ESP可不形成在第二蝕刻停止層ESL2的除了表面處理區STR之外或不同於表面處理區STR的另一區上。
如上所述，由於第二蝕刻停止層ESL2的表面是疏水的，但表面處理區STR的表面是親水的，因此蝕刻停止圖案ESP可使用在親水表面上的沈積速率高於在疏水表面上的沈積速率的材料來選擇性地形成。
蝕刻停止圖案ESP可被形成為具有約2奈米至約5奈米的厚度T3。蝕刻停止圖案ESP可由具有高介電常數介電性質及低密度性質的材料形成。蝕刻停止圖案ESP可包含含有選自Al、Zr、Y、Hf或Mo中的至少一種金屬的金屬氧化物。
例如，氧化鋁（AlO）在氧化矽（SiO）表面上可能具有高沈積速率，但在碳化矽（SiC）表面上可能具有低沈積速率。當執行AlO的沈積循環及AlO的蝕刻循環時，AlO可沈積在具有SiO表面的表面處理區STR上，但可不沈積在第二蝕刻停止層ESL2的除了表面處理區STR之外或不同於表面處理區STR的其他區上。
根據本發明概念的實施例，蝕刻停止圖案ESP可使用相對簡單的曝光製程選擇性地形成，而不存在用於選擇性地形成蝕刻停止圖案ESP的抑制劑或其他約束因素。因此，可使用簡單或低複雜度的製程來有效地執行蝕刻停止圖案ESP的選擇性形成。
第一蝕刻停止層ESL1、第二蝕刻停止層ESL2及蝕刻停止圖案ESP可用作具有三層式結構的三重蝕刻停止層。三重蝕刻停止層可提供高蝕刻選擇性。
參考圖16，可在第二蝕刻停止層ESL2及蝕刻停止圖案ESP上形成第四層間絕緣層140。可在第四層間絕緣層140的上部部分中形成界定上部互連線UIL的互連線孔洞ILH。互連線孔洞ILH可形成在較蝕刻停止圖案ESP高的水平高度處。
可在互連線孔洞ILH的部分區上執行第一蝕刻製程，以形成通孔孔洞VIH。通孔孔洞VIH可形成於在垂直方向上與第二下部互連線LIL2交疊的區中。可執行第一蝕刻製程，直至通孔孔洞VIH穿透蝕刻停止圖案ESP以暴露出第二蝕刻停止層ESL2。通孔孔洞VIH可具有自互連線孔洞ILH延伸至第二蝕刻停止層ESL2的頂表面的第一內側壁ISW1。
參考圖17，可在通孔孔洞VIH上執行第二蝕刻製程，且因此通孔孔洞VIH可延伸至第二下部互連線LIL2的頂表面。可執行第二蝕刻製程，直至通孔孔洞VIH穿透第二蝕刻停止層ESL2及第一蝕刻停止層ESL1，以暴露出第二下部互連線LIL2的頂表面。
通孔孔洞VIH可具有自第二蝕刻停止層ESL2的頂表面延伸至第二下部互連線LIL2的第二內側壁ISW2。第二內側壁ISW2的梯度可與第一內側壁ISW1的梯度相同或不同。
通孔孔洞VIH可更在第一內側壁ISW1與第二內側壁ISW2之間具有內中間表面IDS。內中間表面IDS的梯度可較第一內側壁ISW1及第二內側壁ISW2中的每一者的梯度更平緩或更不陡峭。由於第一蝕刻製程被改變為第二蝕刻製程，因此可形成內中間表面IDS。
根據本發明概念的實施例，三重蝕刻停止層可在用於形成通孔孔洞VIH的蝕刻製程期間提供高蝕刻選擇性，且因此通孔孔洞VIH可穩定地暴露出第二下部互連線LIL2的頂表面。換言之，可防止其中通孔孔洞VIH不暴露出第二下部互連線LIL2的製程缺陷，或者其中第二下部互連線LIL2及其周圍區被用於形成通孔孔洞VIH的蝕刻製程過度蝕刻的製程缺陷。
再次參考圖3，可藉由用導電材料填充互連線孔洞ILH及通孔孔洞VIH來形成上部互連線UIL。儘管在圖式中未示出，但形成上部互連線UIL可包括：在互連線孔洞ILH及通孔孔洞VIH中形成阻擋層，以及在阻擋層上形成金屬層。
圖18是沿圖1的線D-D’截取的剖視圖以示出根據本發明概念的一些實施例的半導體元件。圖19是圖18的區「M」的放大剖視圖。在本實施例中，出於解釋容易及方便的目的，將省略對與圖1、圖2A至圖2D以及圖3的實施例中相同的技術特徵的闡述。換言之，在下文中將主要闡述本實施例與圖1、圖2A至圖2D以及圖3的實施例之間的差異。
參考圖18及圖19，根據本實施例的蝕刻停止層ESL可由單層形成，與圖3中包括第一蝕刻停止層ESL1及第二蝕刻停止層ESL2的蝕刻停止層ESL形成對照。
蝕刻停止層ESL可為含碳（C）的低介電常數介電層。例如，蝕刻停止層ESL可包含SiOC、SiNC、GeOC或GeNC。蝕刻停止層ESL可實質上相同於上述第二蝕刻停止層ESL2。
蝕刻停止層ESL可包括鄰近彼此的第一表面處理區STR1及第二表面處理區STR2。第一表面處理區STR1及第二表面處理區STR2可分別鄰近第二下部互連線LIL2的兩側或相對的側。
第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可分別設置在第一表面處理區STR1及第二表面處理區STR2上。第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可分別在垂直方向上與第一表面處理區STR1及第二表面處理區STR2交疊。第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可實質上相同於上述蝕刻停止圖案ESP。
第一蝕刻停止圖案ESP1可具有面對第二蝕刻停止圖案ESP2的第三側壁SW3，且第二蝕刻停止圖案ESP2可具有面對第一蝕刻停止圖案ESP1的第四側壁SW4。可在第三側壁SW3與第四側壁SW4之間界定溝槽HO。溝槽HO可在垂直方向上與第二下部互連線LIL2交疊。
上部互連線UIL的通孔部分VEP可藉由第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2對準，且因此可與第二下部互連線LIL2的頂表面接觸。更具體而言，通孔部分VEP可設置在溝槽HO中，且可沿著第三側壁SW3及第四側壁SW4向下延伸。通孔部分VEP可穿透溝槽HO之下的蝕刻停止層ESL，以電性連接至第二下部互連線LIL2。
通孔部分VEP的中間表面DS可與第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2中的至少一者的頂表面接觸。換言之，通孔部分VEP可自第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2中的每一者的頂表面沿著其側壁向下延伸。第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可以此種方式引導通孔部分VEP，使得通孔部分VEP不電性連接至鄰近其的另一互連線，而是僅電性連接至對應於目標或預期的第二下部互連線LIL2。
填充溝槽HO的通孔部分VEP在第一方向D1上可具有第三寬度W3。蝕刻停止圖案ESP1及ESP2在第一方向D1上的最大寬度（即，第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2的外側壁之間的最大寬度）可為第四寬度W4。第四寬度W4可介於第三寬度W3的約1.2倍至約3倍的範圍內。
根據本發明概念的實施例，第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可防止通孔部分VEP的未對準。第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可防止通孔部分VEP與鄰近其的另一下部互連線之間發生電性短路。結果，第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可防止製程缺陷（例如，通孔部分VEP的未對準及電性短路）以提高元件的可靠性。
此外，根據本發明概念的實施例，第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可包含高介電常數介電材料。然而，第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可分別選擇性地僅設置在蝕刻停止層ESL的第一表面處理區STR1及第二表面處理區STR2上，且因此第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可具有能夠引導通孔部分VEP的減小的體積或最小體積。由於第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2各自的大小或體積被減小或最小化，因此第一金屬層M1與第二金屬層M2之間的電容可被減小以改善元件的效能。
圖20是沿圖1的線D-D’截取的剖視圖以示出根據本發明概念的一些實施例的半導體元件。圖21是圖20的區「M」的放大剖視圖。在本實施例中，出於解釋容易及方便的目的，將省略對與圖1、圖2A至圖2D、圖3、圖18以及圖19的實施例中相同的技術特徵的闡述。換言之，在下文中將主要闡述本實施例與圖1、圖2A至圖2D、圖3、圖18以及圖19的實施例之間的差異。
參考圖20及圖21，第一蝕刻停止層ESL1可設置在第三層間絕緣層130上。第一蝕刻停止層ESL1可實質上相同於上面參考圖19闡述的蝕刻停止層ESL。
第一蝕刻停止層ESL1可包括一對第一表面處理區STR1。所述對第一表面處理區STR1可實質上相同於上面參考圖19闡述的第一表面處理區STR1及第二表面處理區STR2。一對第一蝕刻停止圖案ESP1可分別設置在所述對第一表面處理區STR1上。所述對第一蝕刻停止圖案ESP1可實質上相同於上面參考圖19闡述的第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2。
第二蝕刻停止層ESL2可設置在第一蝕刻停止層ESL1及第一蝕刻停止圖案ESP1上。第二蝕刻停止層ESL2可實質上相同於上面參考圖3闡述的第二蝕刻停止層ESL2。
第二蝕刻停止層ESL2可包括第二表面處理區STR2。第二表面處理區STR2可實質上相同於上面參考圖3闡述的表面處理區STR。第二蝕刻停止圖案ESP2可設置在第二表面處理區STR2上。第二蝕刻停止圖案ESP2可實質上相同於上面參考圖3闡述的蝕刻停止圖案ESP。
第一蝕刻停止圖案ESP1的最大厚度可等於或大於第二蝕刻停止圖案ESP2的最大厚度。第一蝕刻停止圖案ESP1與第二蝕刻停止圖案ESP2可包含相同的材料或者可包含不同的材料。
如同圖3的蝕刻停止圖案ESP及蝕刻停止層ESL，本實施例的第二蝕刻停止圖案ESP2及第二蝕刻停止層ESL2可提供高蝕刻選擇性。如同圖19的第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2，本實施例的所述對第一蝕刻停止圖案ESP1可將通孔部分VEP引導至對應於目標的第二下部互連線LIL2。
結果，根據本實施例，可減少或防止其中通孔部分VEP不電性連接至第二下部互連線LIL2的製程缺陷及其中通孔部分VEP電性連接至鄰近但不同於預期的第二下部互連線LIL2的另一互連線的製程缺陷。因此，可提高半導體元件的可靠性及電性特性。
圖22A、圖22B、圖22C及圖22D是分別沿圖1的線A-A’、B-B’、C-C’及D-D’截取的剖視圖以示出根據本發明概念的一些實施例的半導體元件。在本實施例中，出於解釋容易及方便的目的，將省略對與圖1以及圖2A至圖2D的實施例中相同的技術特徵的闡述。換言之，在下文中將主要闡述本實施例與圖1以及圖2A至圖2D的實施例之間的差異。
參考圖1以及圖22A至圖22D，可設置包括第一主動區PR及第二主動區NR的基板100。元件隔離層ST可設置在基板100上。元件隔離層ST可在基板100的上部部分中界定第一主動圖案AP1及第二主動圖案AP2。可分別在第一主動區PR及第二主動區NR上界定第一主動圖案AP1及第二主動圖案AP2。
第一主動圖案AP1可包括垂直堆疊的第一通道圖案CH1。堆疊的第一通道圖案CH1可在第三方向D3上彼此間隔開。堆疊的第一通道圖案CH1可在垂直方向上彼此交疊。第二主動圖案AP2可包括垂直堆疊的第二通道圖案CH2。堆疊的第二通道圖案CH2可在第三方向D3上彼此間隔開。堆疊的第二通道圖案CH2可在垂直方向上彼此交疊。第一通道圖案CH1及第二通道圖案CH2可包含矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者。
第一主動圖案AP1可更包括第一源極/汲極圖案SD1。堆疊的第一通道圖案CH1可設置在鄰近彼此的一對第一源極/汲極圖案SD1之間。堆疊的第一通道圖案CH1可連接鄰近彼此的所述對第一源極/汲極圖案SD1。
第二主動圖案AP2可更包括第二源極/汲極圖案SD2。堆疊的第二通道圖案CH2可設置在鄰近彼此的一對第二源極/汲極圖案SD2之間。堆疊的第二通道圖案CH2可連接鄰近彼此的所述對第二源極/汲極圖案SD2。
閘極電極GE可在第一方向D1上延伸以與第一通道圖案CH1及第二通道圖案CH2相交。閘極電極GE可在垂直方向上與第一通道圖案CH1及第二通道圖案CH2交疊。一對閘極間隔件GS可分別設置在閘極電極GE的兩個（例如，相對的）側壁上。閘極頂蓋圖案GP可設置在閘極電極GE上。
閘極電極GE可環繞第一通道圖案CH1及第二通道圖案CH2中的每一者（參見圖22D）。閘極電極GE可設置在第一通道圖案CH1的第一頂表面TS1、至少一個第一側壁S1及第一底表面BS1上。閘極電極GE可設置在第二通道圖案CH2的第二頂表面TS2、至少一個第二側壁S2及第二底表面BS2上。換言之，閘極電極GE可環繞第一通道圖案CH1及第二通道圖案CH2中的每一者的頂表面、底表面及兩個（例如，相對的）側壁。根據本實施例的電晶體可為其中閘極電極GE三維地環繞通道CH1及CH2的三維場效電晶體（例如，多橋通道場效電晶體，muti-bridge channel field effect transistor，MBCFET）。
閘極介電圖案GI可設置在閘極電極GE與第一通道圖案CH1及第二通道圖案CH2中的每一者之間。閘極介電圖案GI可環繞第一通道圖案CH1及第二通道圖案CH2中的每一者。
絕緣圖案IP可設置在第二主動區NR上的閘極介電圖案GI與第二源極/汲極圖案SD2之間。閘極電極GE可藉由閘極介電圖案GI及絕緣圖案IP與第二源極/汲極圖案SD2間隔開。在一些實施例中，在第一主動區PR上可省略絕緣圖案IP。
第一層間絕緣層110及第二層間絕緣層120可設置在基板100的整個頂表面上。主動接觸件AC可穿透第二層間絕緣層120及第一層間絕緣層110，以接觸及電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。閘極接觸件GC可穿透第二層間絕緣層120及閘極頂蓋圖案GP，以接觸及電性連接至閘極電極GE。
第三層間絕緣層130可設置在第二層間絕緣層120上。第四層間絕緣層140可設置在第三層間絕緣層130上。第一金屬層M1可設置在第三層間絕緣層130中。第二金屬層M2可設置在第四層間絕緣層140中。第一金屬層M1及第二金屬層M2可實質上相同於上面參考圖1及圖2A至圖2D所闡述者。
圖23、圖24及圖25是根據本發明概念的一些實施例的圖2D的區「M」的放大剖視圖。在本實施例中，出於解釋容易及方便的目的，將省略對與圖1、圖2A至圖2D以及圖3的實施例中相同的技術特徵的闡述。換言之，在下文中將主要闡述本實施例與圖1、圖2A至圖2D以及圖3的實施例之間的差異。
參考圖23，蝕刻停止圖案ESP可包括第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2。第一蝕刻停止圖案ESP1及第二蝕刻停止圖案ESP2可分別是蝕刻停止圖案ESP的一部分。
第一蝕刻停止圖案ESP1可與上部互連線UIL的通孔部分VEP的第一側壁SW1接觸。第二蝕刻停止圖案ESP2可與上部互連線UIL的通孔部分VEP的相對的側壁接觸。
第一蝕刻停止圖案ESP1在第一方向D1上的最大寬度可為第七寬度W7。第二蝕刻停止圖案ESP2在第一方向D1上的最大寬度可為第六寬度W6。第七寬度W7可大於第六寬度W6。換言之，與通孔部分VEP的一側接觸的第一蝕刻停止圖案ESP1的大小可不同於與通孔部分VEP的另一側接觸的第二蝕刻停止圖案ESP2的大小，或者相對於第二蝕刻停止圖案ESP2的大小不對稱。
參考圖24及圖25，第一蝕刻停止圖案ESP1與第二蝕刻停止圖案ESP2可具有彼此不同的高度。例如，第一蝕刻停止圖案ESP1可具有距第二蝕刻停止層ESL2的頂表面的第一高度H1（即，最大高度）。第二蝕刻停止圖案ESP2可具有距第二蝕刻停止層ESL2的頂表面的第二高度H2（即，最大高度）。參考圖24，第一高度H1可大於第二高度H2。參考圖25，第一高度H1可小於第二高度H2。
在根據本發明概念的半導體元件中，具有高介電常數的蝕刻停止圖案可具有能夠執行蝕刻停止層的功能的最小體積。因此，可減小第一金屬層與第二金屬層之間的電容，以改善元件的效能。根據本發明概念的蝕刻停止圖案可減少或防止其中上部互連線的通孔不電性連接至下部互連線的製程缺陷，及/或其中通孔電性連接至鄰近但不同於預期的下部互連線的另一互連線的製程缺陷。因此，可提高半導體元件的可靠性。
儘管已參考示例性實施例闡述了本發明概念，但對於熟習此項技術者而言將顯而易見的是，在不背離本發明概念的精神及範圍的情況下，可進行各種改變及修改。因此，應理解，上述實施例不是限制性的，而是說明性的。因此，本發明概念的範圍應由以下申請專利範圍及其等效範圍所許可的最廣範圍的解釋來確定，且不應受上述說明約束或限制。
100:基板 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 A-A’、B-B’、C-C’、D-D’:線 AC:主動接觸件 AP1:第一主動圖案 AP2:第二主動圖案 BAP:阻擋金屬圖案 BM:阻擋圖案 BS1:第一底表面 BS2:第二底表面 CAP:金屬頂蓋圖案 CB1:第一單元邊界 CB2:第二單元邊界 CH1:第一通道圖案 CH2:第二通道圖案 D1:第一方向 D2:第二方向 D3:第三方向 DB:隔離結構 DS:中間表面 ESL:蝕刻停止層 ESL1:第一蝕刻停止層 ESL2:第二蝕刻停止層 ESP:蝕刻停止圖案 ESP1:第一蝕刻停止圖案 ESP2:第二蝕刻停止圖案 FM:導電圖案 GC:閘極接觸件 GE:閘極電極 GI:閘極介電圖案 GP:閘極頂蓋圖案 GS:閘極間隔件 H1:第一高度 H2:第二高度 HEP:線部分 HO:溝槽 IDS:內中間表面 ILH:互連線孔洞 IP:絕緣圖案 ISW1:第一內側壁 ISW2:第二內側壁 LC:邏輯單元 LIL1:第一下部互連線 LIL2:第二下部互連線 M:區 M1:第一金屬層 M2:第二金屬層 MA:硬遮罩圖案 MEP:金屬圖案 NR:第二主動區 OP:開口 P1:第一節距 P2:第二節距 PEN:光子能量 PP:犧牲圖案 PR:第一主動區 PRP:遮罩圖案 RSR1:第一凹槽 RSR2:第二凹槽 S1、SW1:第一側壁 S2、SW2:第二側壁 SC:矽化物圖案 SD1:第一源極/汲極圖案 SD2:第二源極/汲極圖案 ST:元件隔離層 STR:表面處理區 STR1:第一表面處理區 STR2:第二表面處理區 SW3:第三側壁 SW4:第四側壁 T1:第一厚度 T2:第二厚度 T3:第三厚度 TR1:第一溝渠 TR2:第二溝渠 TS1:第一頂表面 TS2:第二頂表面 UIL:上部互連線 VDD:汲極電壓 VEP:通孔部分 VI:下部通孔 VIH:通孔孔洞 VSS:源極電壓 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 W6:第六寬度 W7:第七寬度
鑑於附圖及伴隨的詳細說明，本發明概念將變得更顯而易見。
圖1是示出根據本發明概念的一些實施例的半導體元件的平面圖。
圖2A、圖2B、圖2C及圖2D是分別沿圖1的線A-A’、B-B’、C-C’及D-D’截取的剖視圖。
圖3是圖2D的區「M」的放大剖視圖。
圖4、圖6、圖8及圖10是示出根據本發明概念的一些實施例的製造半導體元件的方法的平面圖。
圖5、圖7A、圖9A及圖11A是分別沿圖4、圖6、圖8及圖10的線A-A’截取的剖視圖。
圖7B、圖9B及圖11B是分別沿圖6、圖8及圖10的線B-B’截取的剖視圖。
圖9C及圖11C是分別沿圖8及圖10的線C-C’截取的剖視圖。
圖9D及圖11D是分別沿圖8及圖10的線D-D’截取的剖視圖。
圖12、圖13、圖14、圖15、圖16及圖17是圖2D的區「M」的放大剖視圖以示出根據本發明概念的一些實施例的形成上部互連線的方法。
圖18是沿圖1的線D-D’截取的剖視圖以示出根據本發明概念的一些實施例的半導體元件。
圖19是圖18的區「M」的放大剖視圖。
圖20是沿圖1的線D-D’截取的剖視圖以示出根據本發明概念的一些實施例的半導體元件。
圖21是圖20的區「M」的放大剖視圖。
圖22A、圖22B、圖22C及圖22D是分別沿圖1的線A-A’、B-B’、C-C’及D-D’截取的剖視圖以示出根據本發明概念的一些實施例的半導體元件。
圖23、圖24及圖25是根據本發明概念的一些實施例的圖2D的區「M」的放大剖視圖。
100:基板
A-A’、B-B’、C-C’、D-D’:線
AC:主動接觸件
CB1:第一單元邊界
CB2:第二單元邊界
D1:第一方向
D2:第二方向
D3:第三方向
DB:隔離結構
GC:閘極接觸件
GE:閘極電極
LC:邏輯單元
LIL1:第一下部互連線
LIL2:第二下部互連線
M1:第一金屬層
M2:第二金屬層
NR:第二主動區
P1:第一節距
P2:第二節距
PR:第一主動區
UIL:上部互連線
VDD:汲極電壓
VSS:源極電壓

Claims (20)

  1. 一種半導體元件，包括： 電晶體，位於基板上； 第一層間絕緣層，位於所述電晶體上； 下部互連線，位於所述第一層間絕緣層的上部部分中； 蝕刻停止層，位於所述第一層間絕緣層及所述下部互連線上； 第二層間絕緣層，位於所述蝕刻停止層上； 上部互連線，位於所述第二層間絕緣層中，所述上部互連線包括穿透所述蝕刻停止層以接觸所述下部互連線的通孔部分；以及 蝕刻停止圖案，位於所述蝕刻停止層上且與所述通孔部分的第一側壁接觸， 其中所述第二層間絕緣層在所述蝕刻停止圖案上及所述蝕刻停止層的沒有所述蝕刻停止圖案的頂表面上延伸， 其中所述蝕刻停止層包括其上具有所述蝕刻停止圖案的表面處理區，且 其中所述表面處理區中的第一碳濃度低於所述蝕刻停止層的不同於所述表面處理區的另一區中的第二碳濃度。
  2. 如請求項1所述的半導體元件，其中所述蝕刻停止圖案的最大厚度小於所述蝕刻停止層的厚度，且其中所述蝕刻停止圖案的最大寬度被局限在所述表面處理區的寬度內。
  3. 如請求項1所述的半導體元件，其中所述表面處理區中的所述第一碳濃度介於約1原子%至約5原子%的範圍內，且 其中所述蝕刻停止層的所述另一區中的所述第二碳濃度介於約10原子%至約25原子%的範圍內。
  4. 如請求項1所述的半導體元件，其中所述表面處理區中的所述第一碳濃度隨著自所述表面處理區的頂表面朝向所述第一層間絕緣層的距離而增加。
  5. 如請求項1所述的半導體元件，其中所述通孔部分更包括： 與所述蝕刻停止層接觸的第二側壁；以及 在所述第一側壁與所述第二側壁之間延伸的中間表面， 其中所述中間表面的梯度較所述第一側壁及所述第二側壁中的每一者的梯度更不陡峭。
  6. 如請求項1所述的半導體元件，其中所述表面處理區界定所述蝕刻停止層的上表面，且所述蝕刻停止圖案接觸所述蝕刻停止層的所述上表面。
  7. 如請求項1所述的半導體元件，其中所述蝕刻停止層包括： 第一蝕刻停止層，覆蓋所述第一層間絕緣層的頂表面；以及 第二蝕刻停止層，位於所述第一蝕刻停止層上，所述第二蝕刻停止層包括所述表面處理區及所述另一區， 其中所述第一蝕刻停止層的第一厚度小於所述第二蝕刻停止層的第二厚度，且 其中所述蝕刻停止圖案的第一介電常數高於所述第二蝕刻停止層的第二介電常數。
  8. 如請求項7所述的半導體元件，其中所述第一蝕刻停止層的第三介電常數高於所述第二蝕刻停止層的所述第二介電常數，且其中其上具有所述蝕刻停止圖案的所述表面處理區包括親水表面，且所述另一區包括疏水表面。
  9. 如請求項1所述的半導體元件，其中與所述蝕刻停止圖案接觸的所述通孔部分在第一方向上具有第一寬度， 其中所述蝕刻停止圖案在所述第一方向上的最大寬度為第二寬度，且其中所述第二寬度介於所述第一寬度的約1.2倍至約3倍的範圍內。
  10. 如請求項1所述的半導體元件，其中所述蝕刻停止圖案包括： 鄰近彼此的第一蝕刻停止圖案及第二蝕刻停止圖案， 其中所述通孔部分設置在所述第一蝕刻停止圖案與所述第二蝕刻停止圖案之間的溝槽中，且所述通孔部分接觸所述下部互連線。
  11. 一種半導體元件，包括： 電晶體，位於基板上； 第一層間絕緣層，位於所述電晶體上； 下部互連線，位於所述第一層間絕緣層的上部部分中； 蝕刻停止層，位於所述第一層間絕緣層及所述下部互連線上； 第二層間絕緣層，位於所述蝕刻停止層上； 上部互連線，位於所述第二層間絕緣層中，所述上部互連線包括穿透所述蝕刻停止層以接觸所述下部互連線的通孔部分；以及 蝕刻停止圖案，位於所述蝕刻停止層上且與所述通孔部分的相對的側壁接觸， 其中與所述蝕刻停止圖案接觸的所述通孔部分在第一方向上在所述相對的側壁之間具有第一寬度， 其中所述蝕刻停止圖案在所述第一方向上的最大寬度為第二寬度，且 其中所述第二寬度介於所述第一寬度的約1.2倍至約3倍的範圍內。
  12. 如請求項11所述的半導體元件，其中所述蝕刻停止圖案的第一介電常數高於所述蝕刻停止層的第二介電常數，且 其中所述蝕刻停止圖案的第一密度低於所述蝕刻停止層的第二密度。
  13. 如請求項11所述的半導體元件，其中所述蝕刻停止圖案的最大厚度小於所述蝕刻停止層的厚度。
  14. 如請求項11所述的半導體元件，其中所述蝕刻停止層包括其上具有所述蝕刻停止圖案的表面處理區， 其中所述表面處理區中的第一碳濃度低於所述蝕刻停止層的不同於所述表面處理區的另一區中的第二碳濃度，且其中所述蝕刻停止圖案的所述最大寬度被局限在所述表面處理區的寬度內。
  15. 如請求項11所述的半導體元件，其中所述蝕刻停止層包括包含選自由Al、Zr、Y、Hf及Mo組成的群組中的至少一種金屬的金屬氧化物層或金屬氮化物層，且 其中所述蝕刻停止圖案包含含有選自由Al、Zr、Y、Hf及Mo組成的群組中的至少一種金屬的金屬氧化物。
  16. 一種半導體元件，包括： 基板，包括主動區； 元件隔離層，在所述主動區上界定主動圖案，其中所述元件隔離層覆蓋所述主動圖案中的每一者的下部部分的側壁，且所述主動圖案中的所述每一者的上部部分自所述元件隔離層突出； 源極/汲極圖案，位於所述主動圖案中的所述每一者的所述上部部分中，所述源極/汲極圖案之間具有通道圖案； 閘極電極，與所述通道圖案相交且在第一方向上延伸； 閘極間隔件，位於所述閘極電極的相對的側壁上且在所述第一方向上沿著所述閘極電極延伸； 閘極介電圖案，位於所述閘極電極與所述通道圖案之間以及所述閘極電極與所述閘極間隔件之間； 閘極頂蓋圖案，位於所述閘極電極的頂表面上，且在所述第一方向上沿著所述閘極電極延伸； 第一層間絕緣層，位於所述閘極頂蓋圖案上； 主動接觸件，穿透所述第一層間絕緣層且電性連接至所述源極/汲極圖案中的至少一者； 第一金屬層，位於所述第一層間絕緣層上的第二層間絕緣層中； 第二金屬層，位於所述第二層間絕緣層上的第三層間絕緣層中； 蝕刻停止層，位於所述第二層間絕緣層與所述第三層間絕緣層之間；以及 蝕刻停止圖案，位於所述蝕刻停止層上， 其中所述第一金屬層包括在與所述第一方向相交的第二方向上延伸的下部互連線，且所述下部互連線電性連接至所述主動接觸件， 其中所述第二金屬層包括電性連接至所述下部互連線的上部互連線， 其中所述上部互連線包括穿透所述蝕刻停止層以接觸所述下部互連線的通孔部分， 其中所述蝕刻停止圖案與所述通孔部分的第一側壁接觸， 其中所述第三層間絕緣層在所述蝕刻停止圖案上及所述蝕刻停止層的沒有所述蝕刻停止圖案的頂表面上延伸，且 其中所述蝕刻停止圖案的第一介電常數高於所述蝕刻停止層的第二介電常數。
  17. 如請求項16所述的半導體元件，其中所述蝕刻停止圖案的最大厚度小於所述蝕刻停止層的厚度。
  18. 如請求項17所述的半導體元件，其中所述蝕刻停止層包括其上具有所述蝕刻停止圖案的表面處理區，且 其中所述表面處理區中的第一碳濃度低於所述蝕刻停止層的不同於所述表面處理區的另一區中的第二碳濃度，且其中所述蝕刻停止圖案的最大寬度被局限在所述表面處理區的寬度內。
  19. 如請求項16所述的半導體元件，其中所述通孔部分更包括： 與所述蝕刻停止層接觸的第二側壁；以及 在所述第一側壁與所述第二側壁之間延伸的中間表面， 其中所述中間表面的梯度較所述第一側壁及所述第二側壁中的每一者的梯度更不陡峭。
  20. 如請求項16所述的半導體元件，其中所述下部互連線包括一對第一下部互連線，所述一對第一下部互連線被配置成分別接收汲極電壓（VDD）及源極電壓（VSS），且所述下部互連線更包括： 在所述一對第一下部互連線之間在所述第一方向上排列的第二下部互連線，且 其中在所述一對第一下部互連線之間界定邏輯單元。
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