KR20230016735A - 반도체 소자 및 그의 제조 방법 - Google Patents

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KR20230016735A
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interlayer insulating
metal layer
wiring
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김완돈
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 기판 상의 복수의 개별 소자들을 포함하는 FEOL 층; 및 상기 FEOL 층 상에 순차적으로 적층된 제1 금속 층, 제2 금속 층 및 제3 금속 층을 포함한다. 상기 제2 금속 층은, 층간 절연막 및 상기 층간 절연막 내의 배선을 포함하고, 상기 배선은: 상기 제1 금속 층과 전기적으로 연결되는 하부 비아부; 상기 제3 금속 층과 전기적으로 연결되는 상부 비아부; 및 상기 하부 비아부와 상기 상부 비아부 사이의 라인부를 포함한다. 상기 배선의 상부의 선폭은, 상기 기판으로부터 멀어지는 수직한 방향으로 갈수록 점진적으로 감소하고, 상기 배선의 하부의 선폭은, 상기 기판으로부터 멀어지는 수직한 방향으로 갈수록 점진적으로 증가한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 복수의 개별 소자들을 포함하는 FEOL 층; 및 상기 FEOL 층 상에 순차적으로 적층된 제1 금속 층, 제2 금속 층 및 제3 금속 층을 포함할 수 있다. 상기 제2 금속 층은, 층간 절연막 및 상기 층간 절연막 내의 배선을 포함하고, 상기 배선은: 상기 제1 금속 층과 전기적으로 연결되는 하부 비아부; 상기 제3 금속 층과 전기적으로 연결되는 상부 비아부; 및 상기 하부 비아부와 상기 상부 비아부 사이의 라인부를 포함할 수 있다. 상기 층간 절연막은, 하부 층간 절연막 및 상기 하부 층간 절연막 상의 상부 층간 절연막을 포함하고, 상기 배선의 하부는 상기 하부 층간 절연막 내에 매립되고, 상기 배선의 상부는 상기 상부 층간 절연막 내에 매립되며, 상기 상부의 선폭은, 상기 기판으로부터 멀어지는 수직한 방향으로 갈수록 점진적으로 감소하고, 상기 하부의 선폭은, 상기 기판으로부터 멀어지는 수직한 방향으로 갈수록 점진적으로 증가할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 복수의 개별 소자들을 포함하는 FEOL 층; 및 상기 FEOL 층 상에 순차적으로 적층된 제1 금속 층, 제2 금속 층 및 제3 금속 층을 포함할 수 있다. 상기 제2 금속 층은, 하부 층간 절연막, 상부 층간 절연막 및 제1 방향으로 연장되는 배선을 포함하고, 상기 배선은, 상기 하부 층간 절연막 내에 매립된 하부 및 상기 상부 층간 절연막 내에 매립된 상부를 포함하며, 상기 하부는 상기 제1 금속 층과 전기적으로 연결되는 하부 비아부를 포함하고, 상기 상부는 상기 제3 금속 층과 전기적으로 연결되는 상부 비아부를 포함하며, 상기 배선의 상기 하부와 상기 상부는, 상기 제1 방향에 교차하는 제2 방향으로 서로 오프셋될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 영역을 포함하는 기판; 상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며; 상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴; 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서; 상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 절연막; 상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴; 적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택; 상기 게이트 캐핑 패턴을 관통하여 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택; 및 상기 활성 콘택 및 상기 게이트 콘택 상에 순차적으로 적층된 제1 금속 층, 제2 금속 층 및 제3 금속 층을 포함할 수 있다. 상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 전기적으로 연결되고, 상기 제2 금속 층은, 층간 절연막 및 상기 층간 절연막 내의 배선을 포함하며, 상기 배선은: 상기 제1 금속 층과 전기적으로 연결되는 하부 비아부; 상기 제3 금속 층과 전기적으로 연결되는 상부 비아부; 및 상기 하부 비아부와 상기 상부 비아부 사이의 라인부를 포함할 수 있다. 상기 상부 비아부의 제1 측벽과 상기 하부 비아부의 제2 측벽 중 어느 하나는 양의 기울기를 갖고, 상기 제1 측벽과 상기 제2 측벽 중 다른 하나는 음의 기울기를 가질 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 복수의 개별 소자들을 포함하는 FEOL 층을 형성하는 것; 및 상기 FEOL 층 상에 금속 층을 형성하는 것을 포함할 수 있다. 상기 금속 층을 형성하는 것은: 상기 FEOL 층 상에 하부 층간 절연막을 형성하는 것; 상기 하부 층간 절연막을 패터닝하여, 배선 트렌치 및 상기 배선 트렌치 아래의 비아홀을 형성하는 것; 상기 하부 층간 절연막 상에 도전 막을 형성하는 것, 상기 도전 막은 상기 배선 트렌치 및 상기 비아홀을 채우고; 상기 도전 막 상에 상기 배선 트렌치와 정렬되는 제1 마스크 패턴을 형성하는 것; 상기 제1 마스크 패턴을 식각 마스크로 상기 도전 막을 식각하여 배선을 형성하는 것; 상기 제1 마스크 패턴의 일부를 제거하고 나머지 부분을 잔류시켜 제2 마스크 패턴을 형성하는 것; 및 상기 제2 마스크 패턴을 식각 마스크로 상기 배선의 상부를 리세스하여, 상부 비아부를 형성하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 하나의 도전 막으로부터 하부 비아(VX-1), 배선(MX) 및 상부 비아(VX)가 동시에 구현될 수 있다. 이로써 식각 정지막의 개수를 줄여 BEOL 층 내의 기생 캐패시턴스를 줄일 수 있다. 본 발명에 따른 배선은 고 종횡비를 갖도록 형성될 수 있다. 배선은, 그의 비아부 및 라인부에 각각 적합한 저항을 갖는 서로 다른 금속들을 채용할 수 있다. 이로써, 배선의 저항이 줄어들 수 있다. 결과적으로, 본 발명은 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 1 내지 도 6은 본 발명의 실시예들에 따른 금속 층을 형성하는 방법을 설명하기 위한 사시도들이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 6의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 8 내지 도 11은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 6의 A-A'선에 따른 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 6의 B-B'선에 따른 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 14a 내지 도 14d는 각각 도 13의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 15, 도 17, 도 19 및 도 21은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 16, 도 18a, 도 20a 및 도 22a는 각각 도 15, 도 17, 도 19 및 도 21의 A-A'선에 따른 단면도들이다.
도 18b, 도 20b 및 도 22b는 각각 도 17, 도 19 및 도 21의 B-B'선에 따른 단면도들이다.
도 20c 및 도 22c는 각각 도 19 및 도 21의 C-C'선에 따른 단면도들이다.
도 20d 및 도 22d는 각각 도 19 및 도 21의 D-D'선에 따른 단면도들이다.
도 23a 내지 도 23d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 13의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1 내지 도 6은 본 발명의 실시예들에 따른 금속 층을 형성하는 방법을 설명하기 위한 사시도들이다.
도 1을 참조하면, 기판(100) 상에 FEOL (front-end-of-line) 층(FL)이 형성될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 기판(100)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 기판(100)은 STI(shallow trench isolation)와 같은 소자 분리 구조를 포함할 수 있다.
FEOL 층(FL)은 복수의 개별 소자들(individual devices)과 이들을 덮는 층간 절연막을 포함할 수 있다. 상기 복수의 개별 소자들은 다양한 미세 전자 소자들(microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor)와 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자들은 기판(100)의 도전 영역에 전기적으로 연결될 수 있다. 상기 복수의 개별 소자들은 상기 층간 절연막 및/또는 상기 소자 분리 구조에 의해 서로 전기적으로 분리될 수 있다.
FEOL 층(FL) 상에 MOL (middle-of-line) 층(ML)이 형성될 수 있다. MOL 층(ML)은, 기판(100) 상에 형성된 상기 복수개의 개별 소자들, 예를 들어 복수개의 트랜지스터들과 전기적으로 연결되는 콘택들을 포함할 수 있다. MOL 층(ML)은, FEOL 층(FL)과 후술할 BEOL 층(M1, M2)을 서로 전기적으로 연결할 수 있다.
MOL 층(ML) 상에 BEOL (back-end-of-line) 층(M1, M2)이 형성될 수 있다. BEOL 층은 적층된 복수개의 금속 층들을 포함할 수 있다. BEOL 층의 금속 층들의 배선들은, FEOL 층(FL)의 개별 소자들을 서로 연결시킬 수 있다. BEOL 층의 금속 층들의 배선들은, FEOL 층(FL)의 개별 소자들로 신호를 입력/출력할 수 있다.
구체적으로, MOL 층(ML) 상에 BEOL 층의 최하부의 금속 층, 즉 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, MOL 층(ML)과 전기적으로 연결되는 복수개의 M1 배선들(M1_IL)을 형성하는 것, 및 복수개의 M1 배선들(M1_IL) 사이를 채우는 제1 층간 절연막(ILD1)을 형성하는 것을 포함할 수 있다. M1 배선들(M1_IL)을 형성하는 것은, 싱글 다마신 공정, 듀얼 다마신 공정, 및 금속 식각 공정 중 적어도 하나를 이용할 수 있다. 예를 들어, M1 배선들(M1_IL) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
제1 금속 층(M1) 상에 제2 금속 층(M2)이 형성될 수 있다. 이하, 본 발명의 실시예들에 따른 제2 금속 층(M2)의 형성 방법에 대해 구체적으로 설명한다. 제1 금속 층(M1)의 제1 층간 절연막(ILD1)의 상면 상에 유전막(DOD)이 선택적으로 형성될 수 있다. 유전막(DOD)은 M1 배선들(M1_IL)의 상면들 상에는 형성되지 않을 수 있다.
구체적으로 유전막(DOD)을 형성하는 것은, M1 배선들(M1_IL)의 상면들 상에 선택적으로 억제제(inhibitor)를 제공하는 것, 및 상기 제1 층간 절연막(ILD1) 상에 유전막(DOD)을 증착하는 것을 포함할 수 있다. 상기 억제제는, 유전막(DOD)의 전구체가 M1 배선들(M1_IL)의 상면들 상에 부착되는 것을 방지할 수 있다.
유전막(DOD)은 X 및 Y를 함유할 수 있다. 상기 X는 Si, Ge, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 원소이고, 상기 Y는 O 또는 N일 수 있다. 유전막(DOD)은 탄소(C)를 더 함유할 수도 있다.
유전막(DOD) 및 M1 배선들(M1_IL) 상에 식각 정지막(ESL)이 형성될 수 있다. 식각 정지막(ESL)을 형성하는 것은, 제1, 제2 및 제3 식각 정지막들(ESL1, ESL2, ESL3)을 순차적으로 형성하는 것을 포함할 수 있다.
먼저 제1 식각 정지막(ESL1)이 형성될 수 있다. 제1 식각 정지막(ESL1)은 유전막(DOD)의 상면 및 M1 배선들(M1_IL)의 상면들을 덮을 수 있다. 제1 식각 정지막(ESL1)은 2nm 내지 5nm의 두께로 형성될 수 있다. 제1 식각 정지막(ESL1)은 고유전 및 저밀도 특성을 갖는 물질로 형성될 수 있다. 제1 식각 정지막(ESL1)은 Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유하는 금속 산화물을 포함할 수 있다. 제1 식각 정지막(ESL1)은 유전막(DOD)에 대해 식각 선택성을 가질 수 있다.
제1 식각 정지막(ESL1) 상에 제2 식각 정지막(ESL2)이 형성될 수 있다. 제2 식각 정지막(ESL2)은 3nm 내지 10nm의 두께로 형성될 수 있다. 제2 식각 정지막(ESL2)의 두께는 제1 식각 정지막(ESL1)의 두께보다 클 수 있다. 제2 식각 정지막(ESL2)은 저유전 및 고밀도 특성을 갖는 물질로 형성될 수 있다. 제2 식각 정지막(ESL2)은 X, Y 및 탄소(C)를 함유할 수 있다. 상기 X는 Si, Ge, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 원소이고, 상기 Y는 O 또는 N일 수 있다.
제2 식각 정지막(ESL2) 상에 제3 식각 정지막(ESL3)이 형성될 수 있다. 제2 식각 정지막(ESL2)은 2nm 내지 5nm의 두께로 형성될 수 있다. 제2 식각 정지막(ESL2)의 두께는 제1 식각 정지막(ESL1)의 두께보다 클 수 있다. 제3 식각 정지막(ESL3)은 금속 산화물로, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유할 수 있다. 예를 들어, 제3 식각 정지막(ESL3)은 제1 식각 정지막(ESL1)과 동일한 물질을 포함할 수 있다.
제3 식각 정지막(ESL3) 상에 하부 층간 절연막(ILD_L)이 형성될 수 있다. 예를 들어, 하부 층간 절연막(ILD_L)은 실리콘(Si) 및 산소(O)를 함유하는 실리콘 산화막을 포함할 수 있다. 하부 층간 절연막(ILD_L)은 탄소(C) 및 수소(H)를 더 함유할 수도 있다.
하부 층간 절연막(ILD_L)의 상부를 패터닝하여, 배선 트렌치(UIT)가 형성될 수 있다. 배선 트렌치(UIT)의 바닥은 식각 정지막(ESL)의 상면보다 높을 수 있다. 배선 트렌치(UIT)의 바닥으로부터 식각 정지막(ESL)을 관통하여 M1 배선(M1_IL)의 상면을 노출하는 비아홀(CTH)이 형성될 수 있다.
M1 배선들(M1_IL) 사이의 유전막(DOD)은 식각 정지막(ESL)에 대해 식각 선택성을 가지므로, 식각 정지막(ESL)이 식각되는 동안(즉, 비아홀(CTH)이 형성되는 동안) 제거되지 않고 그대로 잔류할 수 있다. 이로써 비아홀(CTH)이 유전막(DOD)에 의해 자기-정렬되어(Self-aligned), M1 배선(M1_IL)의 상면만을 노출시킬 수 있다.
도 2를 참조하면, 기판(100)의 전면 상에 배선 트렌치(UIT) 및 비아홀(CTH)을 채우는 도전 막(MTL)이 형성될 수 있다. 도전 막(MTL)은 배선 트렌치(UIT) 및 비아홀(CTH)을 채우는 것뿐만 아니라, 하부 층간 절연막(ILD_L) 상에 충분한 두께로 형성될 수 있다. 하부 층간 절연막(ILD_L) 상의 도전 막(MTL)은 제1 두께(TK1)를 가질 수 있다.
본 발명의 일 실시예로, 도전 막(MTL)은 배리어 금속 없이 하부 층간 절연막(ILD_L) 상에 직접 형성될 수 있는 금속을 포함할 수 있다. 도전 막(MTL)은 식각 공정으로 패터닝이 가능한 금속을 포함할 수 있다. 예를 들어, 도전 막(MTL)은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 또는 이들의 조합인 이원계 금속을 포함할 수 있다.
도 3을 참조하면, 도전 막(MTL) 상에 복수개의 제1 마스크 패턴들(LMP)이 형성될 수 있다. 제1 마스크 패턴들(LMP) 각각은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 복수개의 제1 마스크 패턴들(LMP)은, 후속으로 형성될 복수개의 M2 배선들(M2_IL)을 각각 정의할 수 있다. 본 발명의 일 실시예로, 제1 마스크 패턴들(LMP)은 배선 트렌치들(UIT)에 각각 수직적으로 중첩되도록 형성될 수 있다.
제1 마스크 패턴들(LMP)을 식각 마스크로 도전 막(MTL)을 식각하여, 복수개의 M2 배선들(M2_IL)이 형성될 수 있다. 각각의 M2 배선들(M2_IL)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. M2 배선들(M2_IL) 각각의 하부는 하부 층간 절연막(ILD_L) 내에 매립될 수 있고, M2 배선들(M2_IL) 각각의 상부는 하부 층간 절연막(ILD_L) 위로 돌출되어 노출될 수 있다.
M2 배선(M2_IL)은, 비아홀(CTH)을 채우는 하부 비아부(LVI) 및 하부 비아부(LVI) 상의 라인 형태의 라인부(IL)를 포함할 수 있다. 하부 비아부(LVI)는 M1 배선(M1_IL)과 접촉하여 이와 전기적으로 연결될 수 있다. 라인부(IL)의 바닥면은 배선 트렌치(UIT)의 바닥에 대응하며, 라인부(IL)의 바닥면은 식각 정지막(ESL)의 상면보다 높을 수 있다.
도 4를 참조하면, 제1 마스크 패턴(LMP)의 일부를 잔류시키고 나머지를 제거하여, 제1 마스크 패턴(LMP)으로부터 적어도 하나의 제2 마스크 패턴(VMP)이 형성될 수 있다. 복수개의 제2 마스크 패턴들(VMP)은 후속으로 형성될 복수개의 상부 비아부들(UVI)을 각각 정의할 수 있다.
제2 마스크 패턴들(VMP)을 식각 마스크로 M2 배선들(M2_IL)의 상부를 식각하여, 복수개의 상부 비아부들(UVI)이 형성될수 있다. 구체적으로, M2 배선(M2_IL)에서 제2 마스크 패턴(VMP)에 의해 덮인 부분은 그대로 남고, 제2 마스크 패턴(VMP)에 의해 노출된 나머지 부분이 리세스될 수 있다. 결과적으로, M2 배선(M2_IL)은 하부 비아부(LVI), 라인부(IL) 및 라인부(IL) 상의 상부 비아부(UVI)를 포함할 수 있다.
하부 비아부(LVI)는 M1 배선(M1_IL)과 M2 배선(M2_IL)을 서로 전기적으로 연결하는 V1 비아의 역할을 수행할 수 있고, 상부 비아부(UVI)는 M2 배선(M2_IL)과 그 위에 형성될 M3 배선을 서로 전기적으로 연결하는 V2 비아의 역할을 수행할 수 있다. 본 실시예에 따르면, 하나의 도전 막(MTL)으로부터 순차적으로 적층된 V1, M2 및 V2의 세 개의 구조들이 한번에 형성될 수 있다.
도 5를 참조하면, 하부 층간 절연막(ILD_L) 상에 복수개의 M2 배선들(M2_IL)을 덮는 상부 층간 절연막(ILD_U)이 형성될 수 있다. 상부 층간 절연막(ILD_U)이 M2 배선들(M2_IL) 상에 증착될 때, 서로 인접하는 M2 배선들(M2_IL) 사이에 에어 갭이 형성될 수 있다 (후술할 도 7a 참조).
도 6을 참조하면, M2 배선들(M2_IL)의 상면들이 노출될 때까지 상부 층간 절연막(ILD_U) 상에 평탄화 공정이 수행될 수 있다. 다시 말하면, 상기 평탄화 공정은 M2 배선(M2_IL)의 상부 비아부(UVI)의 상면이 노출될 때까지 수행될 수 있다. 평탄화된 상부 층간 절연막(ILD_U)과 그 아래의 하부 층간 절연막(ILD_L)은, 제2 금속 층(M2)의 제2 층간 절연막(ILD2)을 구성할 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 6의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 6, 도 7a 및 도 7b를 참조하면, 기판(100) 상에 FEOL 층(FL) 및 MOL 층(ML)이 순차적으로 적층될 수 있다. FEOL 층(FL) 및 MOL 층(ML)에 관한 구체적인 예는 후술한다.
MOL 층(ML) 상에 BEOL 층의 최하부의 금속 층인 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은, 제2 방향(D2)으로 서로 평행하게 연장되는 복수개의 M1 배선들(M1_IL), 및 M1 배선들(M1_IL)을 덮는 제1 층간 절연막(ILD1)을 포함할 수 있다.
M1 배선들(M1_IL) 각각은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), Aluminum binary alloy(예를 들어, Al3Sc, Nb3Al, AlRu), Mo binary(예를 들어, MoTa, Co3Mo), Ru binary, Ni binary, MAX 및 이들의 조합으로 이루어진 군에서 선택될 수 있다. MAX는 Mn+1AXn로 표현되는 금속상으로, n은 1, 2 또는 3이고, M은 전이 금속이며, A는 13족 또는 14족의 원소이고, X는 C 및/또는 N일 수 있다. 일 예로, MAX는 V2SiN, V2AlC 또는 Cr2AlC일 수 있다.
일 실시예로, M1 배선들(M1_IL) 각각은 배리어 막을 더 포함할 수도 있다. 상기 배리어 막은 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를
제1 금속 층(M1) 상에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 순차적으로 적층된 유전막(DOD), 식각 정지막(ESL) 및 제2 층간 절연막(ILD2)을 포함할 수 있다. 제2 금속 층(M2)은 제2 층간 절연막(ILD2) 내의 복수개의 M2 배선들(M2_IL)을 더 포함할 수 있다.
유전막(DOD) 및 식각 정지막(ESL)은, 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2) 사이에 개재될 수 있다.
유전막(DOD)은 제1 층간 절연막(ILD1)의 상면과 직접 접촉할 수 있다. 유전막(DOD)은 제1 금속 층(M1)의 M1 배선들(M1_IL)을 제외한 제1 층간 절연막(ILD1)의 상면 상에만 선택적으로 제공될 수 있다. 이는, 유전막(DOD)이 M1 배선들(M1_IL)을 제외한 제1 층간 절연막(ILD1)의 상면 상에만 선택적으로 형성되었기 때문이다. M1 배선들(M1_IL) 각각의 상면은 유전막(DOD)의 상면보다 낮을 수 있다.
유전막(DOD)은 X 및 Y를 함유할 수 있다. 상기 X는 Si, Ge, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 원소이고, 상기 Y는 O 또는 N일 수 있다. 유전막(DOD)은 탄소(C)를 더 함유할 수도 있다. 일 실시예로, 유전막(DOD)은 제1 층간 절연막(ILD1)과 실질적으로 동일한 물질을 포함할 수 있다. 일 예로, 유전막(DOD)은 SiOC를 포함할 수 있다.
식각 정지막(ESL)은, 순차적으로 적층된 제1 식각 정지막(ESL1), 제2 식각 정지막(ESL2) 및 제3 식각 정지막(ESL3)을 포함할 수 있다. 제1 식각 정지막(ESL1)은 M1 배선들(M1_IL)의 상면들 및 유전막(DOD)을 직접 덮을 수 있다. 제2 식각 정지막(ESL2)은 제1 식각 정지막(ESL1)의 상면을 덮을 수 있다. 제3 식각 정지막(ESL3)은 제2 식각 정지막(ESL2)의 상면을 덮을 수 있다.
제1 식각 정지막(ESL1)은 고유전막이자 동시에 저밀도막일 수 있다. 제1 식각 정지막(ESL1)은 금속 산화막 또는 금속 질화막으로, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유할 수 있다. 예를 들어, 제1 식각 정지막(ESL1)은 알루미늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물, 알루미늄 질화물, 하프늄 질화물 또는 하프늄 지르코늄 질화물을 포함할 수 있다.
제2 식각 정지막(ESL2)은 저유전막이자 동시에 고밀도막일 수 있다. 제2 식각 정지막(ESL2)의 유전율은 제1 식각 정지막(ESL1)의 유전율보다 낮을 수 있다. 제2 식각 정지막(ESL2)의 밀도는 제1 식각 정지막(ESL1)의 밀도보다 클 수 있다.
제2 식각 정지막(ESL2)은 X, Y 및 탄소(C)를 함유할 수 있다. 상기 X는 Si, Ge, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 원소이고, 상기 Y는 O 또는 N일 수 있다. 예를 들어, 제2 식각 정지막(ESL2)은 SiOC, SiNC, GeOC 또는 GeNC를 포함할 수 있다.
제2 식각 정지막(ESL2) 내의 탄소(C)의 함량은 10 at% 내지 25at%일 수 있다. 바람직하기로, 제2 식각 정지막(ESL2) 내의 탄소(C)의 함량은 15 at% 내지 20 at%일 수 있다. 제2 식각 정지막(ESL2) 내의 X의 함량은 30 at% 내지 50at%일 수 있다.
제3 식각 정지막(ESL3)은 금속 산화물로, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유할 수 있다. 예를 들어, 제3 식각 정지막(ESL3)은 알루미늄 산화물을 포함할 수 있다. 일 실시예로, 제3 식각 정지막(ESL3)은 제1 식각 정지막(ESL1)과 동일한 물질을 포함할 수 있다. 다른 실시예로, 제3 식각 정지막(ESL3)은 제1 식각 정지막(ESL1)과 다른 물질을 포함할 수도 있다. 제3 식각 정지막(ESL3)의 유전율은 제2 식각 정지막(ESL2)의 유전율보다 클 수 있다. 제3 식각 정지막(ESL3)의 밀도는 제2 식각 정지막(ESL2)의 밀도보다 작을 수 있다.
제2 식각 정지막(ESL2)의 두께는, 제1 및 제3 식각 정지막들(ESL1, ESL3) 각각의 두께보다 더 클 수 있다. 예를 들어, 제1 및 제3 식각 정지막들(ESL1, ESL3) 각각의 두께는 2nm 내지 5nm일 수 있다. 제2 식각 정지막(ESL2)의 두께는 3nm 내지 10nm일 수 있다.
M2 배선들(M2_IL)은, 제2 방향(D2)을 따라 배치된 제1 내지 제5 M2 배선들(M2_IL1-M2_IL5)을 포함할 수 있다. 제1 내지 제5 M2 배선들(M2_IL1-M2_IL5)은 제2 방향(D2)을 따라 일정한 피치로 배열될 수 있다.
제1 내지 제5 M2 배선들(M2_IL1-M2_IL5) 각각은, 하부 비아부(LVI), 라인부(IL) 및 상부 비아부(UVI)를 포함할 수 있다. 하부 비아부(LVI)는 제1 내지 제3 식각 정지막들(ESL1-ESL3)을 관통하여, M1 배선(M1_IL)의 상면에 접촉할 수 있다.
본 발명의 실시예에 따르면, 식각 정지막(ESL)은 제1 내지 제3 식각 정지막들(ESL1, ESL2, ESL3)로 이루어진 3개층 구조의 트리플 식각 정지막(triple etch stop layer)으로 기능할 수 있다. 본 실시예에 따른 트리플 식각 정지막(ESL)을 통해, 매우 높은 식각 선택비를 구현할 수 있다. 이로써, 별도의 공정 결함 없이 M2 배선(M2_IL)의 하부 비아부(LVI)가 안정적으로 M1 배선(M1_IL)에 접촉할 수 있다.
유전막(DOD)이 하부 비아부(LVI)에 인접할 수 있다. 유전막(DOD)은 하부 비아부(LVI)가 정확히 M1 배선(M1_IL)에 접촉하도록 하부 비아부(LVI)를 가이드할 수 있다. 유전막(DOD)의 제1 방향(D1)으로의 단면은, 돔(dome) 형태를 가질 수 있다.
라인부(IL)는 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 라인부(IL)의 바닥면(BOS1)은 식각 정지막(ESL)의 상면보다 높을 수 있다. 라인부(IL)의 바닥면(BOS1)과 식각 정지막(ESL)의 상면 사이에 하부 층간 절연막(ILD_L)이 개재될 수 있다.
라인부(IL)의 상면(TOS1)은 제2 층간 절연막(ILD2)의 상면보다 낮을 수 있다. 라인부(IL)의 상면(TOS1)은 하부 층간 절연막(ILD_L)의 상면보다 높고 상부 층간 절연막(ILD_U)의 상면보다 낮을 수 있다.
상부 비아부(UVI)는 라인부(IL)의 상면(TOS1)으로부터 제3 방향(D3)으로 수직하게 연장될 수 있다. 상부 비아부(UVI)의 상면은 제2 층간 절연막(ILD2)의 상면과 공면을 이룰 수 있다. 즉, 상부 비아부(UVI)의 상면은 노출될 수 있다. 상부 비아부(UVI)는 제2 금속 층(M2) 위에 제공되는 제3 금속 층의 M3 배선과 연결될 수 있다.
본 실시예에 따르면, M2 배선(M2_IL)의 하부 비아부(LVI), 라인부(IL) 및 상부 비아부(UVI)는 동일한 금속을 포함하며 일체로 구성될 수 있다. 즉, 하부 비아부(LVI), 라인부(IL) 및 상부 비아부(UVI) 서로간의 경계는 확인되지 않을 수 있다. M2 배선(M2_IL)은 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 또는 이들의 조합인 이원계 금속을 포함할 수 있다.
제2 층간 절연막(ILD2)은, 순차적으로 적층된 하부 층간 절연막(ILD_L) 및 상부 층간 절연막(ILD_U)을 포함할 수 있다. 하부 층간 절연막(ILD_L)과 상부 층간 절연막(ILD_U)은 서로 동일한 절연 물질을 포함하거나, 또는 서로 다른 절연 물질을 포함할 수 있다. 하부 층간 절연막(ILD_L)과 상부 층간 절연막(ILD_U)이 서로 동일한 절연 물질을 포함하더라도, 이들 내부의 특정 원소의 비율(예를 들어, 탄소 농도)은 서로 다를 수 있다. 이로써 하부 층간 절연막(ILD_L)과 상부 층간 절연막(ILD_U) 사이의 경계(또는 계면)가 확인될 수 있다.
M2 배선(M2_IL)은, 하부 층간 절연막(ILD_L) 내에 매립된 하부(IL_L) 및 상부 층간 절연막(ILD_U) 내에 매립된 상부(IL_U)를 포함할 수 있다. 앞서 도 1 내지 도 6을 참조하여 설명한 바와 같이, 하부 층간 절연막(ILD_L) 내의 하부(IL_L)는 다마신 공정으로 형성된 부분이고, 상부 층간 절연막(ILD_U) 내의 상부(IL_U)는 식각 공정으로 형성된 부분일 수 있다. 하부(IL_L)와 상부(IL_U)는 서로 다른 공정에 의해 형성된 것이므로, 이들의 구조는 서로 차이가 있을 수 있다.
본 발명의 일 실시예로, M2 배선(M2_IL)의 상부(IL_U)는 제1 측벽(SIW1)을 포함할 수 있고, 하부(IL_L)는 제2 측벽(SIW2)을 포함할 수 있다. 제1 측벽(SIW1)과 제2 측벽(SIW2) 중 어느 하나는 양의 기울기(Positive slope)를 갖고, 다른 하나는 음의 기울기(Negative slope)를 가질 수 있다. 즉, 상부(IL_U)의 제1 측벽(SIW1)과 하부(IL_L)의 제2 측벽(SIW2)은 서로 반대되는 프로파일을 가질 수 있다.
예를 들어, 제1 측벽(SIW1)이 기판(100)의 상면과 이루는 각도(θ1)는 90°보다 큰 둔각일 수 있다. 제2 측벽(SIW2)이 기판(100)의 상면과 이루는 각도(θ2)는 90°보다 작은 예각일 수 있다.
상부(IL_U)는 마스크 패턴에 의해 식각 공정으로 형성된 것이므로, 상부(IL_U)의 선폭(W1)은, 기판(100)으로부터 멀어지는 방향, 즉 제3 방향(D3)으로 갈수록 점진적으로 감소할 수 있다. 하부(IL_L)는 트렌치를 채우는 다마신 공정으로 형성된 것이므로, 하부(IL_L)의 선폭(W2)은, 기판(100)으로부터 멀어지는 방향, 즉 제3 방향(D3)으로 갈수록 점진적으로 증가할 수 있다.
M2 배선(M2_IL)의 라인부(IL)의 하부는 하부 층간 절연막(ILD_L) 내에 매립되며, 라인부(IL)의 상부는 상부 층간 절연막(ILD_U) 내에 매립될 수 있다. 상술한 제1 및 제2 측벽들(SIW1, SIW2)과 같이, 라인부(IL)의 측벽 역시 상부와 하부에서 서로 반대의 프로파일을 가질 수 있다.
상부 층간 절연막(ILD_U)은, 서로 인접하는 M2 배선들(M2_IL) 사이에 형성된 에어 갭(AG)을 포함할 수 있다. 에어 갭(AG)은 M2 배선들(M2_IL) 사이의 기생 캐패시턴스를 낮추어 소자의 전기적 특성을 향상시킬 수 있다. 한편, 하부 층간 절연막(ILD_L) 내에는 에어 갭(AG)이 형성되지 않을 수 있다.
본 발명의 실시예들에 따른 M2 배선(M2_IL)은, 제2 금속 층(M2)에만 적용되는 것이 아니라 다른 금속 층, 예를 들어, M1, M2, M3, M4 및 M5 중 적어도 하나에 적용될 수 있다. 즉, 본 발명의 실시예들에 따른 배선은 MX 층에 적용될 수 있고, 이때 X는 1 이상의 정수일 수 있다. 본 발명의 실시예에 따른 MX 층의 배선, 즉 MX 배선은, 서로 일체로 연결된 하부 비아(VX-1), 배선(MX) 및 상부 비아(VX)를 포함할 수 있다. MX 배선의 하부 비아(VX-1), 배선(MX) 및 상부 비아(VX)가 하나의 금속 층 내에서 구현될 수 있다.
본 발명의 비교예에 따른 종래 BEOL 공정에서는, 하부 비아(VX-1), 배선(MX) 및 상부 비아(VX) 중 적어도 두 개를 각각 별개의 공정으로 형성하였다. 일 비교예로, MX 층에서 하부 비아(VX-1) 및 배선(MX)이 듀얼 다마신 공정으로 형성되고, 그 위에 MX+1 층에서 상부 비아(VX)가 다른 공정으로 형성될 수 있다. 이때, MX 층과 MX+1 층 사이에는 식각 정지막이 추가로 필요하다. 또한 듀얼 다마신 공정의 한계 상 배선(MX) 높이의 제약이 발생할 수 있다.
한편 본 발명의 실시예들에 따르면, 다마신 공정 및 금속 식각 공정의 조합을 통해 하나의 도전 막(MTL)으로부터 하부 비아(VX-1), 배선(MX) 및 상부 비아(VX)가 동시에 구현될 수 있다. 이로써 본 발명은 상술한 비교예에서의 추가적인 식각 정지막을 필요로 하지 않을 수 있다. 본 발명에 따른 반도체 소자는 식각 정지막의 개수 감소로 인한 기생 캐패시턴스를 줄일 수 있다.
본 발명의 실시예들에 따르면, 배선(MX)의 상부를 금속 식각 공정으로 형성하기 때문에, 다마신 공정에 따른 배선(MX)의 높이 제약이 존재하지 않을 수 있다. 즉 본 발명에 따른 배선(MX)의 높이는 상대적으로 높아질 수 있고, 배선(MX)이 고 종횡비(high aspect ratio)를 가질 수 있다. 이로써 본 발명은 배선(MX)의 저항을 줄이고 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 8 내지 도 11은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 6의 A-A'선에 따른 단면도이다. 본 실시예들에서는, 앞서 도 6, 도 7a 및 도 7b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 8을 참조하면, M2 배선(M2_IL)의 상부(IL_U)와 하부(IL_L)는 서로 정렬되지 않고 오프셋될 수 있다. 상부(IL_U)와 하부(IL_L)간에 오정렬이 발생할 수 있다. 예를 들어, 하부(IL_L)는 상부(IL_U)로부터 제2 방향(D2)으로 오프셋될 수 있다.
구체적으로, 상부(IL_U)의 중심을 가로지르는 제1 중심선(CEL1)이 정의될 수 있고, 하부(IL_L)의 중심을 가로지르는 제2 중심선(CEL2)이 정의될 수 있다. 이때, 제2 중심선(CEL2)은 제1 중심선(CEL1)과 정렬되지 않고 제1 중심선(CEL1)으로부터 제2 방향(D2)으로 오프셋(또는 이격)될 수 있다.
M2 배선(M2_IL)은, 상부(IL_U)의 제1 측벽(SIW1)과 하부(IL_L)의 제2 측벽(SIW2) 사이의 리세된 측벽(RSW)을 포함할 수 있다. 리세된 측벽(RSW)은 하부 층간 절연막(ILD_L)의 상면보다 낮을 수 있다.
하부 층간 절연막(ILD_L)은, 리세된 측벽(RSW)을 노출하는 리세스된 영역(RSR)을 포함할 수 있다. 리세스된 영역(RSR)은 하부 층간 절연막(ILD_L)의 상면이 리세스됨으로써 정의될 수 있다. 리세스된 영역(RSR)을 상부 층간 절연막(ILD_U)이 채울 수 있다. 리세스된 영역(RSR)을 채우는 상부 층간 절연막(ILD_U)은, M2 배선(M2_IL)의 리세된 측벽(RSW)을 직접 덮을 수 있다.
상부(IL_U)는 제1 측벽(SIW1)에 대향하는 제3 측벽(SIW3)을 포함할 수 있고, 하부(IL_L)는 제2 측벽(SIW2)에 대향하는 제4 측벽(SIW4)을 포함할 수 있다. M2 배선(M2_IL)은, 상부(IL_U)의 제3 측벽(SIW3)과 하부(IL_L)의 제4 측벽(SIW4) 사이의 계단식 측벽(STSW)을 더 포함할 수 있다. 계단식 측벽(STSW)은, 하부 층간 절연막(ILD_L)과 상부 층간 절연막(ILD_U) 사이의 계면에서 정의될 수 있다. 계단식 측벽(STSW)은 상부(IL_U)과 하부(IL_L) 사이의 오프셋으로 인한 단차로 인해 형성될 수 있다.
M2 배선(M2_IL)의 하부(IL_L)는, 상술한 도 2의 배선 트렌치(UIT)를 이용한 다마신 공정으로 형성될 수 있다. M2 배선(M2_IL)의 상부(IL_U)는, 상술한 도 3의 제1 마스크 패턴(LMP)를 이용한 식각 공정으로 형성될 수 있다. 제1 마스크 패턴(LMP)과 배선 트렌치(UIT)간의 오정렬이 발생할 경우, 상부(IL_U)는 하부(IL_L)로부터 오프셋되어 형성될 수 있다. 상술한 리세된 측벽(RSW)과 리세스된 영역(RSR)은, 배선 트렌치(UIT) 내의 도전 막(MTL)이 과식각됨으로써 형성된 것일 수 있다.
도 9를 참조하면, 제1 내지 제5 M2 배선들(M2_IL1-M2_IL5)의 라인부들(IL)은 서로 다른 높이를 가질 수 있다. 구체적으로, 제2 및 제4 M2 배선들(M2_IL2, M2_IL4) 각각의 라인부(IL)의 상면은 제1 레벨(LV1)에 위치할 수 있다. 제1, 제3, 제5 M2 배선들(M2_IL1, M2_IL3, M2_IL5) 각각의 라인부(IL)의 상면은 제2 레벨(LV2)에 위치할 수 있다. 이때, 제2 레벨(LV2)은 제1 레벨(LV1)과 다를 수 있다. 예를 들어, 제2 레벨(LV2)은 제1 레벨(LV1)보다 높을 수 있다.
본 실시예에 따르면, 제1 내지 제5 M2 배선들(M2_IL1-M2_IL5)의 라인부들(IL)은, 교번적으로 높이가 달라질 수 있다. 본 발명의 비교예로, 라인부들(IL)이 서로 동일한 높이를 갖는다면, 그들 사이의 기생 캐패시턴스는 상대적으로 커질 수 있다. 한편 본 실시예와 같이 라인부들(IL)이 교번적으로 높이가 달라질 경우, 라인부들(IL) 사이의 기생 캐패시턴스가 상대적으로 작아질 수 있다.
도 10을 참조하면, M2 배선(M2_IL)은 두 개 이상의 서로 다른 금속들을 포함할 수 있다. 구체적으로, M2 배선(M2_IL)의 하부(IL_L)는 배리어 금속 패턴(BAP) 및 배리어 금속 패턴(BAP) 상의 금속 패턴(MEP)을 포함할 수 있다.
배리어 금속 패턴(BAP)은, 금속 패턴(MEP)과 하부 층간 절연막(ILD_L)간의 접착 특성(adhesion)을 향상시킬 수 있다. 배리어 금속 패턴(BAP)은, 금속 패턴(MEP)의 금속 성분이 하부 층간 절연막(ILD_L)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다. 배리어 금속 패턴(BAP)은, 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다.
배리어 금속 패턴(BAP) 상에 금속 패턴(MEP)이 제공될 수 있다. 배리어 금속 패턴(BAP)은 금속 패턴(MEP)의 양 측벽들과 바닥면을 덮을 수 있다. 일 실시예에 따르면, 금속 패턴(MEP)의 상면은 하부 층간 절연막(ILD_L)의 상면보다 더 낮을 수 있다. 다른 실시예에 따르면, 금속 패턴(MEP)의 상면은 하부 층간 절연막(ILD_L)의 상면과 실질적으로 동일할 수 있다.
금속 패턴(MEP)의 부피는, 배리어 금속 패턴(BAP)의 부피보다 클 수 있다. 금속 패턴(MEP)은, 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), Aluminum binary alloy, Mo binary, Ru binary, Ni binary, MAX 및 이들의 조합으로 이루어진 군에서 선택될 수 있다.
본 발명의 다른 실시예로, 금속 패턴(MEP)의 상면 상에 금속 캐핑 패턴이 추가로 제공될 수 있다. 금속 캐핑 패턴은 얇고 균일한 두께를 가질 수 있다. 예를 들어, 금속 캐핑 패턴은, 루테늄(Ru), 코발트(Co), 또는 그래핀(Graphene)을 포함할 수 있다.
배리어 금속 패턴(BAP) 및 금속 패턴(MEP)으로 이루어진 하부(IL_L)는 하부 비아부(LVI)로 기능할 수 있다. 일 실시예로, 배리어 금속 패턴(BAP) 및 금속 패턴(MEP)은 라인부(IL)의 적어도 일부를 구성할 수도 있다.
일 실시예로, M2 배선(M2_IL)의 상부(IL_U)는 배리어 금속 패턴이 생략된 금속 패턴만을 포함할 수 있다. M2 배선(M2_IL)의 상부(IL_U)는, 하부(IL_L)와 다른 금속을 포함할 수 있다. 예를 들어, M2 배선(M2_IL)의 상부(IL_U)는 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 또는 이들의 조합인 이원계 금속을 포함할 수 있다. M2 배선(M2_IL)의 상부(IL_U)의 금속은, 라인부(IL) 및 상부 비아부(UVI)를 구성할 수 있다.
동일한 금속이라 할지라도, 비아로 사용될 때의 저항과 라인으로 사용될 때의 저항은 서로 다를 수 있다. 본 실시예에 따르면, 하부 비아부(LVI)에는 그에 적합한 저항을 갖는 금속으로 하부(IL_L)를 구성하고, 라인부(IL) 및 상부 비아부(UVI)에는 그에 적합한 저항을 갖는 금속으로 상부(IL_U)를 구성할 수 있다. 이로써, 최적의 저항을 갖는 M2 배선(M2_IL)을 구현할 수 있다.
도 11을 참조하면, M2 배선(M2_IL)은 적어도 두 개의 적층된 도전층들을 포함할 수 있다. 본 실시예에 따르면, M2 배선(M2_IL)은 순차적으로 적층된 제1 도전층(MTL1), 제2 도전층(MTL2) 및 제3 도전층(MTL3)을 포함할 수 있다. 제1 도전층(MTL1)은 라인부(IL)의 일부 및 하부 비아부(LVI)를 구성할 수 있다. 제2 도전층(MTL2)은 라인부(IL)의 나머지 부분을 구성할 수 있다. 제3 도전층(MTL3)은 상부 비아부(UVI)를 구성할 수 있다.
제1 내지 제3 도전층들(MTL1, MTL2, MTL3)은 서로 다른 금속을 포함할 수 있다. 제1 도전층(MTL1)은 하부 비아부(LVI)로 사용될 때 저항이 상대적으로 작아지는 금속을 사용할 수 있고, 제2 도전층(MTL2)은 라인부(IL)로 사용될 때 저항이 상대적으로 작아지는 금속을 사용할 수 있으며, 제3 도전층(MTL3)은 상부 비아부(UVI)로 사용될 때 저항이 상대적으로 작아지는 금속을 사용할 수 있다. 예를 들어, 제1 도전층(MTL1)은 몰리브덴(Mo)을 포함하고, 제2 도전층(MTL2)은 텅스텐(W)을 포함하며, 제3 도전층(MTL3)은 루테늄(Ru)을 포함할 수 있다.
제1 내지 제3 도전층들(MTL1, MTL2, MTL3)은 서로 다른 금속을 포함하기 때문에, M2 배선(M2_IL)의 상부(IL_U)를 형성하는 식각 공정에서 제1 내지 제3 도전층들(MTL1, MTL2, MTL3)은 서로 다른 식각 프로파일을 가질 수 있다.
제3 도전층(MTL3)의 제5 측벽(SIW5)의 기울기와, 제2 도전층(MTL2)의 제6 측벽(SIW6)의 기울기와, 제1 도전층(MTL1)의 제7 측벽(SIW7)의 기울기는 서로 다를 수 있다. 다시 말하면, 제5 측벽(SIW5)이 기판(100)의 상면과 이루는 각도(θ3), 제6 측벽(SIW6)이 기판(100)의 상면과 이루는 각도(θ4), 및 제7 측벽(SIW7)이 기판(100)의 상면과 이루는 각도(θ5)는 서로 다를 수 있다.
본 실시예에 따른 M2 배선(M2_IL)을 형성하는 방법은, 앞서 도 2를 참조하여 설명한 도전 막(MTL)의 형성 단계에서 순차적으로 1 도전층(MTL1), 제2 도전층(MTL2) 및 제3 도전층(MTL3)을 형성하는 것을 포함할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 6의 B-B'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 6, 도 7a 및 도 7b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 12를 참조하면, 제2 배선(M2_IL)의 하부 비아부(LVI) 및 상부 비아부(UVI)는 라인부(IL)의 일 단(LEN)에 위치할 수 있다. 다시 말하면, 하부 비아부(LVI)의 측벽은, 라인부(IL)의 일 단(LEN)과 정렬될 수 있다. 상부 비아부(UVI)의 측벽은, 라인부(IL)의 일 단(LEN)과 정렬될 수 있다.
본 발명의 비교예에 따른 종래의 듀얼 다마신 공정은, 트렌치의 종횡비가 상대적으로 크기 때문에 하부 비아를 배선의 일 단에 정렬시켜 형성할 수 없다. 즉, 배선의 일 단과 하부 비아간의 소정의 마진이 필요하다.
한편 본 발명의 실시예에 따른 제2 배선(M2_IL)의 형성 방법은, 다마신 공정에서 사용되는 도 2의 배선 트렌치(UIT)의 종횡비가 상대적으로 작으므로, 하부 비아부(LVI)와 라인부(IL)의 일 단(LEN) 사이의 마진이 필요하지 않을 수 있다. 이로써, 하부 비아부(LVI)의 측벽이 라인부(IL)의 일 단(LEN)에 정렬되도록 형성될 수 있다.
본 발명에 따른 상부 비아부(UVI)는 라인부(IL)와 동일한 마스크를 활용하여 형성되는 것이므로, 상부 비아부(UVI)의 측벽이 라인부(IL)의 일 단(LEN)에 정렬되도록 형성될 수 있다.
본 실시예에 따르면, 하부 비아 또는 상부 비아가 형성될 마진을 확보하기 위해 라인부(IL)를 불필요하게 연장할 필요가 없으므로, 제2 배선(M2_IL)의 길이가 줄어들 수 있다. 이로써, 반도체 소자의 집적도가 향상되고, 기생 캐패시턴스가 줄어들어 전기적 특성도 향상될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 14a 내지 도 14d는 각각 도 13의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 13 및 도 14a 내지 도 14d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 명세서에서 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)를 의미할 수 있다. 즉, 로직 셀(LC)은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100) 상에 FEOL 층(FL)이 제공될 수 있다. 이하, 본 실시예에 따른 FEOL 층(FL)에 대해 구체적으로 설명한다. 기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 14d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 14d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 13 및 도 14a 내지 도 14d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 14d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란탄(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속, 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 절연막(120)이 제공될 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 제1 피치(P1)와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
FEOL 층(FL) 상에 MOL 층(ML)이 제공될 수 있다. 이하, 본 실시예에 따른 MOL 층(ML)에 대해 구체적으로 설명한다. 제1 및 제2 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이에 제공될 수 있다. 게이트 콘택(GC)의 바닥면은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 상면은, 제2 절연막(120)의 상면과 공면을 이룰 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
MOL 층(ML) 상에 BEOL 층이 제공될 수 있다. 본 실시예에 따르면, BEOL 층은 순차적으로 적층된 제1 금속 층(M1), 제2 금속 층(M2) 및 제3 금속 층(M3)을 포함할 수 있다.
구체적으로, MOL 층(ML) 상의 제1 층간 절연막(ILD1) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 및 제2 파워 배선들(M1_PIL1, M1_PIL2), M1 배선들(M1_IL), 및 비아들(VI)을 포함할 수 있다. 비아들(VI)은, 제1 및 제2 파워 배선들(M1_PIL1, M1_PIL2) 및 M1 배선들(M1_IL) 아래에 제공될 수 있다.
제1 및 제2 파워 배선들(M1_PIL1, M1_PIL2)은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 파워 배선들(M1_PIL1, M1_PIL2)에 드레인 전압(VDD) 및 소스 전압(VSS)이 각각 인가될 수 있다.
도 13을 참조하면, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD)이 인가되는 제1 파워 배선(M1_PIL1)이 배치될 수 있다. 다시 말하면, 드레인 전압(VDD)이 인가되는 제1 파워 배선(M1_PIL1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제2 파워 배선(M1_PIL2)이 배치될 수 있다. 다시 말하면, 소스 전압(VSS)이 인가되는 제2 파워 배선(M1_PIL2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
M1 배선들(M1_IL)은, 제1 파워 배선(M1_PIL1)과 제2 파워 배선(M1_PIL2) 사이에 배치될 수 있다. M1 배선들(M1_IL)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, M1 배선들(M1_IL) 각각은 라인 형태 또는 바 형태를 가질 수 있다. M1 배선들(M1_IL)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 및 제2 파워 배선들(M1_PIL1, M1_PIL2) 각각의 선폭은, M1 배선들(M1_IL) 각각의 선폭보다 클 수 있다.
비아들(VI)은, 제1 및 제2 파워 배선들(M1_PIL1, M1_PIL2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 비아들(VI)은, M1 배선들(M1_IL)과 활성 및 게이트 콘택들(AC, GC) 사이에 개재될 수 있다.
제1 및 제2 파워 배선들(M1_PIL1, M1_PIL2) 및 M1 배선들(M1_IL) 각각은, 배리어 패턴(BM) 및 배리어 패턴(BM) 상의 도전 패턴(FM)을 포함할 수 있다. 배리어 패턴(BM)은 U자 형태를 가질 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 양 측벽들과 바닥면을 덮을 수 있다. 배리어 패턴(BM) 및 도전 패턴(FM)에 관한 보다 구체적인 설명은, 앞서 활성 콘택(AC) 및 게이트 콘택(GC)에 설명한 것과 실질적으로 동일할 수 있다.
제1 금속 층(M1) 상의 제2 층간 절연막(ILD2) 내에 제2 금속 층(M2)이 제공될 수 있다. 구체적으로, 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2) 사이에 유전막(DOD) 및 식각 정지막(ESL)이 개재될 수 있다. 제2 금속 층(M2)은 M2 배선들(M2_IL)을 포함할 수 있다. M2 배선들(M2_IL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 각각의 M2 배선들(M2_IL)은 하부 비아부(LVI), 라인부(IL) 및 상부 비아부(UVI)를 포함할 수 있다. 제2 금속 층(M2) 및 M2 배선들(M2_IL)에 관한 구체적인 설명은, 앞서 도 1 내지 도 12를 참조하여 설명한 것과 동일할 수 있다.
제2 금속 층(M2) 상의 제3 층간 절연막(ILD3) 내에 제3 금속 층(M3)이 제공될 수 있다. 제3 금속 층(M3)은 M3 배선들(M3_IL)을 포함할 수 있다. M3 배선들(M3_IL)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
일 실시예로, M3 배선(M3_IL)은 M2 배선(M2_IL)의 상부 비아부(UVI)와 접촉할 수 있다. 다시 말하면, 상부 비아부(UVI)를 통해 M2 배선(M2_IL)과 M3 배선(M3_IL)이 서로 전기적으로 연결될 수 있다. 다른 실시예로, M3 배선(M3_IL)은 그의 하부에 비아를 포함할 수 있다. M3 배선(M3_IL)의 비아와 M2 배선(M2_IL)의 상부 비아부(UVI)가 서로 접촉할 수 있다.
본 발명의 실시예들에 따르면, 제3 금속 층(M3) 상에 추가적인 금속 층들(M4, M5, M6 등)이 적층될 수 있다.
도 15, 도 17, 도 19 및 도 21은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 16, 도 18a, 도 20a 및 도 22a는 각각 도 15, 도 17, 도 19 및 도 21의 A-A'선에 따른 단면도들이다. 도 18b, 도 20b 및 도 22b는 각각 도 17, 도 19 및 도 21의 B-B'선에 따른 단면도들이다. 도 20c 및 도 22c는 각각 도 19 및 도 21의 C-C'선에 따른 단면도들이다. 도 20d 및 도 22d는 각각 도 19 및 도 21의 D-D'선에 따른 단면도들이다.
도 15 및 도 16을 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 기판(100) 상의 로직 셀(LC)을 구성할 수 있다.
기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 도 1에 나타난 바와 같이, 희생 패턴들(PP)은 일정한 피치로 제2 방향(D2)을 따라 배열되도록 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 19 및 도 20a 내지 도 20d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 20c 참고).
제1 활성 패턴(AP1)의 제1 리세스(RS1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스들(RS2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스(RS2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 21 및 도 22a 내지 도 22d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 절연막(110)이 형성될 수 있다. 일 예로, 제1 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 절연막(110)이 평탄화될 수 있다. 제1 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 절연막(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
제1 절연막(110) 상에 제2 절연막(120)이 형성될 수 있다. 제2 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 절연막(120) 및 제1 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 로직 셀(LC)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
도 13 및 도 14a 내지 도 14d를 다시 참조하면, 제2 절연막(120) 상에 제1 층간 절연막(ILD1)이 형성될 수 있다. 제1 층간 절연막(ILD1) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 제1 및 제2 파워 배선들(M1_PIL1, M1_PIL2), M1 배선들(M1_IL), 및 비아들(VI)을 형성하는 것을 포함할 수 있다. 예를 들어, 제1 및 제2 파워 배선들(M1_PIL1, M1_PIL2), M1 배선들(M1_IL), 및 비아들(VI)은 싱글 다마신 공정으로 형성될 수 있다.
제1 금속 층(M1) 상에 식각 정지막(ESL)이 형성될 수 있다. 식각 정지막(ESL) 상에 제2 층간 절연막(ILD2)이 형성될 수 있다. 제2 층간 절연막(ILD2) 내에 제2 금속 층(M2)이 형성될 수 있다. 제2 금속 층(M2)을 형성하는 것은, 앞서 도 1 내지 도 6을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제2 금속 층(M2) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 제3 층간 절연막(ILD3) 내에 제3 금속 층(M3)이 형성될 수 있다. 제3 금속 층(M3)을 형성하는 것은, M3 배선들(M3_IL)을 형성하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 금속 층(M1), 제2 금속 층(M2) 및 제3 금속 층(M3) 각각의 배선들을 형성하기 위한 공정은, 극자외선(Extreme Ultraviolet, EUV)을 이용한 리소그래피(Lithography) 공정을 포함할 수 있다. 본 명세서에서, EUV는 4 nm 내지 124 nm의 파장을, 상세하게는 4 nm 내지 20 nm의 파장을, 더욱 상세하게는 13.5 nm의 파장을 갖는 자외선을 의미할 수 있다. EUV는 6.21 eV 내지 124eV, 상세하게 90eV 내지 95eV의 에너지를 갖는 빛을 의미할 수 있다.
EUV를 이용한 리소그래피 공정은, 포토레지스트막 상에 조사되는 EUV를 이용한 노광 및 현상 공정을 포함할 수 있다. 일 예로, 상기 포토레지스트막은 폴리하이드록시스티렌(Polyhydroxystyrene)과 같은 유기 고분자를 함유하는 유기 포토레지스트일 수 있다. 상기 유기 포토레지스트는 EUV에 반응하는 감광성 화합물(photosensitive compound)을 더 포함할 수 있다. 상기 유기 포토레지스트는 EUV 흡수율이 높은 물질, 예를 들어, 유기 금속 물질(Organometallic material), 아이오딘 함유 물질(Iodine-containing material) 또는 불소 함유 물질(Fluorine-containing material)을 추가로 포함할 수 있다. 다른 예로, 상기 포토레지스트막은 주석 산화물(tin oxide)과 같은 무기 물질을 함유하는 무기 포토레지스트일 수 있다.
상기 포토레지스트막은 비교적 얇은 두께로 형성될 수 있다. EUV에 노광된 포토레지스트막을 현상하여 포토레지스트 패턴들이 형성될 수 있다. 평면적 관점에서, 포토레지스트 패턴들은, 일 방향으로 연장된 라인 형태, 아일랜드 형태, 지그재그 형태, 벌집(honeycomb) 형태, 또는 원 형태를 가질 수 있으나, 이러한 예들에 제한되는 것은 아니다.
상기 포토레지스트 패턴들을 식각 마스크로 그들 아래에 적층된 하나 이상의 마스크 층들을 패터닝하여, 마스크 패턴들이 형성될 수 있다. 상기 마스크 패턴들을 식각 마스크로 타겟 층인 층간 절연막(ILD1, ILD2 또는 ILD3)을 패터닝하여, 웨이퍼 상에 목적하는 패턴들, 즉 배선들이 채워질 트렌치들이 형성될 수 있다.
본 발명의 비교예로, 미세 피치를 갖는 패턴들을 웨이퍼 상에 형성하기 위해서는 두 장 이상의 포토 마스크들을 이용하는 멀티 패터닝 기술(MPT: Multi Patterning Technique)이 필요하다. 반면 본 발명의 실시예에 따른 EUV 리소그래피 공정을 수행할 경우, 한 장의 포토 마스크로도 미세 피치를 갖는 배선들을 형성할 수 있다.
예를 들어, 도 14d를 다시 참조하면, 본 실시예의 EUV 리소그래피 공정으로 구현되는 M1 배선들(M1_IL)간의 피치는 45nm 이하일 수 있다. 즉, EUV 리소그래피 공정을 수행함에 따라, 멀티 패터닝 기술 없이도 정교하고 미세한 배선들을 구현할 수 있다.
도 23a 내지 도 23d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 13의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 13 및 도 14a 내지 도 14d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13 및 도 23a 내지 도 23d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 23d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 절연막(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 절연막(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 절연막(110) 및 제2 절연막(120)이 제공될 수 있다. 제1 및 제2 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 절연막(120) 상에 순차적으로 적층된 제1 금속 층(M1), 제2 금속 층(M2) 및 제3 금속 층(M3)이 제공될 수 있다. 제1 내지 제3 금속 층들(M1, M2, M3)에 대한 설명은, 앞서 앞서 도 13 및 도 14a 내지 도 14d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 복수의 개별 소자들을 포함하는 FEOL 층; 및
    상기 FEOL 층 상에 순차적으로 적층된 제1 금속 층, 제2 금속 층 및 제3 금속 층을 포함하되,
    상기 제2 금속 층은, 층간 절연막 및 상기 층간 절연막 내의 배선을 포함하고,
    상기 배선은:
    상기 제1 금속 층과 전기적으로 연결되는 하부 비아부;
    상기 제3 금속 층과 전기적으로 연결되는 상부 비아부; 및
    상기 하부 비아부와 상기 상부 비아부 사이의 라인부를 포함하며,
    상기 층간 절연막은, 하부 층간 절연막 및 상기 하부 층간 절연막 상의 상부 층간 절연막을 포함하고,
    상기 배선의 하부는 상기 하부 층간 절연막 내에 매립되고,
    상기 배선의 상부는 상기 상부 층간 절연막 내에 매립되며,
    상기 상부의 선폭은, 상기 기판으로부터 멀어지는 수직한 방향으로 갈수록 점진적으로 감소하고,
    상기 하부의 선폭은, 상기 기판으로부터 멀어지는 수직한 방향으로 갈수록 점진적으로 증가하는 반도체 소자.
  2. 제1항에 있어서,
    상기 상부의 제1 측벽과 상기 하부의 제2 측벽 중 어느 하나는 양의 기울기를 갖고,
    상기 제1 측벽과 상기 제2 측벽 중 다른 하나는 음의 기울기를 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 측벽과 상기 기판의 상면 사이의 각도는 둔각이고,
    상기 제2 측벽과 상기 기판의 상면 사이의 각도는 예각인 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 금속 층은, 상기 층간 절연막과 상기 제1 금속 층 사이의 식각 정지막을 더 포함하고,
    상기 하부 비아부는 상기 식각 정지막을 관통하여 상기 제1 금속 층에 연결되고,
    상기 라인부의 바닥면은 상기 식각 정지막의 상면보다 높은 반도체 소자.
  5. 제1항에 있어서,
    상기 배선은, 서로 인접하게 배치된 제1 배선 및 제2 배선을 포함하고,
    상기 제1 배선의 상기 라인부의 상면은 제1 레벨에 위치하고,
    상기 제2 배선의 상기 라인부의 상면은 상기 제1 레벨과 다른 제2 레벨에 위치하는 반도체 소자.
  6. 제1항에 있어서,
    상기 하부 비아부, 상기 라인부 및 상기 상부 비아부는 서로 일체로 연결되는 반도체 소자.
  7. 제1항에 있어서,
    상기 하부 비아부, 상기 라인부 및 상기 상부 비아부는 서로 동일한 금속을 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 하부 비아부 및 상기 상부 비아부 중 적어도 하나는, 상기 라인부와 다른 금속을 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 하부 비아부는 제1 도전층을 포함하고
    상기 라인부는 제2 도전층을 포함하며,
    상기 상부 비아부는 제3 도전층을 포함하고,
    상기 제1 내지 제3 도전층들은 서로 다른 금속을 포함하며,
    상기 상부 비아부의 측벽의 기울기는, 상기 라인부의 측벽의 기울기와 다른 반도체 소자.
  10. 제1항에 있어서,
    상기 배선의 상기 하부는 다마신 공정으로 형성되고,
    상기 배선의 상기 상부는 금속 식각 공정으로 형성되는 반도체 소자.
  11. 기판 상의 복수의 개별 소자들을 포함하는 FEOL 층; 및
    상기 FEOL 층 상에 순차적으로 적층된 제1 금속 층, 제2 금속 층 및 제3 금속 층을 포함하되,
    상기 제2 금속 층은, 하부 층간 절연막, 상부 층간 절연막 및 제1 방향으로 연장되는 배선을 포함하고,
    상기 배선은, 상기 하부 층간 절연막 내에 매립된 하부 및 상기 상부 층간 절연막 내에 매립된 상부를 포함하며,
    상기 하부는 상기 제1 금속 층과 전기적으로 연결되는 하부 비아부를 포함하고,
    상기 상부는 상기 제3 금속 층과 전기적으로 연결되는 상부 비아부를 포함하며,
    상기 배선의 상기 하부와 상기 상부는, 상기 제1 방향에 교차하는 제2 방향으로 서로 오프셋된 반도체 소자.
  12. 제11항에 있어서,
    상기 상부의 중심을 수직하게 가로지르는 제1 중심선이 정의되고,
    상기 하부의 중심을 수직하게 가로지르는 제2 중심선이 정의되며,
    상기 제1 중심선과 상기 제2 중심선은 상기 제2 방향으로 서로 오프셋된 반도체 소자.
  13. 제11항에 있어서,
    상기 배선은, 상기 상부의 제1 측벽과 상기 하부의 제2 측벽 사이의 리세스된 측벽을 포함하고,
    상기 리세스된 측벽은 상기 하부 층간 절연막의 상면보다 낮으며,
    상기 상부 층간 절연막이 상기 리세스된 측벽을 덮는 반도체 소자.
  14. 제11항에 있어서,
    상기 배선은, 상기 상부의 제1 측벽과 상기 하부의 제2 측벽 사이의 계단식 측벽을 포함하고,
    상기 계단식 측벽은, 상기 하부 층간 절연막과 상기 상부 층간 절연막 사이의 계면에서 정의되는 반도체 소자.
  15. 제11항에 있어서,
    상기 상부의 제1 측벽과 상기 하부의 제2 측벽 중 어느 하나는 양의 기울기를 갖고,
    상기 제1 측벽과 상기 제2 측벽 중 다른 하나는 음의 기울기를 갖는 반도체 소자.
  16. 활성 영역을 포함하는 기판;
    상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며;
    상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들;
    상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴;
    상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서;
    상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 절연막;
    상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴;
    적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택;
    상기 게이트 캐핑 패턴을 관통하여 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택; 및
    상기 활성 콘택 및 상기 게이트 콘택 상에 순차적으로 적층된 제1 금속 층, 제2 금속 층 및 제3 금속 층을 포함하되,
    상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 전기적으로 연결되고,
    상기 제2 금속 층은, 층간 절연막 및 상기 층간 절연막 내의 배선을 포함하며,
    상기 배선은:
    상기 제1 금속 층과 전기적으로 연결되는 하부 비아부;
    상기 제3 금속 층과 전기적으로 연결되는 상부 비아부; 및
    상기 하부 비아부와 상기 상부 비아부 사이의 라인부를 포함하며,
    상기 상부 비아부의 제1 측벽과 상기 하부 비아부의 제2 측벽 중 어느 하나는 양의 기울기를 갖고,
    상기 제1 측벽과 상기 제2 측벽 중 다른 하나는 음의 기울기를 갖는 반도체 소자.
  17. 제16항에 있어서,
    상기 제1 측벽과 상기 기판의 상면 사이의 각도는 둔각이고,
    상기 제2 측벽과 상기 기판의 상면 사이의 각도는 예각인 반도체 소자.
  18. 제16항에 있어서,
    상기 제2 금속 층은, 상기 층간 절연막과 상기 제1 금속 층 사이의 식각 정지막을 더 포함하고,
    상기 하부 비아부는 상기 식각 정지막을 관통하여 상기 제1 금속 층에 연결되고,
    상기 라인부의 바닥면은 상기 식각 정지막의 상면보다 높은 반도체 소자.
  19. 제16항에 있어서,
    상기 하부 비아부, 상기 라인부 및 상기 상부 비아부는 서로 일체로 연결되는 반도체 소자.
  20. 제16항에 있어서,
    상기 하부 비아부 및 상기 상부 비아부 중 적어도 하나는, 상기 라인부의 일 단에 정렬되어 위치하는 반도체 소자.
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