KR20230045689A - 반도체 소자 및 그의 제조 방법 - Google Patents

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강명길
김대원
김동원
신재훈
조근휘
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상의 제1 활성 패턴 및 상기 제2 영역 상의 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 게이트 전극 및 상기 제2 활성 패턴 상의 제2 게이트 전극; 및 상기 제1 게이트 전극을 관통하는 제1 커팅 패턴 및 상기 제2 게이트 전극을 관통하는 제2 커팅 패턴을 포함한다. 상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 작고, 상기 제1 커팅 패턴의 폭은 상기 제1 게이트 전극의 상기 폭보다 크고, 상기 제2 커팅 패턴의 폭은 상기 제2 게이트 전극의 상기 폭보다 작다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상의 제1 활성 패턴 및 상기 제2 영역 상의 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 게이트 전극 및 상기 제2 활성 패턴 상의 제2 게이트 전극; 및 상기 제1 게이트 전극을 관통하는 제1 커팅 패턴 및 상기 제2 게이트 전극을 관통하는 제2 커팅 패턴을 포함할 수 있다. 상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 작고, 상기 제1 커팅 패턴의 폭은 상기 제1 게이트 전극의 상기 폭보다 크고, 상기 제2 커팅 패턴의 폭은 상기 제2 게이트 전극의 상기 폭보다 작을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 상기 제1 활성 영역 상의 제1 활성 패턴 및 상기 제2 활성 영역 상의 제2 활성 패턴; 상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들 및 이들을 사이의 제1 채널 패턴, 상기 제1 채널 패턴은 상기 제1 활성 패턴 상에 적층된 복수개의 제1 반도체 패턴들을 포함하고; 상기 제2 활성 패턴 상의 한 쌍의 제2 소스/드레인 패턴들 및 이들을 사이의 제2 채널 패턴, 상기 제2 채널 패턴은 상기 제2 활성 패턴 상에 적층된 복수개의 제2 반도체 패턴들을 포함하며; 상기 제1 및 제2 채널 패턴들 상에 제공된 게이트 전극; 및 상기 게이트 전극을 관통하는 커팅 패턴을 포함할 수 있다. 상기 게이트 전극은, 상기 커팅 패턴에 의해 상기 제1 채널 패턴 상의 제1 게이트 전극 및 상기 제2 채널 패턴 상의 제2 게이트 전극으로 양분되고, 상기 커팅 패턴은, 상기 제1 게이트 전극에 인접하는 제1 부분, 상기 제2 게이트 전극에 인접하는 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이의 제3 부분을 포함하고, 상기 제1 부분은 제1 폭을 가지며, 상기 제2 부분은 제2 폭을 가지고, 상기 제3 부분은 제3 폭을 가지며, 상기 제3 폭은 상기 제1 폭보다 크고, 상기 제3 폭은 상기 제2 폭보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판의 코어/페리 영역 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들 및 이들을 사이의 채널 패턴, 상기 채널 패턴은 상기 활성 패턴 상에 서로 이격되어 순차적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들 상의 게이트 전극; 상기 복수개의 반도체 패턴들과 상기 게이트 전극 사이의 게이트 절연막, 상기 게이트 절연막은 각각의 상기 복수개의 반도체 패턴들을 둘러싸고; 상기 게이트 전극을 관통하는 커팅 패턴; 상기 게이트 전극의 측벽 및 상기 커팅 패턴의 측벽 상의 게이트 스페이서; 상기 한 쌍의 소스/드레인 패턴들 중 적어도 하나에 전기적으로 연결되는 활성 콘택; 상기 게이트 전극에 전기적으로 연결되는 게이트 콘택; 상기 활성 콘택 및 상기 게이트 콘택 상의 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 전기적으로 연결되는 제1 배선들을 포함하고; 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 상기 커팅 패턴의 폭은 상기 게이트 전극의 폭보다 작을 수 있다.
본 발명에 따른 반도체 소자는 SG 소자의 제1 커팅 패턴의 폭을 상대적으로 크게 형성함으로써, SG 소자의 게이트 전극들간의 쇼트가 발생하는 공정 불량을 방지할 수 있다. 나아가 본 발명은 EG 소자의 제2 커팅 패턴의 폭을 상대적으로 작게 형성함으로써, EG 소자의 게이트 전극들간의 쇼트가 발생하는 공정 불량을 방지할 수 있다. 결과적으로 본 발명은 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5f는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
도 6a는 도 5d의 M-M'선을 따라 자른 평면도이다.
도 6b는 도 5f의 N-N'선을 따라 자른 평면도이다.
도 7 및 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 8a 및 도 10a는 각각 도 7 및 도 9의 A-A'선에 따른 단면도들이다.
도 8b 및 도 10b는 각각 도 7 및 도 9의 B-B'선에 따른 단면도들이다.
도 8c 및 도 10c는 각각 도 7 및 도 9의 C-C'선에 따른 단면도들이다.
도 8d 및 도 10d는 각각 도 7 및 도 9의 D-D'선에 따른 단면도들이다.
도 11 및 도 12 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 D-D'선에 따른 단면도들이다.
도 13 및 도 14 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 5d의 M-M'선을 따라 자른 평면도이다.
도 15a 내지 도 15d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 1을 참조하면, 싱글 하이트 셀(Single Height Cell, SHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 제공될 수 있다. 제1 파워 배선(M1_R1)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 싱글 하이트 셀(SHC)이 정의될 수 있다. 싱글 하이트 셀(SHC)은 하나의 PMOSFET 영역(PR) 및 하나의 NMOSFET 영역(NR)을 포함할 수 있다. 다시 말하면, 싱글 하이트 셀(SHC)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제공된 CMOS 구조를 가질 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각은 제1 방향(D1)으로 제1 폭(WI1)을 가질 수 있다. 싱글 하이트 셀(SHC)의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
싱글 하이트 셀(SHC)은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
도 2를 참조하면, 더블 하이트 셀(Double Height Cell, DHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3)이 제공될 수 있다. 제1 파워 배선(M1_R1)은, 제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 배치될 수 있다. 제3 파워 배선(M1_R3)은 드레인 전압(VDD)이 제공되는 통로일 수 있다.
제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 더블 하이트 셀(DHC)이 정의될 수 있다. 더블 하이트 셀(DHC)은 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다.
제1 NMOSFET 영역(NR1)은 제2 파워 배선(M1_R2)에 인접할 수 있다. 제2 NMOSFET 영역(NR2)은 제3 파워 배선(M1_R3)에 인접할 수 있다. 제1 및 제2 PMOSFET 영역들(PR1, PR2)은 제1 파워 배선(M1_R1)에 인접할 수 있다. 평면적 관점에서, 제1 파워 배선(M1_R1)은 제1 및 제2 PMOSFET 영역들(PR1, PR2) 사이에 배치될 수 있다.
더블 하이트 셀(DHC)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다. 제2 높이(HE2)는 도 1의 제1 높이(HE1)의 약 두 배일 수 있다. 더블 하이트 셀(DHC)의 제1 및 제2 PMOSFET 영역들(PR1, PR2)은 묶여서 하나의 PMOSFET 영역으로 동작할 수 있다.
따라서, 더블 하이트 셀(DHC)의 PMOS 트랜지스터의 채널의 크기는, 앞서 도 1의 싱글 하이트 셀(SHC)의 PMOS 트랜지스터의 채널의 크기보다 클 수 있다. 예를 들어, 더블 하이트 셀(DHC)의 PMOS 트랜지스터의 채널의 크기는 싱글 하이트 셀(SHC)의 PMOS 트랜지스터의 채널의 크기의 약 두 배일 수 있다. 결과적으로, 더블 하이트 셀(DHC)은 싱글 하이트 셀(SHC)에 비해 더 고속으로 동작할 수 있다. 본 발명에 있어서, 도 2에 나타난 더블 하이트 셀(DHC)은 멀티 하이트 셀로 정의될 수 있다. 도시되진 않았지만, 멀티 하이트 셀은, 셀 높이가 싱글 하이트 셀(SHC)의 약 세 배인 트리플 하이트 셀을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 싱글 하이트 셀(SHC1), 제2 싱글 하이트 셀(SHC2) 및 더블 하이트 셀(DHC)이 이차원 적으로 배치될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 및 제3 파워 배선들(M1_R1, M1_R3) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 싱글 하이트 셀(SHC1)과 제1 방향(D1)으로 인접할 수 있다.
더블 하이트 셀(DHC)은 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 배치될 수 있다. 더블 하이트 셀(DHC)은 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)과 제2 방향(D2)으로 인접할 수 있다.
제1 싱글 하이트 셀(SHC1)과 더블 하이트 셀(DHC) 사이, 및 제2 싱글 하이트 셀(SHC2)과 더블 하이트 셀(DHC) 사이에 분리 구조체(DB)가 제공될 수 있다. 분리 구조체(DB)에 의해, 더블 하이트 셀(DHC)의 활성 영역은, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역으로부터 전기적으로 분리될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5f는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다. 도 6a는 도 5d의 M-M'선을 따라 자른 평면도이다. 도 6b는 도 5f의 N-N'선을 따라 자른 평면도이다.
도 4 및 도 5a 내지 도 5f를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘-저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
제1 영역(RG1)은 로직 셀 영역일 수 있다. 제1 영역(RG1) 상에 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)이 제공될 수 있다. 각각의 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 본 실시예에 따른 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)은, 도 3의 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)을 보다 구체적으로 나타낸 일 예이다.
프로세서 코어 또는 I/O 단자를 구성하는 트랜지스터들이 배치되는 주변 영역일 수 있다. 다시 말하면, 제2 영역(RG2)은 로직 다이의 코어/페리 영역일 수 있다. 제2 영역(RG2)은, 게이트 길이(즉, 채널 길이)가 상대적으로 긴 롱 게이트 트랜지스터(또는 롱 채널 트랜지스터)를 포함할 수 있다. 제2 영역(RG2)의 트랜지스터는, 제1 영역(RG1)의 트랜지스터에 비해 고전력으로 작동될 수 있다. 예를 들어, 제1 영역(RG1)의 트랜지스터는 single gate(SG) 소자일 수 있고, 제2 영역(RG2)의 트랜지스터는 extra gate(EG) 소자일 수 있다. 이하, 도 4 및 도 5a 내지 도 5d를 참조하여 제1 영역(RG1)의 트랜지스터에 대해 먼저 상세히 설명한다.
기판(100)의 제1 영역(RG1)은, 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다. 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 각각은 활성 영역일 수 있다. 활성 영역들(PR1, PR2, NR1, NR2) 각각은, 제2 방향(D2)으로 연장될 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1)은 각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제공될 수 있다. 제2 활성 패턴(AP2)은 각각의 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)과 소자 분리막(ST) 사이에 라이너 막(OLI)이 개재될 수 있다. 라이너 막(OLI)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 측벽을 직접 덮을 수 있다. 다시 말하면, 라이너 막(OLI)은 트렌치(TR)의 측벽을 직접 덮을 수 있다. 라이너 막(OLI)는 트렌치(TR)의 바닥을 직접 덮을 수 있다. 예를 들어, 라이너 막(OLI)는 실리콘 산화막, 실리콘 질화막 또는 이들의 조합을 포함할 수 있다. 본 발명의 일 실시예로, 라이너 막(OLI)는 소자 분리막(ST)과 동일한 물질을 포함할 수 있고, 이때 라이너 막(OLI)와 소자 분리막(ST) 사이의 경계는 나타나지 않을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다. 도 5a를 다시 참조하여, 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 단면의 형태를 설명한다.
제1 반도체 층(SEL1)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 제1 반도체 층(SEL1)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 제1 반도체 층(SEL1)의 제2 방향(D2)으로의 두께보다 클 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다.
제2 반도체 층(SEL2)은 제1 반도체 층(SEL1)을 제외한 제1 리세스(RS1)의 남은 영역을 채울 수 있다. 제2 반도체 층(SEL2)의 부피는 제1 반도체 층(SEL1)의 부피보다 클 수 있다. 다시 말하면, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제2 반도체 층(SEL2)의 부피의 비는, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제1 반도체 층(SEL1)의 부피의 비보다 클 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2) 각각은 실리콘-저마늄(SiGe)을 포함할 수 있다. 구체적으로, 제1 반도체 층(SEL1)은 상대적으로 저농도의 저마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 저마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 저마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제2 반도체 층(SEL2)은 상대적으로 고농도의 저마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 저마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제2 반도체 층(SEL2)의 저마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 제1 반도체 층(SEL1)에 인접하는 제2 반도체 층(SEL2)은 약 40 at%의 저마늄(Ge) 농도를 갖지만, 제2 반도체 층(SEL2)의 상부는 약 60 at%의 저마늄(Ge) 농도를 가질 수 있다.
제1 및 제2 반도체 층들(SEL1, SEL2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 층(SEL2)의 불순물의 농도(예를 들어, 원자 퍼센트)는 제1 반도체 층(SEL1)의 불순물의 농도보다 클 수 있다.
제1 반도체 층(SEL1)은, 기판(100)과 제2 반도체 층(SEL2) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 제2 반도체 층(SEL2) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우, 채널 저항이 증가할 수 있다. 적층 결함은 제1 리세스(RS1)의 바닥에서 쉽게 발생될 수 있다. 따라서 적층 결함을 방지하기 위해서는, 제1 리세스(RS1)의 바닥에 인접하는 제1 반도체 층(SEL1)의 두께가 상대적으로 큼이 바람직할 수 있다.
제1 반도체 층(SEL1)은, 후술할 희생층들(SAL)을 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)로 교체하는 공정 동안, 제2 반도체 층(SEL2)을 보호할 수 있다. 다시 말하면, 제1 반도체 층(SEL1)은 희생층들(SAL)을 제거하는 식각 물질이 제2 반도체 층(SEL2)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 게이트 전극들(GE1)이 제공될 수 있다. 제1 게이트 전극들(GE1)은 제1 피치에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 제1 게이트 전극들(GE1)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
제1 게이트 전극(GE1)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 5a를 다시 참조하면, PMOSFET 영역(PR) 상의 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 5d를 다시 참조하면, 제1 게이트 전극(GE1)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW1, SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 제1 게이트 전극(GE1)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
대표적으로, 제1 싱글 하이트 셀(SHC1)은 제2 방향(D2)으로 서로 대향하는 제1 경계(BD1) 및 제2 경계(BD2)를 가질 수 있다. 제1 및 제2 경계들(BD1, BD2)은 제1 방향(D1)으로 연장될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 방향(D1)으로 서로 대향하는 제3 경계(BD3) 및 제4 경계(BD4)를 가질 수 있다. 제3 및 제4 경계들(BD3, BD4)은 제2 방향(D2)으로 연장될 수 있다.
제1 커팅 패턴들(CT1)이 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 제2 방향(D2)으로의 경계 상에 배치될 수 있다. 예를 들어, 제1 커팅 패턴들(CT1)이 제1 싱글 하이트 셀(SHC1)의 제3 및 제4 경계들(BD3, BD4) 상에 배치될 수 있다. 제1 커팅 패턴들(CT1)은 제3 경계(BD3)를 따라 상기 제1 피치로 배열될 수 있다. 제1 커팅 패턴들(CT1)은 제4 경계(BD4)를 따라 상기 제1 피치로 배열될 수 있다. 평면적 관점에서, 제3 및 제4 경계들(BD3, BD4) 상의 제1 커팅 패턴들(CT1)은 제1 게이트 전극들(GE1) 상에 각각 중첩되게 배치될 수 있다. 제1 커팅 패턴들(CT1)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
제1 싱글 하이트 셀(SHC1) 상의 제1 게이트 전극(GE1)은, 제2 싱글 하이트 셀(SHC2) 상의 제1 게이트 전극(GE1)과 제1 커팅 패턴(CT1)에 의해 서로 분리될 수 있다. 제1 싱글 하이트 셀(SHC1) 상의 제1 게이트 전극(GE1)과 그와 제1 방향(D1)으로 정렬된 제2 싱글 하이트 셀(SHC2) 상의 제1 게이트 전극(GE1) 사이에 제1 커팅 패턴(CT1)이 개재될 수 있다. 다시 말하면, 제1 방향(D1)으로 연장되는 제1 게이트 전극(GE1)이 제1 커팅 패턴들(CT1)에 의해 복수개의 제1 게이트 전극들(GE1)로 분리될 수 있다.
제1 커팅 패턴(CT1)의 상면은 제1 게이트 전극(GE1)의 상면보다 높을 수 있다. 제1 싱글 하이트 셀(SHC1) 상의 제1 게이트 전극(GE1)의 제1 단(EN1)은, 제1 커팅 패턴(CT1)을 마주볼 수 있다. 예를 들어, 제1 게이트 전극(GE1)의 제1 단(EN1)은 오름부(climbing portion, CLB)를 포함할 수 있다. 오름부(CLB)는 제1 게이트 전극(GE1)의 상면으로부터 제1 커팅 패턴(CT1)의 상면을 향해 경사지게 연장될 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 제1 게이트 전극(GE1)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 제1 게이트 전극(GE1)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 제1 게이트 전극(GE1)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 일 실시예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다. 도 6a에 나타난 바와 같이, 게이트 스페이서(GS)는 제1 스페이서(GS1) 및 제2 스페이서(GS2)를 포함할 수 있다.
제1 게이트 전극(GE1) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 제1 게이트 전극(GE1)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(GE1)과 제1 채널 패턴(CH1) 사이 및 제1 게이트 전극(GE1)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW1, SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 제1 게이트 전극(GE1) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다. 게이트 절연막(GI)은 커팅 패턴(CT)의 측벽을 덮을 수 있다 (도 5d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 저마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 전극(GE1)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 제1 게이트 전극(GE1)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 5b를 다시 참조하면, 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 예를 들어, 한 쌍의 분리 구조체들(DB)은 제1 싱글 하이트 셀(SHC1)의 제1 및 제2 경계들(BD1, BD2) 상에 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 제1 게이트 전극들(GE1)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 제1 게이트 전극(GE1)간의 피치는 상기 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역을 인접하는 다른 셀의 활성 영역으로부터 전기적으로 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 제1 게이트 전극(GE1)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
도 5c를 다시 참조하면, 제1 싱글 하이트 셀(SHC1) 상의 적어도 하나의 활성 콘택(AC)은, 제1 PMOSFET 영역(PR1)의 제1 소스/드레인 패턴(SD1)과 제1 NMOSFET 영역(NR1)의 제2 소스/드레인 패턴(SD2)을 서로 전기적으로 연결할 수 있다. 활성 콘택(AC)은, 제1 NMOSFET 영역(NR1)의 제2 소스/드레인 패턴(SD2)으로부터 제1 PMOSFET 영역(PR1)의 제1 소스/드레인 패턴(SD1)까지 제1 방향(D1)으로 연장될 수 있다. 활성 콘택(AC)은, 제1 소스/드레인 패턴(SD1) 상의 제1 몸체부(BP1) 및 제2 소스/드레인 패턴(SD2) 상의 제2 몸체부(BP2)를 포함할 수 있다. 제1 몸체부(BP1)는 실리사이드 패턴(SC)을 통해 제1 소스/드레인 패턴(SD1)의 상면과 연결될 수 있고, 제2 몸체부(BP2)는 실리사이드 패턴(SC)을 통해 제2 소스/드레인 패턴(SD2)의 상면과 연결될 수 있다. 제1 활성 콘택(AC1)은, 제1 몸체부(BP1) 및 제2 몸체부(BP2) 사이에 개재된 돌출부(PRP)를 더 포함할 수 있다. 돌출부(PRP)는 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 사이의 소자 분리막(ST) 위에 제공될 수 있다.
돌출부(PRP)는, 제1 몸체부(BP1)로부터 제1 소스/드레인 패턴(SD1)의 경사진 측벽을 타고 소자 분리막(ST)을 향해 연장될 수 있다. 돌출부(PRP)는, 제2 몸체부(BP2)로부터 제2 소스/드레인 패턴(SD2)의 경사진 측벽을 타고 소자 분리막(ST)을 향해 연장될 수 있다. 돌출부(PRP)의 바닥면은 제1 몸체부(BP1) 및 제2 몸체부(BP2) 각각의 바닥면보다 더 낮을 수 있다. 돌출부(PRP)의 바닥면은 소자 분리막(ST)보다 더 위에 위치할 수 있다. 다시 말하면, 돌출부(PRP)는 제1 층간 절연막(110)을 사이에 두고 소자 분리막(ST)으로부터 이격될 수 있다.
본 발명의 일 실시예에 따르면, 활성 콘택(AC)은, 제1 몸체부(BP1)를 통해 제1 소스/드레인 패턴(SD1)의 상면과 연결될 뿐만 아니라 돌출부(PRP)를 통해 제1 소스/드레인 패턴(SD1)의 경사진 측벽과도 연결될 수 있다. 다시 말하면, 돌출부(PRP)는 활성 콘택(AC)과 제1 소스/드레인 패턴(SD1)간의 접촉 면적을 증가시킬 수 있다. 따라서 활성 콘택(AC)과 제1 소스/드레인 패턴(SD1)간의 저항이 감소될 수 있다. 마찬가지로, 돌출부(PRP)는 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2)간의 저항을 감소시킬 수 있다. 결과적으로 본 발명의 실시예들에 따른 반도체 소자의 동작 속도가 향상될 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 제1 게이트 전극들(GE1)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 평면적 관점에서, 제1 싱글 하이트 셀(SHC1) 상의 게이트 콘택들(GC)은 제1 PMOSFET 영역(PR1) 상에 중첩되게 배치될 수 있다. 다시 말하면, 제1 싱글 하이트 셀(SHC1) 상의 게이트 콘택들(GC)은 제1 활성 패턴(AP1) 상에 제공될 수 있다 (도 5a 참조).
게이트 콘택(GC)은, 제1 게이트 전극(GE1) 상에서 위치의 제한 없이 자유롭게 배치될 수 있다. 예를 들어, 제2 싱글 하이트 셀(SHC2) 상의 게이트 콘택들(GC)은, 제2 PMOSFET 영역(PR2), 제2 NMOSFET 영역(NR2) 및 트렌치(TR)를 채우는 소자 분리막(ST) 상에 각각 배치될 수 있다 (도 4 참조).
본 발명의 일 실시예로, 도 5a 및 도 5c를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 상부 절연 패턴(UIP)의 바닥면은 게이트 콘택(GC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상면은, 상부 절연 패턴(UIP)에 의해 게이트 콘택(GC)의 바닥면보다 더 낮게 내려올 수 있다. 이로써, 게이트 콘택(GC)이 그와 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 예를 들어, 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 제3 파워 배선(M1_R3) 및 제1 배선들(M1_I)을 포함할 수 있다. 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_R3, M1_I) 각각은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
구체적으로, 제1 및 제2 파워 배선들(M1_R1, M1_R2)은 제1 싱글 하이트 셀(SHC1)의 제3 및 제4 경계들(BD3, BD4) 상에 각각 제공될 수 있다. 제1 파워 배선(M1_R1)은 제3 경계(BD3)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 파워 배선(M1_R2)은 제4 경계(BD4)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 금속 층(M1)의 제1 배선들(M1_I)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 피치는 상기 제1 피치보다 작을 수 있다. 제1 배선들(M1_I) 각각의 선폭은, 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3) 각각의 선폭보다 작을 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_R3, M1_I) 아래에 각각 제공될 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다. 제1 비아(VI1)를 통해 게이트 콘택(GC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다.
제1 금속 층(M1)의 배선과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 복수개의 제2 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 제2 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 배선들(M2_I) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아(VI2)를 통해 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선이 서로 전기적으로 연결될 수 있다. 제2 금속 층(M2)의 배선과 그 아래의 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
도 4, 도 5e 및 도 5f를 참조하여 제2 영역(RG2)의 트랜지스터에 대해 먼저 상세히 설명한다. 제2 영역(RG2)은, 예를 들어, 제3 PMOSFET 영역(PR3) 및 제4 PMOSFET 영역(PR4)을 포함할 수 있다. 각각의 제3 및 제4 PMOSFET 영역들(PR3, PR4) 상에 제3 활성 패턴(AP3)이 제공될 수 있다.
제3 활성 패턴(AP3) 상에 제3 소스/드레인 패턴들(SD3)이 제공될 수 있다. 제3 소스/드레인 패턴들(SD3)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제3 소스/드레인 패턴들(SD3) 사이에 제3 채널 패턴(CH3)이 개재될 수 있다. 제3 채널 패턴(CH3)의 제2 방향(D2)으로의 폭은, 앞서 설명한 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 폭보다 클 수 있다. 제3 채널 패턴(CH3)은 서로 이격되어 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있다.
제3 활성 패턴(AP3)을 가로지르며 제1 방향(D1)으로 연장되는 제2 게이트 전극(GE2)이 제공될 수 있다. 제2 게이트 전극(GE2)의 제2 방향(D2)으로의 폭은, 앞서 설명한 제1 영역(RG1) 상의 제1 게이트 전극(GE1)의 폭보다 클 수 있다. 제2 게이트 전극(GE2)과 제3 채널 패턴(CH3) 사이에 게이트 절연막(GI)이 개재될 수 있다.
제2 커팅 패턴(CT2)이 제2 게이트 전극(GE2) 상에 배치될 수 있다. 평면적 관점에서, 제2 커팅 패턴(CT2)은 제3 PMOSFET 영역(PR3) 및 제4 PMOSFET 영역(PR4) 사이에 제공될 수 있다. 제2 커팅 패턴(CT2)은 제3 PMOSFET 영역(PR3) 상의 제2 게이트 전극(GE2)과 제4 PMOSFET 영역(PR4) 상의 제2 게이트 전극(GE2)을 서로 분리할 수 있다.
제2 커팅 패턴(CT2)의 상면은 제2 게이트 전극(GE2)의 상면보다 높을 수 있다. 제3 PMOSFET 영역(PR3) 상의 제2 게이트 전극(GE2)의 제1 단(EN1)은, 제2 커팅 패턴(CT2)을 마주볼 수 있다. 예를 들어, 제2 게이트 전극(GE2)의 제1 단(EN1) 역시 오름부(CLB)를 포함할 수 있다.
이하, 도 4, 도 6a 및 도 6b를 참조하여 제1 커팅 패턴(CT1) 및 제2 커팅 패턴(CT2)의 평면적 형태에 대해 보다 상세히 설명한다. 도 5d의 M-M'선은 최상부의 반도체 패턴, 즉 제3 반도체 패턴(SP3)보다 높은 레벨에 위치할 수 있다. 즉, 도 6a는 제3 반도체 패턴(SP3)보다 높은 레벨에서의 제1 게이트 전극(GE1)의 제4 부분(PO4)의 평면적 형태를 나타낸 것이다.
도 4 및 도 6a를 참조하면, 제1 영역(RG1) 상의 제1 게이트 전극(GE1)은, 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 제1 영역(RG1) 상의 제1 커팅 패턴(CT1)은, 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
제1 커팅 패턴(CT1)의 측벽(SIW1)은 볼록한 프로파일을 가질 수 있다. 이로써, 제1 커팅 패턴(CT1)의 제2 폭(W2)은 제1 방향(D1)에 따라 변화할 수 있다. 제1 커팅 패턴(CT1)의 제2 폭(W2)은, 제1 게이트 전극(GE1)의 제1 단(EN1)에서 제1 게이트 전극(GE1)의 제2 단(EN2)을 향해 제1 방향(D1)으로 갈수록 증가했다가 최대 값에 도달하고 다시 감소할 수 있다.
제1 커팅 패턴(CT1)은 제1 게이트 전극(GE1)의 제1 단(EN1)에 인접하는 제1 부분(PA1), 제1 게이트 전극(GE1)의 제2 단(EN2)에 인접하는 제2 부분(PA2) 및 제1 부분(PA1)과 제2 부분(PA2) 사이에 개재된 제3 부분(PA3)을 포함할 수 있다. 제3 부분(PA3)의 폭(W2_b)은 제1 커팅 패턴(CT1)의 최대 폭일 수 있다. 제3 부분(PA3)의 폭(W2_b)은, 제1 부분(PA1)의 폭(W2_a)보다 클 수 있고, 제2 부분(PA2)의 폭(W2_b)보다 클 수 있다.
제1 게이트 전극(GE1) 및 제1 커팅 패턴(CT1) 각각의 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 게이트 스페이서(GS)는 제1 스페이서(GS1) 및 제1 스페이서(GS1) 상의 제2 스페이서(GS2)를 포함할 수 있다. 제1 스페이서(GS1) 및 제2 스페이서(GS2) 각각은 Si 함유 절연 물질을 포함할 수 있다. 구체적으로, 제1 스페이서(GS1)는 Si를 함유하는 저유전 물질, 예를 들어 SiCON을 포함할 수 있다. 제2 스페이서(GS2)는 식각 내성이 우수한 Si 함유 절연 물질, 예를 들어 SiN을 포함할 수 있다. 게이트 스페이서(GS)는 제1 방향(D1)으로 연장되는 라인 형태를 가지나, 제1 커팅 패턴(CT1)의 측벽(SIW1) 상에서 볼록하게 휘어질 수 있다.
본 발명의 비교예로, 제1 커팅 패턴(CT1)의 폭이 제1 게이트 전극(GE1)의 폭과 실질적으로 동일할 경우, 공정 미세화로 인해 제1 커팅 패턴(CT1)의 폭은 상대적으로 매우 작을 수 있다 (예를 들어, 20 nm보다 작음). 제1 커팅 패턴(CT1)의 폭이 상대적으로 작을 경우, 제1 커팅 패턴(CT1)이 제1 게이트 전극(GE1)을 완전히 관통하지 못할 수 있다. 이로써, 제1 싱글 하이트 셀(SHC1) 상의 제1 게이트 전극(GE1)과 제2 싱글 하이트 셀(SHC2) 상의 제1 게이트 전극(GE1)이 서로 연결되는 쇼트 불량이 발생할 수 있다.
본 실시예에 따른 제1 커팅 패턴(CT1)은, 그의 폭(W2)이 인접하는 제1 게이트 전극(GE1)의 폭(W1)보다 크게 형성될 수 있다. 제1 커팅 패턴(CT1)의 폭을 상대적으로 증가시킴으로써, 제1 커팅 패턴(CT1)이 제1 게이트 전극(GE1)을 완전히 관통할 수 있다. 본 실시예에 따른 제1 커팅 패턴(CT1)은, 제1 싱글 하이트 셀(SHC1) 상의 제1 게이트 전극(GE1)과 제2 싱글 하이트 셀(SHC2) 상의 제1 게이트 전극(GE1)을 서로 완전히 분리시킬 수 있다. 이로써 상술한 쇼트 불량을 방지하고 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 5f의 N-N'선은 최상부의 반도체 패턴, 즉 제3 반도체 패턴(SP3)보다 높은 레벨에 위치할 수 있다. 즉, 도 6b는 제3 반도체 패턴(SP3)보다 높은 레벨에서의 제2 게이트 전극(GE2)의 제4 부분(PO4)의 평면적 형태를 나타낸 것이다.
도 4 및 도 6b를 참조하면, 제2 영역(RG2) 상의 제2 게이트 전극(GE2)은, 제2 방향(D2)으로 제3 폭(W3)을 가질 수 있다. 제2 영역(RG2) 상의 제2 커팅 패턴(CT2)은, 제2 방향(D2)으로 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 작을 수 있다.
제2 커팅 패턴(CT2)의 측벽(SIW2)은 오목한 프로파일을 가질 수 있다. 제2 커팅 패턴(CT2)의 측벽(SIW2)은 앞서 도 6a를 참조하여 설명한 제1 커팅 패턴(CT1)의 측벽(SIW1)과 반대되는 프로파일을 가질 수 있다. 제2 커팅 패턴(CT2)의 제4 폭(W4)은 제1 방향(D1)에 따라 변화할 수 있다.
제2 커팅 패턴(CT2)의 폭(W4)은, 제2 게이트 전극(GE2)의 제1 단(EN1)에서 제2 게이트 전극(GE2)의 제2 단(EN2)을 향해 제1 방향(D1)으로 갈수록 감소했다가 최소 값에 도달하고 다시 증가할 수 있다. 제2 커팅 패턴(CT2)은 제2 게이트 전극(GE2)의 제1 단(EN1)에 인접하는 제1 부분(PA1), 제2 게이트 전극(GE2)의 제2 단(EN2)에 인접하는 제2 부분(PA2) 및 제1 부분(PA1)과 제2 부분(PA2) 사이에 개재된 제3 부분(PA3)을 포함할 수 있다. 제3 부분(PA3)의 폭(W4_b)은 제2 커팅 패턴(CT2)의 최소 폭일 수 있다. 제3 부분(PA3)의 폭(W4_b)은, 제1 부분(PA1)의 폭(W4_a)보다 작을 수 있고, 제2 부분(PA2)의 폭(W4_b)보다 작을 수 있다.
제2 게이트 전극(GE2) 및 제2 커팅 패턴(CT2) 각각의 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 게이트 스페이서(GS)는 제1 스페이서(GS1) 및 제1 스페이서(GS1) 상의 제2 스페이서(GS2)를 포함할 수 있다. 게이트 스페이서(GS)는 제1 방향(D1)으로 연장되는 라인 형태를 가지나, 제2 커팅 패턴(CT2)의 측벽(SIW2) 상에서 오목하게 휘어질 수 있다.
본 발명의 비교예로, 제2 커팅 패턴(CT2)의 폭이 제2 게이트 전극(GE2)의 폭과 실질적으로 동일할 경우, 제2 커팅 패턴(CT2)의 폭이 상대적으로 커질 수 있다 (예를 들어, 80 nm보다 큼). 제2 커팅 패턴(CT2)의 폭이 상대적으로 커질 경우, 제2 커팅 패턴(CT2)의 하부 측벽 상에 게이트 금속 물질이 잔류할 수 있다. 이로써 제3 PMOSFET 영역(PR3) 상의 제2 게이트 전극(GE2)과 제4 PMOSFET 영역(PR4) 상의 제2 게이트 전극(GE2)이 서로 연결되는 쇼트 불량이 발생할 수 있다.
본 실시예에 따른 제2 커팅 패턴(CT2)은, 그의 폭(W4)이 인접하는 제2 게이트 전극(GE2)의 폭(W3)보다 작게 형성될 수 있다. 제2 커팅 패턴(CT2)의 폭을 상대적으로 감소시킴으로써, 제2 커팅 패턴(CT2)의 하부 측벽 상에 금속 물질이 잔류하는 것을 방지할 수 있다. 이로써 상술한 쇼트 불량을 방지하고 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 7 및 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 8a 및 도 10a는 각각 도 7 및 도 9의 A-A'선에 따른 단면도들이다. 도 8b 및 도 10b는 각각 도 7 및 도 9의 B-B'선에 따른 단면도들이다. 도 8c 및 도 10c는 각각 도 7 및 도 9의 C-C'선에 따른 단면도들이다. 도 8d 및 도 10d는 각각 도 7 및 도 9의 D-D'선에 따른 단면도들이다.
도 7 및 도 8a 내지 도 8b를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 제1 영역(RG1)은 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다. 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)은 제1 싱글 하이트 셀(SHC1)을 정의할 수 있고, 및 제2 NMOSFET 영역(NR2) 및 제2 PMOSFET 영역(PR2)은 제2 싱글 하이트 셀(SHC2)을 정의할 수 있다. 제1 영역(RG1)은 로직 셀 영역일 수 있다. 제2 영역(RG2)은 제3 PMOSFET 영역(PR3) 및 제4 PMOSFET 영역(PR4)을 포함할 수 있다. 제2 영역(RG2)은 코어/페리 영역일 수 있다.
기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 희생층들(SAL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 활성층들(ACL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 다른 하나를 포함할 수 있다.
예를 들어, 희생층들(SAL)은 실리콘-저마늄(SiGe)을 포함할 수 있고, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있다. 희생층들(SAL) 각각의 저마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 제1 영역(RG1) 및 제2 영역(RG2)을 패터닝하여, 제1 내지 제3 활성 패턴들(AP1-AP3)을 정의하는 트렌치들(TR)이 형성될 수 있다. 각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제1 활성 패턴들(AP1)이 형성될 수 있다. 각각의 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 각각의 제3 및 제4 PMOSFET 영역들(PR3, PR4) 상에 제3 활성 패턴들(AP3)이 형성될 수 있다.
각각의 제1 내지 제3 활성 패턴들(AP1-AP3) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)을 포함할 수 있다. 적층 패턴(STP)은, 상기 패터닝 공정 동안, 제1 내지 제3 활성 패턴들(AP1-AP3) 중 그에 대응하는 하나와 함께 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 내지 제3 활성 패턴들(AP1-AP3) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
제1 영역(RG1) 상에, 제1 및 제2 활성 패턴들(AP1, AP2) 상의 적층 패턴들(STP)을 가로지르는 제1 희생 패턴들(PP1)이 형성될 수 있다. 제2 영역(RG2) 상에, 제3 활성 패턴(AP3) 상의 적층 패턴(STP)을 가로지르는 제2 희생 패턴들(PP2)이 형성될 수 있다. 제1 희생 패턴들(PP1) 및 제2 희생 패턴들(PP2)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 제1 희생 패턴(PP1)의 폭은, 제2 희생 패턴(PP2)의 폭보다 작게 형성될 수 있다.
구체적으로 제1 및 제2 희생 패턴들(PP1, PP2)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 및 제2 희생 패턴들(PP1, PP2)을 정의하는 하드 마스크 패턴들(MP)은, 극자외선(Extreme Ultraviolet, EUV)을 이용한 리소그래피(Lithography) 공정으로 형성될 수 있다. 본 명세서에서, EUV는 4 nm 내지 124 nm의 파장을, 상세하게는 4 nm 내지 20 nm의 파장을, 더욱 상세하게는 13.5 nm의 파장을 갖는 자외선을 의미할 수 있다. EUV는 6.21 eV 내지 124eV, 상세하게 90eV 내지 95eV의 에너지를 갖는 빛을 의미할 수 있다.
EUV를 이용한 리소그래피 공정은, 포토레지스트막 상에 조사되는 EUV를 이용한 노광 및 현상 공정을 포함할 수 있다. 일 예로, 상기 포토레지스트막은 폴리하이드록시스티렌(Polyhydroxystyrene)과 같은 유기 고분자를 함유하는 유기 포토레지스트일 수 있다. 상기 유기 포토레지스트는 EUV에 반응하는 감광성 화합물(photosensitive compound)을 더 포함할 수 있다. 상기 유기 포토레지스트는 EUV 흡수율이 높은 물질, 예를 들어, 유기 금속 물질(Organometallic material), 아이오딘 함유 물질(Iodine-containing material) 또는 불소 함유 물질(Fluorine-containing material)을 추가로 포함할 수 있다. 다른 예로, 상기 포토레지스트막은 주석 산화물(tin oxide)과 같은 무기 물질을 함유하는 무기 포토레지스트일 수 있다.
상기 포토레지스트막은 비교적 얇은 두께로 형성될 수 있다. EUV에 노광된 포토레지스트막을 현상하여 포토레지스트 패턴들이 형성될 수 있다. 평면적 관점에서, 포토레지스트 패턴들은, 일 방향으로 연장된 라인 형태, 아일랜드 형태, 지그재그 형태, 벌집(honeycomb) 형태, 또는 원 형태를 가질 수 있으나, 이러한 예들에 제한되는 것은 아니다.
상기 포토레지스트 패턴들을 식각 마스크로 그들 아래에 적층된 하나 이상의 마스크 층들을 패터닝하여, 상술한 하드 마스크 패턴들(MP)이 형성될 수 있다. 하드 마스크 패턴들(MP)을 식각 마스크로 타겟 층인 상기 희생막을 패터닝하여, 웨이퍼 상에 목적하는 패턴들, 즉 제1 및 제2 희생 패턴들(PP1, PP2)이 형성될 수 있다.
본 발명의 비교예로, 미세 피치를 갖는 패턴들을 웨이퍼 상에 형성하기 위해서는 두 개 이상의 포토 마스크들을 이용하는 멀티 패터닝 기술(MPT: Multi Patterning Technique)이 필요하다. 반면 본 발명의 실시예에 따른 EUV 리소그래피 공정을 수행할 경우, 한 장의 포토 마스크로도 미세 피치를 갖는 제1 및 제2 희생 패턴들(PP1, PP2)을 형성할 수 있다.
예를 들어, 본 실시예의 EUV 리소그래피 공정으로 구현되는 제1 및 제2 희생 패턴들(PP1, PP2) 사이의 최소 피치는 45nm 이하일 수 있다. 즉, EUV 리소그래피 공정을 수행함에 따라, 멀티 패터닝 기술 없이도 정교하고 미세한 제1 및 제2 희생 패턴들(PP1, PP2)을 구현할 수 있다.
본 실시예에 따르면, EUV 리소그래피를 통해 제1 및 제2 희생 패턴들(PP1, PP2)의 형태를 자유롭게 구현할 수 있다. 예를 들어, 제1 희생 패턴(PP1)은 일정한 선폭(W1)을 갖다가 제1 부분에서 제2 폭(W2)으로 선폭이 증가할 수 있다. 상기 제1 부분은 활성 영역(PR1, PR2, NR1, NR2)과 중첩되지 않을 수 있다. 상기 제1 부분은, 후속으로 제1 커팅 패턴(CT1)이 형성될 영역일 수 있다. 예를 들어, 제2 희생 패턴(PP2)은 일정한 선폭(W3)을 갖다가 제2 부분에서 제4 폭(W4)으로 선폭이 감소할 수 있다. 상기 제2 부분은 활성 영역(PR3, PR4)과 중첩되지 않을 수 있다. 상기 제2 부분은, 후속으로 제2 커팅 패턴(CT2)이 형성될 영역일 수 있다.
반면 상술한 멀티 패터닝 기술(MPT)에 따른 비교예는, 본 실시예와 달리 제1 및 제2 희생 패턴들(PP1, PP2)의 형태를 자유롭게 구현하기 어렵다. 따라서, 본 실시예와는 달리 비교예는 제1 및 제2 희생 패턴들(PP1, PP2) 각각에 일시적으로 선폭이 증가하거나 감소하는 부분을 형성하기 어렵다.
본 발명의 실시예들에 따르면, 상술한 EUV를 이용한 리소그래피 공정은 제1 및 제2 희생 패턴들(PP1, PP2)뿐만 아니라 앞서 설명한 제1 내지 제3 활성 패턴들(AP1-AP3)을 형성하기 위한 패터닝 공정에서도 이용될 수 있으며, 특별히 제한되는 것은 아니다.
제1 및 제2 희생 패턴들(PP1, PP2) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 도 6a 및 도 6b에 나타난 바와 같이, 게이트 스페이서(GS)를 형성하는 것은, 제1 스페이서(GS1) 및 제2 스페이서(GS2)를 형성하는 것을 포함할 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 내지 제3 활성 패턴들(AP1-AP3) 상에 각각 제1 내지 제3 소스/드레인 패턴들(SD1-SD3)이 형성될 수 있다. 예를 들어, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 제1 희생 패턴(PP1)의 양측에 각각 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스들(RS1)을 형성할 수 있다. 적층 패턴(STP)의 활성층들(ACL)로부터, 서로 인접하는 제1 리세스들(RS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 형성될 수 있다. 서로 인접하는 제1 리세스들(RS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다.
적층 패턴(STP)의 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 제1 반도체 층(SEL1)이 형성될 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 반도체 층(SEL1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제1 반도체 층(SEL1)은 상대적으로 저농도의 저마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 저마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 저마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제1 반도체 층(SEL1) 상에 제2 SEG 공정을 수행하여, 제2 반도체 층(SEL2)이 형성될 수 있다. 제2 반도체 층(SEL2)은 제1 리세스(RS1)를 완전히 채우도록 형성될 수 있다. 제2 반도체 층(SEL2)은 상대적으로 고농도의 저마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 저마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2)은 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 상기 제1 및 제2 SEG 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상의 적층 패턴(STP) 내에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다 (도 5b 및 도 5c 참조). 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 제1 희생 패턴(PP1)의 양측에 각각 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)을 형성하는 것은, 상술한 제1 소스/드레인 패턴들(SD1)을 형성하는 것과 유사할 수 있다.
제3 활성 패턴(AP3) 상의 적층 패턴(STP) 내에 제3 소스/드레인 패턴들(SD3)이 형성될 수 있다. 한 쌍의 제3 소스/드레인 패턴들(SD3)은, 제2 희생 패턴(PP2)의 양측에 각각 형성될 수 있다. 제3 소스/드레인 패턴들(SD3)을 형성하는 것은, 상술한 제1 소스/드레인 패턴들(SD1)을 형성하는 것과 유사할 수 있다.
제1 내지 제3 소스/드레인 패턴들(SD1-SD3), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 희생 패턴들(PP1, PP2)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 제1 및 제2 희생 패턴들(PP1, PP2)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
제1 영역(RG1) 상에, 제1 커팅 패턴들(CT1)이 형성될 영역을 노출하는 제1 마스크 막(CTM1)이 형성될 수 있다. 제2 영역(RG2) 상에, 제2 커팅 패턴들(CT2)이 형성될 영역을 노출하는 제2 마스크 막(CTM2)이 형성될 수 있다. 제1 및 제2 마스크 막들(CTM2, CTM2)은 포토 리소그래피 공정으로 형성될 수 있다. 일 실시예로, 제1 및 제2 마스크 막들(CTM2, CTM2)은 함께 형성될 수 있다.
제1 마스크 막(CTM1)에 의해 노출된 제1 희생 패턴(PP1)의 제1 부분을 제1 커팅 패턴(CT1)으로 교체할 수 있다. 구체적으로 제1 커팅 패턴(CT1)을 형성하는 것은, 제1 마스크 막(CTM1)에 의해 노출된 제1 희생 패턴(PP1)의 상기 제1 부분을 선택적으로 식각하는 것, 및 상기 제1 부분이 제거된 영역에 절연 물질을 채우는 것을 포함할 수 있다. 상기 제1 부분은, 제1 희생 패턴(PP1)의 선폭(W1)보다 큰 폭(W2)을 갖는 부분일 수 있다. 따라서 제1 커팅 패턴(CT1)은 제1 희생 패턴(PP1)의 선폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
본 발명의 비교예에 따르면, 상기 제1 부분의 폭이 제1 희생 패턴(PP1)의 선폭(W1)과 동일할 경우, 상기 제1 부분을 제거하는 이방성 식각 공정 동안, 상기 제1 부분이 완전히 제거되지 않는 공정 불량이 발생할 수 있다.
반면 본 실시예에 따르면, 상기 제1 부분은 제1 희생 패턴(PP1)의 선폭(W1)보다 커진 제2 폭(W2)을 가질 수 있다. 이로써 상기 제1 부분을 제거하는 이방성 식각 공정 동안, 상기 제1 부분이 완전히 제거될 수 있다. 결과적으로 본 실시예에 따른 제조 방법은 반도체 소자의 신뢰성을 향상시킬 수 있다.
제2 마스크 막(CTM2)에 의해 노출된 제2 희생 패턴(PP2)의 제2 부분을 제2 커팅 패턴(CT2)으로 교체할 수 있다. 구체적으로 제2 커팅 패턴(CT2)을 형성하는 것은, 제2 마스크 막(CTM2)에 의해 노출된 제2 희생 패턴(PP2)의 상기 제2 부분을 선택적으로 식각하는 것, 및 상기 제2 부분이 제거된 영역에 절연 물질을 채우는 것을 포함할 수 있다. 상기 제2 부분은, 제2 희생 패턴(PP2)의 선폭(W3)보다 작은 폭(W4)을 갖는 부분일 수 있다. 따라서 제2 커팅 패턴(CT2)은 제2 희생 패턴(PP2)의 선폭(W3)보다 작은 제4 폭(W4)을 가질 수 있다.
본 발명의 비교예에 따르면, 상기 제2 부분의 폭이 제2 희생 패턴(PP2)의 선폭(W3)과 동일할 경우, 상기 제2 부분의 단면이 테이퍼진 사다리꼴 형태를 가질 수 있다. 따라서 상기 제2 부분을 제거하는 이방성 식각 공정 동안, 상기 제2 부분의 하부가 완전히 제거되지 않는 공정 불량이 발생할 수 있다.
반면 본 실시예에 따르면, 상기 제2 부분은 제2 희생 패턴(PP2)의 선폭(W3)보다 작아진 제4 폭(W4)을 가질 수 있다. 상기 제2 부분의 단면은 직사각형 형태를 가질 수 있고, 결과적으로 상기 제2 부분이 완전히 제거될 수 있다. 본 실시예에 따른 제조 방법은 반도체 소자의 신뢰성을 향상시킬 수 있다.
후속으로 도 4 및 도 5a 내지 도 5f를 다시 참조하면, 제1 및 제2 희생 패턴들(PP1, PP2)이 선택적으로 제거될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)이 제거됨으로써, 적층 패턴(STP)의 희생층들(SAL)이 노출될 수 있다. 노출된 희생층들(SAL)이 선택적으로 제거될 수 있다.
제1 및 제2 희생 패턴들(PP1, PP2)이 제거된 빈 공간들 내에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 제1 희생 패턴(PP1)이 제거된 빈 공간 내에 금속 물질을 채워 제1 게이트 전극(GE1)이 형성될 수 있다. 제2 희생 패턴(PP2)이 제거된 빈 공간 내에 금속 물질을 채워 제2 게이트 전극(GE2)이 형성될 수 있다. 각각의 제1 및 제2 게이트 전극들(GE1, GE2) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 내지 제3 소스/드레인 패턴들(SD1, SD2, SD3)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 제1 및 제2 게이트 전극들(GE1, GE2)과 전기적으로 연결되는 게이트 콘택들(GC)이 형성될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 금속 층(M1) 및/또는 제2 금속 층(M2) 내의 배선들(M1_I 및/또는 M2_I)을 형성하는 것은, EUV를 이용한 리소그래피 공정을 포함할 수 있다. 배선 형성 공정, 즉 BEOL 공정에 사용되는 EUV 리소그래피에 관한 상세한 설명은, 앞서 제1 및 제2 희생 패턴들(PP1, PP2)을 형성하는 방법에서 설명한 것과 실질적으로 동일할 수 있다. 예를 들어, 본 실시예의 EUV 리소그래피 공정으로 구현되는 제1 배선들(M1_I) 사이의 최소 피치는 45nm 이하일 수 있다.
도 11 및 도 12 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4 및 도 5a 내지 도 5f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4 및 도 11을 참조하면, 제1 커팅 패턴(CT1)과 제1 채널 패턴(CH1) 사이에 잔류 패턴(RPP)이 개재될 수 있다. 제1 커팅 패턴(CT1)과 제2 채널 패턴(CH2) 사이에도 잔류 패턴(RPP)이 개재될 수 있다. 잔류 패턴(RPP)은 폴리실리콘, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다. 일 실시예로, 채널 패턴(CH1 or CH2)과 인접하는 잔류 패턴(RPP)의 제1 부분은 폴리실리콘을 포함할 수 있고, 제1 커팅 패턴(CT1)과 인접하는 잔류 패턴(RPP)의 제2 부분은 실리콘 산화물을 포함할 수 있다.
대표적으로, 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은, 상면(TS), 제1 측벽(SW1), 제1 측벽(SW1)에 대향하는 제2 측벽(SW2) 및 바닥면(BS)을 포함할 수 있다. 제2 측벽(SW2)은 반도체 패턴의 최외곽 측벽일 수 있다. 제1 게이트 전극(GE1)은 상면(TS), 제1 측벽(SW1) 및 바닥면(BS)을 커버할 수 있다. 제1 게이트 전극(GE1)은 제2 측벽(SW2)을 커버하지 않고 이를 노출할 수 있다.
상면(TS), 바닥면(BS) 및 제1 측벽(SW1)은 게이트 절연막(GI)에 의해 덮일 수 있다. 상면(TS), 바닥면(BS) 및 제1 측벽(SW1)은 게이트 절연막(GI)을 사이에 두고 제1 게이트 전극(GE1)을 마주볼 수 있다. 제2 측벽(SW2)은 게이트 절연막(GI)에 의해 덮이지 않을 수 있다. 제2 측벽(SW2)은 잔류 패턴(RPP)에 의해 덮일 수 있다.
잔류 패턴(RPP)의 일 측벽은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 중 적어도 하나와 직접 접촉할 수 있고, 잔류 패턴(RPP)의 반대 측벽은 제1 커팅 패턴(CT1)과 직접 접촉할 수 있다. 잔류 패턴(RPP)의 상기 일 측벽 중 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 접촉하지 않는 부분은 게이트 절연막(GI)에 의해 덮일 수 있다.
제1 싱글 하이트 셀(SHC1) 상의 제1 게이트 전극(GE1)은, 그의 상부에 제1 연장부(EXP1), 제2 연장부(EXP2) 및 이들 사이의 메인부(MIP)를 포함할 수 있다. 제1 및 제2 연장부들(EXP1, EXP2) 각각은 잔류 패턴(RPP) 상에 제공되어 이와 수직적으로 중첩될 수 있다. 제1 및 제2 연장부들(EXP1, EXP2) 각각은 게이트 절연막(GI)을 사이에 두고 제1 커팅 패턴(CT1)에 인접할 수 있다.
메인부(MIP)는, 제1 게이트 전극(GE1) 중 실제 제1 채널 패턴(CH1)과 제2 채널 패턴(CH2)을 커버하는 부분일 수 있다. 메인부(MIP)는 제1 방향(D1)으로 제1 길이(L1)를 가질 수 있다. 제1 길이(L1)는, 제1 커팅 패턴(CT1)에서 반대편의 제1 커팅 패턴(CT1)까지의 거리인 제2 길이(L2)보다 작을 수 있다. 본 발명의 실시예들에 따르면, 잔류 패턴들(RPP)에 의해 제1 게이트 전극(GE1)의 메인부(MIP)의 길이(즉, L1)가 제1 게이트 전극(GE1)의 최대 길이(즉, L2)보다 작아질 수 있다.
앞서 설명한 바와 같이, 본 실시예에 따른 반도체 소자의 제1 게이트 전극(GE1)은 상대적으로 작은 제1 길이(L1)를 가질 수 있다. 게이트 전극(GE)의 길이가 줄어들면서 제1 게이트 전극(GE1)의 부피가 감소할 수 있다. 결과적으로, 제1 게이트 전극(GE1)과 그에 인접하는 활성 콘택(AC)간의 기생 캐패시턴스가 줄어들 수 있다. 또한 제1 게이트 전극(GE1)과 그에 인접하는 제1 및 제2 소스/드레인 패턴들(SD1, SD2)간의 기생 캐패시턴스가 줄어들 수 있다. 기생 캐패시턴스가 줄어들면서 반도체 소자의 동작 속도가 향상되고 전기적 특성이 향상될 수 있다.
본 실시예에 따른 제1 및 제2 채널 패턴들(CH1, CH2) 각각은 매우 얇은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3, 즉 나노시트)로 구성되기 때문에, 얇은 바디(thin body) 구조를 가질 수 있다. 본 실시예에 따른 반도체 소자는, 완전 공핍(Fully Depleted) 소자 특성을 가질 수 있다. 도 11과 같이 본 실시예의 제1 게이트 전극(GE1)이 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 제2 측벽(SW2)을 커버하지 못하더라도, 소스-드레인간의 펀치-스루(punch-through)의 문제가 발생하지 않을 수 있다. 즉, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 정상적인 트랜지스터의 바디로 동작할 수 있다.
도 4 및 도 12를 참조하면, 앞서 도 5d를 참조하여 설명한 것과 달리, 본 실시예에 따른 제1 게이트 전극(GE1)에는 오름부(CLB)가 생략될 수 있다. 나아가 게이트 절연막(GI)이 제1 커팅 패턴(CT1)의 측벽을 덮지 않을 수 있다. 도 5d에 나타난 제1 커팅 패턴(CT1)은, 앞서 도 10b를 참조하여 설명한 것처럼 제1 희생 패턴(PP1)의 일 부분을 제1 커팅 패턴(CT1)으로 교체함으로써 형성된 것일 수 있다. 반면 본 실시예에 따른 제1 커팅 패턴(CT1)은, 게이트 절연막(GI) 및 제1 게이트 전극(GE1)을 형성한 이후, 제1 게이트 전극(GE1)의 일 부분을 제1 커팅 패턴(CT1)으로 교체함으로써 형성된 것일 수 있다.
도 13 및 도 14 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 5d의 M-M'선을 따라 자른 평면도이다. 본 실시예에서는, 앞서 도 6a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4 및 도 13을 참조하면, 제1 커팅 패턴(CT1)의 제1 방향(D1)으로의 폭은 도 6a의 제1 커팅 패턴(CT1)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 제1 게이트 전극(GE1)의 제1 단(EN1)은, 제1 게이트 전극(GE1)의 선폭(W1)보다 큰 폭(W1_a)을 가질 수 있다. 제1 게이트 전극(GE1)의 제2 단(EN2)은, 제1 게이트 전극(GE1)의 선폭(W1)보다 큰 폭(W1_b)을 가질 수 있다. 다시 말하면, 제1 게이트 전극(GE1)은, 그의 폭이 제1 커팅 패턴(CT1)에 가까워질수록 커지는 프로파일을 가질 수 있다.
도 4 및 도 14를 참조하면, 제1 커팅 패턴(CT1)은 도 6a의 제1 커팅 패턴(CT1)에 비해 제1 방향(D1)으로 오프셋된 형태로 형성될 수 있다. 이로써, 제1 게이트 전극(GE1)의 제1 단(EN1)은, 제1 게이트 전극(GE1)의 선폭(W1)보다 큰 폭(W1_a)을 가질 수 있다. 제1 게이트 전극(GE1)의 제2 단(EN2)은, 제1 게이트 전극(GE1)의 선폭(W1)과 동일한 폭(W1_b)을 가질 수 있다. 제1 단(EN1)의 폭(W1_a)은 제2 단(EN2)의 폭(W1_b)보다 클 수 있다.
도 15a 내지 도 15d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4 및 도 15a 내지 도 15d를 참조하면, 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1)은 PMOSFET 영역(PR1, PR2) 상에 정의될 수 있고, 제2 활성 패턴(AP2)은 NMOSFET 영역(NR1, NR2) 상에 정의될 수 있다.
소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부의 측벽을 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 돌출될 수 있다 (도 15d 참조).
제1 활성 패턴(AP1)은 그의 상부에 제1 소스/드레인 패턴들(SD1) 및 이들 사이의 제1 채널 패턴(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 그의 상부에 제2 소스/드레인 패턴들(SD2) 및 이들 사이의 제2 채널 패턴(CH2)을 포함할 수 있다.
도 15d를 다시 참조하면, 제1 및 제2 채널 패턴들(CH1, CH2) 각각은, 앞서 도 5a 내지 도 5d를 참조하여 설명한 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함하지 않을 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2) 각각은 소자 분리막(ST) 위로 돌출된 하나의 반도체 기둥 형태를 가질 수 있다.
제1 게이트 전극(GE1)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 제1 게이트 전극(GE1)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 활성 콘택들(AC) 및 게이트 콘택들(GC)에 대한 상세한 설명은, 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 15d에 나타난 제1 커팅 패턴(CT1)의 평면도는 도 6a와 실질적으로 동일할 수 있다. 즉, 본 실시예에 따른 제1 커팅 패턴(CT1)은, 제1 게이트 전극(GE1)의 선폭보다 더 큰 폭을 갖도록 형성될 수 있다. 이로써 반도체 소자의 신뢰성이 향상될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상의 제1 활성 패턴 및 상기 제2 영역 상의 제2 활성 패턴;
    상기 제1 활성 패턴 상의 제1 게이트 전극 및 상기 제2 활성 패턴 상의 제2 게이트 전극; 및
    상기 제1 게이트 전극을 관통하는 제1 커팅 패턴 및 상기 제2 게이트 전극을 관통하는 제2 커팅 패턴을 포함하되,
    상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 작고,
    상기 제1 커팅 패턴의 폭은 상기 제1 게이트 전극의 상기 폭보다 크고,
    상기 제2 커팅 패턴의 폭은 상기 제2 게이트 전극의 상기 폭보다 작은 반도체 소자.
  2. 제1항에 있어서,
    평면적 관점에서:
    상기 제1 커팅 패턴의 측벽은 볼록한 프로파일을 갖고,
    상기 제2 커팅 패턴의 측벽은 오목한 프로파일을 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 게이트 전극의 측벽 상의 제1 게이트 스페이서; 및
    상기 제2 게이트 전극의 측벽 상의 제2 게이트 스페이서를 더 포함하되,
    상기 제1 게이트 스페이서는 상기 제1 커팅 패턴의 상기 측벽을 따라 볼록하게 휘어지고,
    상기 제2 게이트 스페이서는 상기 제2 커팅 패턴의 상기 측벽을 따라 오목하게 휘어지는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 커팅 패턴은, 상기 제1 게이트 전극의 제1 단과 제2 단 사이에 개재되고,
    상기 제1 커팅 패턴의 상기 폭은, 상기 제1 단에서 상기 제2 단으로 갈수록 증가하다가 최대값에 도달하고 다시 감소하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 단의 폭은 상기 제2 단의 폭보다 큰 반도체 소자.
  6. 제4항에 있어서,
    상기 제1 및 제2 단들 중 적어도 하나의 폭은, 상기 제1 게이트 전극의 상기 폭 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 커팅 패턴은, 상기 제2 게이트 전극의 제1 단과 제2 단 사이에 개재되고,
    상기 제2 커팅 패턴의 상기 폭은, 상기 제1 단에서 상기 제2 단으로 갈수록 감소하다가 최소값에 도달하고 다시 증가하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 영역은 single gate(SG) 소자가 제공되는 영역이고,
    상기 제2 영역은 extra gate(EG) 소자가 제공되는 영역인 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들 및 이들을 사이의 제1 채널 패턴; 및
    상기 제2 활성 패턴 상의 한 쌍의 제2 소스/드레인 패턴들 및 이들을 사이의 제2 채널 패턴을 더 포함하되,
    상기 제1 채널 패턴은 상기 제1 활성 패턴 상에 적층된 복수개의 제1 반도체 패턴들을 포함하고,
    상기 제2 채널 패턴은 상기 제2 활성 패턴 상에 적층된 복수개의 제2 반도체 패턴들을 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 게이트 전극은, 수직적으로 서로 인접하는 상기 제1 반도체 패턴들 사이에 개재된 제1 부분을 포함하고,
    상기 제2 게이트 전극은, 수직적으로 서로 인접하는 상기 제2 반도체 패턴들 사이에 개재된 제2 부분을 포함하는 반도체 소자.
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