CN114649329A - 半导体装置 - Google Patents

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姜明吉
赵槿汇
权相德
金洞院
宋炫昇
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Abstract

提供了一种半导体装置。该半导体装置包括：基底，包括外围区域；第一有源图案，在外围区域上；第一源极/漏极图案，在第一有源图案上；第一沟道图案，形成在第一有源图案上并且连接到第一源极/漏极图案，其中，第一沟道图案包括彼此堆叠并且间隔开的半导体图案；第一栅电极，在第一方向上延伸并与第一沟道图案交叉；栅极绝缘层，置于第一栅电极与第一沟道图案之间；第一栅极接触件，设置在第一栅电极上并且在第一方向上延伸；以及第一介电层，置于第一栅电极与第一栅极接触件之间。第一介电层置于第一栅极接触件与第一栅电极之间并且在第一方向上延伸。

Description

半导体装置
本专利申请要求于2020年12月21日在韩国知识产权局提交的第10-2020-0179249号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本公开的实施例涉及一种半导体装置，具体地，涉及一种包括场效应晶体管的半导体装置。
背景技术
一种半导体装置包括由金属-氧化物-半导体场效应晶体管(MOS-FET)制成的集成电路。为了满足对具有小图案尺寸和减小的设计规则的半导体装置的日益增长的需求，正在积极地按比例缩小MOS-FET。MOS-FET的缩小会导致半导体装置的操作性质的劣化。
发明内容
发明构思的实施例提供了一种具有改善的电特性和可靠性特性的半导体装置。
根据发明构思的实施例，半导体装置包括：基底，包括外围区域；第一有源图案，设置在外围区域上；第一源极/漏极图案，设置在第一有源图案上；第一沟道图案，形成在第一有源图案上并且连接到第一源极/漏极图案，其中，第一沟道图案包括彼此堆叠并且间隔开的半导体图案；第一栅电极，在第一方向上延伸并与第一沟道图案交叉；栅极绝缘层，置于第一栅电极与第一沟道图案之间；第一栅极接触件，设置在第一栅电极上并且在第一方向上延伸；以及第一介电层，置于第一栅电极与第一栅极接触件之间。第一介电层置于第一栅极接触件的底表面与第一栅电极的顶表面之间，并且在第一方向上延伸。
根据发明构思的实施例，半导体装置包括：基底，包括外围区域和逻辑单元区域；第一有源图案和第二有源图案，分别设置在外围区域和逻辑单元区域上；第一源极/漏极图案和第二源极/漏极图案，分别设置在第一有源图案和第二有源图案上；第一沟道图案和第二沟道图案，分别形成在第一有源图案和第二有源图案上，并且分别连接到第一源极/漏极图案和第二源极/漏极图案，其中，第一沟道图案和第二沟道图案中的每个包括彼此堆叠并且间隔开的半导体图案；第一栅电极和第二栅电极，在第一方向上延伸并分别与第一沟道图案和第二沟道图案交叉；第一栅极接触件，设置在第一栅电极上；第二栅极接触件，电连接到第二栅电极；以及介电层，在第一栅极接触件与第一栅电极之间。第一栅极接触件在第一方向上的宽度大于第一沟道图案在第一方向上的宽度。
根据发明构思的实施例，半导体装置包括：基底，包括外围区域和逻辑单元区域；第一有源图案和第二有源图案，设置在外围区域上，在第一方向上彼此间隔开，并且在与第一方向交叉的第二方向上延伸；器件隔离层，设置在基底上，并且器件隔离层将第一有源图案和第二有源图案分离；第一源极/漏极图案和第二源极/漏极图案，分别设置在第一有源图案和第二有源图案上；第一沟道图案和第二沟道图案，分别形成在第一有源图案和第二有源图案上，并且分别连接到第一源极/漏极图案和第二源极/漏极图案，第一沟道图案和第二沟道图案中的每个包括堆叠为彼此间隔开的半导体图案，半导体图案包括处于最低水平的第一半导体图案、在第一半导体图案上的第二半导体图案以及在第二半导体图案上的第三半导体图案；第一栅电极，在第一方向上延伸并且与第一沟道图案和第二沟道图案交叉，第一栅电极包括基底与第一半导体图案之间的第一部分、第一半导体图案与第二半导体图案之间的第二部分、第二半导体图案与第三半导体图案之间的第三部分以及在第三半导体图案上的第四部分；第一栅极绝缘层，置于第一栅电极与第一沟道图案之间以及第一栅电极与第二沟道图案之间，第一栅极绝缘层包括高k介电层和在高k介电层上的绝缘层；一对栅极间隔件，分别设置在第一栅电极的两侧处；栅极盖图案，设置在第一栅电极上；第一层间绝缘层，设置在栅极盖图案上；有源接触件，穿透第一层间绝缘层并且电连接到第一源极/漏极图案和第二源极/漏极图案中的至少一个；第一栅极接触件，设置在第一栅电极上并且穿透第一层间绝缘层和栅极盖图案；第一介电层，置于第一栅极接触件与第一栅电极之间；第二层间绝缘层，设置在第一层间绝缘层上；以及第一金属层，形成在第二层间绝缘层中和第一栅极接触件上，并且电连接到有源接触件。第一栅极接触件可以在第一方向上延伸。第一介电层可以设置在第一栅极接触件的底表面与第一栅电极的顶表面之间并且在第一方向上延伸。
附图说明
图1是根据发明构思的实施例的半导体装置的平面图。
图2A至图2H分别是沿着图1的线A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、G-G'和H-H'截取的剖视图。
图3、图5、图7、图9、图11和图13是示出根据发明构思的实施例的制造半导体装置的方法的平面图。
图4A、图6A、图8A、图10A、图12A和图14A分别是沿着图3、图5、图7、图9、图11和图13的线A-A'截取的剖视图。
图4B、图6B、图8B、图10B、图12B和图14B分别是沿着图3、图5、图7、图9、图11和图13的线B-B'截取的剖视图。
图4C、图8C、图10C、图12C和图14C分别是沿着图3、图7、图9、图11和图13的线C-C'截取的剖视图。
图4D、图8D、图10D、图12D和图14D分别是沿着图3、图7、图9、图11和图13的线D-D'截取的剖视图。
图8E、图10E、图12E和图14E分别是沿着图7、图9、图11和图13的线E-E'截取的剖视图。
图8F、图10F和图12F分别是沿着图7、图9和图11的线F-F'截取的剖视图。
图15A、图15B和图15C分别是用于示出根据发明构思的实施例的半导体装置的沿着图1的线A-A'、B-B'和C-C'截取的剖视图。
图16A、图16B和图16C分别是用于示出根据发明构思的实施例的半导体装置的沿着图1的线A-A'、B-B'和C-C'截取的剖视图。
图17是用于示出根据发明构思的实施例的半导体装置的沿着图1的线C-C'截取的剖视图。
图18是根据发明构思的实施例的半导体装置的平面图。
图19是沿着图18的线A-A'截取的剖视图。
图20是根据发明构思的实施例的半导体装置的平面图。
图21是沿着图20的线A-A'截取的剖视图。
具体实施方式
图1是根据发明构思的实施例的半导体装置的平面图。图2A至图2H分别是沿着图1的线A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、G-G'和H-H'截取的剖视图。
参照图1，根据实施例，提供了包括外围区域PER和逻辑单元区域LGC的基底100。基底100是由硅、锗、硅-锗或化合物半导体材料等形成或者包括硅、锗、硅-锗或化合物半导体材料等的半导体基底。在实施例中，基底100是硅基底。外围区域PER是设置构成处理器核的晶体管或I/O端子的区域。逻辑单元区域LGC是设置构成逻辑电路的标准单元的区域。与逻辑单元区域LGC中的晶体管相比，外围区域PER中的晶体管在高功率条件下操作。在下文中，将参照图1以及图2A至图2D更详细地描述外围区域PER中的晶体管。
在实施例中，外围区域PER包括第一PMOSFET区域PR1和第一NMOSFET区域NR1。第一PMOSFET区域PR1和第一NMOSFET区域NR1由形成在基底100的上部中的第二沟槽TR2分离。换句话说，第二沟槽TR2位于第一PMOSFET区域PR1与第一NMOSFET区域NR1之间。第一PMOSFET区域PR1和第一NMOSFET区域NR1在第一方向D1上彼此间隔开并使第二沟槽TR2置于其间。
在实施例中，第一有源图案AP1和第二有源图案AP2由形成在基底100的上部中的第一沟槽TR1分离。第一有源图案AP1和第二有源图案AP2分别形成在第一PMOSFET区域PR1和第一NMOSFET区域NR1上。第一沟槽TR1比第二沟槽TR2浅。第一沟槽TR1形成在第二沟槽TR2上方，并且比第二沟槽TR2宽。第一有源图案AP1和第二有源图案AP2在与第一方向D1交叉的第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是基底100的竖直地突出的部分。
在实施例中，器件隔离层ST填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST由氧化硅形成或包括氧化硅。第一有源图案AP1和第二有源图案AP2的上部在器件隔离层ST上方竖直地突出(例如，见图2C)。器件隔离层ST不覆盖第一有源图案AP1和第二有源图案AP2的上部，器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2的下侧表面。
在实施例中，第一有源图案AP1包括形成在其上部上的第一沟道图案CH1。第二有源图案AP2包括形成在其上部上的第二沟道图案CH2。第一沟道图案CH1和第二沟道图案CH2中的每个包括顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3在垂直于由第一方向D1和第二方向D2限定的平面的竖直方向(即，第三方向D3)上彼此间隔开。
在实施例中，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个由硅(Si)、锗(Ge)和硅-锗(SiGe)中的至少一种形成或者包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的至少一种。在实施例中，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个由晶体硅形成或包括晶体硅。
在实施例中，一对第一源极/漏极图案SD1设置在第一有源图案AP1的上部上。第一源极/漏极图案SD1是第一导电类型(例如，p型)杂质区域。第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3置于该对第一源极/漏极图案SD1之间。换句话说，第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3将该对第一源极/漏极图案SD1彼此连接。
在实施例中，一对第二源极/漏极图案SD2设置在第二有源图案AP2的上部中。第二源极/漏极图案SD2是第二导电类型(例如，n型)杂质区域。第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3置于该对第二源极/漏极图案SD2之间。换句话说，第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3将该对第二源极/漏极图案SD2彼此连接。
在实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2是通过选择性外延生长工艺形成的外延图案。在实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个具有与第三半导体图案SP3的顶表面基本上共面的顶表面。在实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的至少一个的顶表面位于比与其相邻的第三半导体图案SP3的顶表面高的位置处。
在实施例中，第一源极/漏极图案SD1包括具有比基底100的晶格常数大的晶格常数的半导体材料(例如，SiGe)。在这种情况下，第一源极/漏极图案SD1对第一沟道图案CH1施加压应力。第二源极/漏极图案SD2与基底100由相同的半导体材料(例如，Si)形成或包括相同的半导体材料(例如，Si)。
在实施例中，设置在第一方向D1上延伸并与第一有源图案AP1和第二有源图案AP2交叉的第一栅电极GE1。第一栅电极GE1从第一PMOSFET区域PR1延伸到第一NMOSFET区域NR1。第一栅电极GE1与第一沟道图案CH1和第二沟道图案CH2竖直地叠置。
在实施例中，第一栅电极GE1包括置于基底100与第一半导体图案SP1之间的第一部分PO1、置于第一半导体图案SP1与第二半导体图案SP2之间的第二部分PO2、置于第二半导体图案SP2与第三半导体图案SP3之间的第三部分PO3以及设置在第三半导体图案SP3上的第四部分PO4。
返回参照图2C，在实施例中，第一栅电极GE1围绕第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个的顶表面TS、底表面BS和相对的侧表面SW。即，根据本实施例的外围区域PER中的晶体管是栅电极三维地围绕沟道图案的三维场效应晶体管，诸如多桥沟道场效应晶体管(MBCFET)或栅极全包围FET(GAAFET)。
返回参照图1和图2A至图2D，在实施例中，一对栅极间隔件GS设置在第一栅电极GE1的相对侧表面上。栅极间隔件GS沿着第一栅电极GE1或在第一方向D1上延伸。栅极间隔件GS具有比第一栅电极GE1的顶表面高的顶表面。栅极间隔件GS的顶表面与将在下面描述的第一层间绝缘层110的顶表面共面。栅极间隔件GS由SiCN、SiCON和SiN中的至少一种形成或包括SiCN、SiCON和SiN中的至少一种。在实施例中，栅极间隔件GS具有包括其中的每个层由SiCN、SiCON或SiN制成的至少两个层的多层结构。
在实施例中，栅极盖图案GP设置在第一栅电极GE1上。栅极盖图案GP在第一方向D1上沿着第一栅电极GE1延伸。栅极盖图案GP由相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成或包括相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极盖图案GP由SiON、SiCN、SiCON和SiN中的至少一种形成或包括SiON、SiCN、SiCON和SiN中的至少一种。
在实施例中，第一栅极绝缘层GI1置于第一栅电极GE1与第一沟道图案CH1之间以及第一栅电极GE1与第二沟道图案CH2之间。第一栅极绝缘层GI1直接围绕第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个的顶表面TS、底表面BS和相对的侧表面SW(例如，见图2C)。第一栅极绝缘层GI1沿着其上的第一栅电极GE1的底表面延伸。第一栅极绝缘层GI1覆盖位于第一栅电极GE1下方的器件隔离层ST的顶表面。
在实施例中，第一栅极绝缘层GI1包括直接覆盖第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面、底表面和相对的侧表面的高k介电层HK。第一栅极绝缘层GI1还包括在高k介电层HK上的绝缘层IL。第一栅电极GE1和第一栅极绝缘层GI1填充竖直地相邻的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3之间的空间。
在实施例中，高k介电层HK比绝缘层IL厚。绝缘层IL包括氧化硅层或氮氧化硅层。高k介电层HK由其介电常数高于氧化硅的介电常数的高k介电材料形成或包括其介电常数高于氧化硅的介电常数的高k介电材料。例如，高k介电材料包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
在另一实施例中，半导体装置包括使用负电容器的负电容(NC)FET。例如，第一栅极绝缘层GI1包括铁电层和顺电层。
在实施例中，铁电层具有负电容，顺电层具有正电容。当两个或更多个电容器串联连接并且每个电容器具有正电容时，总电容小于每个电容器的电容。相比之下，当串联连接的电容器中的至少一个具有负电容时，串联连接的电容器的总电容为正值并且可以大于每个电容的绝对值。
在实施例中，当具有负电容的铁电层和具有正电容的顺电层串联连接时，串联连接的铁电层和顺电层的总电容增大。由于总电容的增大，使得包括铁电层的晶体管在室温下具有小于60mV/decade的亚阈值摆幅(SS)。
在实施例中，铁电层由例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种形成或包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。这里，氧化铪锆是掺杂有锆(Zr)的氧化铪。可选地，氧化铪锆是由铪(Hf)、锆(Zr)和氧(O)组成的化合物之一。
在实施例中，铁电层还包括掺杂剂。例如，掺杂剂包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。铁电层中的掺杂剂的种类根据铁电层中的铁电材料而变化。
在实施例中，当铁电层包括氧化铪时，铁电层中的掺杂剂包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
在实施例中，当掺杂剂是铝(Al)时，铁电层中铝的含量在3at％至8at％(原子百分比)的范围内。这里，铝掺杂剂的含量是铝原子数与铪原子和铝原子的总数之比。
当掺杂剂是硅(Si)时，铁电层中硅的含量在2at％至10at％的范围内。当掺杂剂是钇(Y)时，铁电层中钇的含量在2at％至10at％的范围内。当掺杂剂是钆(Gd)时，铁电层中钆的含量在1at％至7at％的范围内。当掺杂剂是锆(Zr)时，铁电层中锆的含量在50at％至80at％的范围内。
在实施例中，顺电层由例如氧化硅和高k金属氧化物中的至少一种形成或包括例如氧化硅和高k金属氧化物中的至少一种。可以用作顺电层的金属氧化物包括例如氧化铪、氧化锆和氧化铝中的至少一种，但是发明构思的实施例不限于这些示例。
在实施例中，铁电层和顺电层包括相同的材料。铁电层根据定义是铁电的，但顺电层不是铁电的。例如，当铁电层和顺电层均包含氧化铪时，铁电层中的氧化铪的晶体结构与顺电层中的氧化铪的晶体结构不同。
在实施例中，铁电层仅在其厚度在特定范围内时是铁电的。在实施例中，铁电层的厚度在0.5nm至10nm的范围内，但是发明构思的实施例不限于该范围。由于与铁电性相关联的临界厚度根据铁电材料的种类而变化，所以铁电层的厚度根据铁电材料的种类而变化。
例如，在实施例中，第一栅极绝缘层GI1包括单个铁电层。例如，在实施例中，第一栅极绝缘层GI1包括彼此间隔开的多个铁电层。第一栅极绝缘层GI1具有其中交替地堆叠有多个铁电层和多个顺电层的多层结构。
在实施例中，第一栅电极GE1包括第一金属图案和位于第一金属图案上的第二金属图案。第一金属图案设置在与第一沟道图案CH1和第二沟道图案CH2相邻的第一栅极绝缘层GI1上。第一金属图案包括可以用于调整晶体管的阈值电压的逸出功金属。通过调整第一金属图案的厚度和组成，可以实现具有期望阈值电压的晶体管。
在实施例中，第一金属图案包括金属氮化物层。例如，第一金属图案包括从钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中选择的至少一种金属或氮(N)。在实施例中，第一金属图案还包括碳(C)。第一金属图案可以包括多个堆叠的逸出功金属层。
在实施例中，第二金属图案包括其电阻低于第一金属图案的电阻的金属。例如，第二金属图案包括选自于钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种金属。
返回参照图2B，在实施例中，内部间隔件IP设置在第一NMOSFET区域NR1上。内部间隔件IP分别置于第一栅电极GE1的第一部分PO1、第二部分PO2和第三部分PO3与第二源极/漏极图案SD2之间。内部间隔件IP直接接触第二源极/漏极图案SD2。第一栅电极GE1的第一部分PO1、第二部分PO2和第三部分PO3中的每个通过内部间隔件IP与第二源极/漏极图案SD2间隔开。
在实施例中，内部间隔件IP由至少一种低k介电材料形成或包括至少一种低k介电材料。低k介电材料包括氧化硅或其介电常数低于氧化硅的介电常数的介电材料。例如，低k介电材料包括氧化硅、氟或碳掺杂的氧化硅、多孔氧化硅或有机聚合物介电材料。
在实施例中，第一层间绝缘层110设置在基底100上。第一层间绝缘层110覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110具有与栅极盖图案GP的顶表面和栅极间隔件GS的顶表面基本上共面的顶表面。覆盖栅极盖图案GP的第二层间绝缘层120设置在第一层间绝缘层110上。在实施例中，第一层间绝缘层110和第二层间绝缘层120中的至少一个包括氧化硅层。
在实施例中，设置穿透第一层间绝缘层110和第二层间绝缘层120并且分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2的有源接触件AC。一对有源接触件AC分别设置在第一栅电极GE1的两侧处。当在平面图中观察时，有源接触件AC具有在第一方向D1上延伸的条形图案。
在实施例中，有源接触件AC包括导电图案FM和围绕导电图案FM的阻挡图案BM。导电图案FM由诸如铝、铜、钨、钼或钴的至少一种金属形成或包括诸如铝、铜、钨、钼或钴的至少一种金属。阻挡图案BM覆盖导电图案FM的侧表面和底表面。在实施例中，阻挡图案BM包括金属层和金属氮化物层。金属层由钛、钽、钨、镍、钴和铂中的至少一种形成或包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和氮化铂(PtN)中的至少一种形成或包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和氮化铂(PtN)中的至少一种。
在实施例中，有源接触件AC是自对准接触件。例如，通过使用栅极盖图案GP和栅极间隔件GS的自对准工艺来形成有源接触件AC。例如，有源接触件AC覆盖栅极间隔件GS的侧表面的至少一部分。另外，有源接触件AC覆盖栅极盖图案GP的顶表面的一部分。
在实施例中，硅化物图案SC置于有源接触件AC与第一源极/漏极图案SD1之间以及有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC通过硅化物图案SC电连接到源极/漏极图案SD1或SD2。硅化物图案SC由诸如硅化钛、硅化钽、硅化钨、硅化镍或硅化钴的至少一种金属硅化物材料形成或包括诸如硅化钛、硅化钽、硅化钨、硅化镍或硅化钴的至少一种金属硅化物材料。
在实施例中，第一栅极接触件GC1设置在第一栅电极GE1上并穿透第二层间绝缘层120和栅极盖图案GP。类似于有源接触件AC，第一栅极接触件GC1包括导电图案FM和包围导电图案FM的阻挡图案BM。第一栅极接触件GC1具有平行于第一方向D1的纵轴。即，第一栅极接触件GC1沿着第一栅电极GE1并且在第一方向D1上延伸。例如，第一栅极接触件GC1可以设置在第一PMOSFET区域PR1或第一NMOSFET区域NR1上。第一栅极接触件GC1可以与第一沟道图案CH1或第二沟道图案CH2竖直地叠置。
在实施例中，介电层DL置于第一栅极接触件GC1与第一栅电极GE1之间。详细地，介电层DL置于第一栅极接触件GC1与第一栅电极GE1的第四部分PO4之间。第一栅极接触件GC1通过介电层DL与第一栅电极GE1间隔开。介电层DL位于第一栅极接触件GC1的底表面与第一栅电极GE1的顶表面之间，并且在第一方向D1上延伸。例如，介电层DL覆盖第一栅极接触件GC1的底表面和侧表面。具体地，介电层DL覆盖第一栅极接触件GC1的阻挡图案BM的底表面和侧表面。
在实施例中，介电层DL由其介电常数高于氧化硅的介电常数的高k介电材料形成或包括其介电常数高于氧化硅的介电常数的高k介电材料。例如，介电层DL由氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种形成或包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
对于三维场效应晶体管，可能难以增大栅极绝缘层的厚度。根据发明构思的实施例，由于介电层DL设置在第一栅极接触件GC1与第一栅电极GE1之间，因此可以减小施加在第一栅电极GE1与基底100之间的电压。换句话说，可以防止与形成在外围区域PER上的高功率晶体管有关的可靠性问题。结果，可以改善半导体装置的电特性和可靠性特性。
在实施例中，使第一宽度W1为第一栅电极GE1在第二方向D2上的最小宽度，并且使第二宽度W2为介电层DL在第二方向D2上的最大宽度。例如，第二宽度W2大于第一宽度W1。
在实施例中，使第三宽度W3为沟道图案CH1和/或CH2在第一方向D1上的宽度，并且使第四宽度W4为第一栅极接触件GC1在第一方向D1上的宽度。例如，第四宽度W4大于第三宽度W3。在实施例中，为了减小或保持施加到晶体管的电压，可以与沟道图案的宽度成比例地调整第一栅极接触件GC1和介电层DL的宽度。可以调整介电层DL的厚度以向晶体管施加期望大小的电压。
在实施例中，第三层间绝缘层130设置在第二层间绝缘层120上。第一金属层M1形成在第三层间绝缘层130中。第一金属层M1包括第一互连线IL1和第一通孔VI1。第一通孔VI1形成在第一互连线IL1下方。第一互连线IL1在第一方向D1上延伸。每条第一互连线IL1具有在第二方向D2上延伸的线形或条形图案。
在实施例中，第一通孔VI1形成在第一金属层M1的第一互连线IL1下方。第一通孔VI1置于有源接触件AC与第一互连线IL1之间。第一通孔VI1置于第一栅极接触件GC1与第一互连线IL1之间。
在实施例中，第一互连线IL1及其下方的第一通孔VI1通过单独的工艺形成。换句话说，第一互连线IL1和第一通孔VI1中的每个通过单镶嵌工艺形成。可以使用小于20nm(sub-20nm)的工艺制造根据本实施例的半导体装置。
在实施例中，第四层间绝缘层140设置在第三层间绝缘层130上。第二金属层M2形成在第四层间绝缘层140中。第二金属层M2包括第二互连线IL2。每条第二互连线IL2是在第一方向D1上延伸的线形或条形图案。例如，第二互连线IL2在第一方向D1上彼此平行地延伸。
在实施例中，第二金属层M2还包括第二通孔VI2。第二通孔VI2形成在第二互连线IL2下方。第二通孔VI2置于第一互连线IL1与第二互连线IL2之间。
在实施例中，第二互连线IL2及其下方的第二通孔VI2通过同一工艺形成，并且在这种情况下，构成单个对象。例如，第二金属层M2的第二互连线IL2和第二通孔VI2通过双镶嵌工艺一起形成。
在实施例中，第一金属层M1的第一互连线IL1和第二金属层M2的第二互连线IL2可以由相同的导电材料或不同的导电材料形成或者包括相同的导电材料或不同的导电材料。例如，第一互连线IL1和第二互连线IL2可以由诸如铜(Cu)、钌(Ru)、钴(Co)、钨(W)、铝(Al)和/或钼(Mo)的至少一种金属形成或者包括诸如铜(Cu)、钌(Ru)、钴(Co)、钨(W)、铝(Al)和/或钼(Mo)的至少一种金属。
在实施例中，附加金属层还可以堆叠在第四层间绝缘层140上。堆叠的金属层中的每个包括布线线。
在下文中，将参照图1以及图2E至图2H更详细地描述逻辑单元区域LGC中的晶体管。为了简洁起见，在下面的描述中可以省略参照图1以及图2A至图2D描述的外围区域PER中的晶体管中的特征的描述。
在实施例中，逻辑单元区域LGC包括第二PMOSFET区域PR2和第二NMOSFET区域NR2。第二PMOSFET区域PR2和第二NMOSFET区域NR2由形成在基底100的上部中的第二沟槽TR2分离。第三有源图案AP3和第四有源图案AP4由形成在基底100的上部中的第一沟槽TR1分离。第三有源图案AP3和第四有源图案AP4分别设置在第二PMOSFET区域PR2和第二NMOSFET区域NR2上。
在实施例中，第三有源图案AP3包括形成在其上部上的第三沟道图案CH3，并且第四有源图案AP4包括形成在其上部上的第四沟道图案CH4。第三沟道图案CH3和第四沟道图案CH4中的每个包括顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。
在实施例中，第三源极/漏极图案SD3设置在第三有源图案AP3的上部中。第四源极/漏极图案SD4设置在第四有源图案AP4的上部中。第三沟道图案CH3的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3置于一对第三源极/漏极图案SD3之间。第四沟道图案CH4的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3置于一对第四源极/漏极图案SD4之间。
在实施例中，第三源极/漏极图案SD3中的每个是包括第一导电类型(例如，p型)杂质的外延图案。第四源极/漏极图案SD4中的每个是包括第二导电类型(例如，n型)杂质的外延图案。
在实施例中，设置在第一方向D1上延伸并与第三沟道图案CH3和第四沟道图案CH4交叉的第二栅电极GE2。第二栅电极GE2从第二PMOSFET区域PR2延伸到第二NMOSFET区域NR2。第二栅电极GE2与第三沟道图案CH3和第四沟道图案CH4竖直地叠置。一对栅极间隔件GS设置在第二栅电极GE2的相对侧表面上。栅极盖图案GP设置在第二栅电极GE2上。
在实施例中，第二栅电极GE2包括置于基底100与第一半导体图案SP1之间的第一部分PO1、置于第一半导体图案SP1与第二半导体图案SP2之间的第二部分PO2、置于第二半导体图案SP2与第三半导体图案SP3之间的第三部分PO3以及设置在第三半导体图案SP3上的第四部分PO4。
返回参照图2G，在实施例中，第二栅电极GE2围绕第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个的顶表面TS、底表面BS和相对的侧表面SW。即，根据本实施例的逻辑单元区域LGC中的晶体管是栅电极三维地围绕沟道图案的三维场效应晶体管(诸如MBCFET或GAAFET)。
返回参照图1和图2E至图2H，在实施例中，第二栅极绝缘层GI2置于第二栅电极GE2与第三沟道图案CH3之间以及第二栅电极GE2与第四沟道图案CH4之间。第二栅极绝缘层GI2包括直接覆盖第三沟道图案CH3和第四沟道图案CH4中的每个的顶表面、底表面和相对的侧表面的高k介电层HK。第二栅极绝缘层GI2还包括设置在高k介电层HK上的绝缘层IL。第二栅电极GE2和第二栅极绝缘层GI2填充竖直地相邻的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3之间的空间。
在实施例中，内部间隔件IP设置在第二NMOSFET区域NR2上。内部间隔件IP分别置于第二栅电极GE2的第一部分PO1、第二部分PO2和第三部分PO3与第四源极/漏极图案SD4之间。然而，从第二PMOSFET区域PR2省略了内部间隔件IP。
在实施例中，第一层间绝缘层110和第二层间绝缘层120设置在基底100上。有源接触件AC穿透第一层间绝缘层110和第二层间绝缘层120，并且分别电连接到第三源极/漏极图案SD3和第四源极/漏极图案SD4。
在实施例中，设置穿透第二层间绝缘层120和栅极盖图案GP并且电连接到第二栅电极GE2的第二栅极接触件GC2。即，从逻辑单元区域LGC省略了介电层DL。第二栅极接触件GC2设置在第二PMOSFET区域PR2与第二NMOSFET区域NR2之间的器件隔离层ST上。当在平面图中观察时，第二栅极接触件GC2是在第二方向D2上延伸的条形图案。类似于有源接触件AC，第二栅极接触件GC2包括导电图案FM和包围导电图案FM的阻挡图案BM。
在实施例中，第一金属层M1和第二金属层M2设置在第二层间绝缘层120上。有源接触件AC、第一金属层M1和第二金属层M2与参照图1以及图2A至图2D描述的有源接触件AC、第一金属层M1和第二金属层M2具有基本上相同的特征。
图3、图5、图7、图9、图11和图13是示出根据发明构思的实施例的制造半导体装置的方法的平面图。图4A、图6A、图8A、图10A、图12A和图14A分别是沿着图3、图5、图7、图9、图11和图13的线A-A'截取的剖视图。图4B、图6B、图8B、图10B、图12B和图14B分别是沿着图3、图5、图7、图9、图11和图13的线B-B'截取的剖视图。图4C、图8C、图10C、图12C和图14C分别是沿着图3、图7、图9、图11和图13的线C-C'截取的剖视图。图4D、图8D、图10D、图12D和图14D分别是沿着图3、图7、图9、图11和图13的线D-D'截取的剖视图。图8E、图10E、图12E和图14E分别是沿着图7、图9、图11和图13的线E-E'截取的剖视图。图8F、图10F和图12F分别是沿着图7、图9和图11的线F-F'截取的剖视图。
参照图3以及图4A至图4D，在实施例中，设置包括外围区域PER和逻辑单元区域LGC的基底100。在基底100上形成并交替地堆叠半导体层ACL和牺牲层SAL。半导体层ACL由硅(Si)、锗(Ge)和硅锗(SiGe)中的一种形成或包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，牺牲层SAL由硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种形成或包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。例如，半导体层ACL由硅(Si)形成或包括硅(Si)，牺牲层SAL由硅锗(SiGe)形成或包括硅锗(SiGe)。
在实施例中，对基底100执行第一图案化工艺以形成将第一有源图案AP1至第四有源图案AP4分离的第一沟槽TR1。在第一图案化工艺期间对半导体层ACL和牺牲层SAL进行图案化。换句话说，第一有源图案AP1至第四有源图案AP4中的每个包括半导体层ACL和牺牲层SAL。
在实施例中，对基底100执行第二图案化工艺以形成将第一PMOSFET区域PR1、第一NMOSFET区域NR1、第二PMOSFET区域PR2和第二NMOSFET区域NR2分离的第二沟槽TR2。第二沟槽TR2比第一沟槽TR1窄且深。然而，在实施例中，省略了形成第二沟槽TR2的第二图案化工艺。
在实施例中，在外围区域PER中设置第一PMOSFET区域PR1和第一NMOSFET区域NR1。分别在第一PMOSFET区域PR1和第一NMOSFET区域NR1上形成第一有源图案AP1和第二有源图案AP2。在逻辑单元区域LGC中设置第二PMOSFET区域PR2和第二NMOSFET区域NR2。分别在第二PMOSFET区域PR2和第二NMOSFET区域NR2上形成第三有源图案AP3和第四有源图案AP4。
在实施例中，在基底100上形成器件隔离层ST并使其填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST由诸如氧化硅的至少一种绝缘材料形成或包括诸如氧化硅的至少一种绝缘材料。使器件隔离层ST凹陷以使第一有源图案AP1至第四有源图案AP4的上部暴露。例如，第一有源图案AP1和第二有源图案AP2的上部在器件隔离层ST上方竖直地突出。
参照图5、图6A和图6B，在实施例中，在外围区域PER上形成牺牲图案PP并且使其与第一有源图案AP1和第二有源图案AP2交叉。在逻辑单元区域LGC上形成牺牲图案PP并且使其与第三有源图案AP3和第四有源图案AP4交叉。每个牺牲图案PP具有在第一方向D1上延伸的线或条形状。
详细地，在实施例中，形成牺牲图案PP的步骤包括：在基底100上形成牺牲层；在牺牲层上形成硬掩模图案MP；以及使用硬掩模图案MP作为蚀刻掩模来对牺牲层进行图案化。牺牲层由多晶硅形成或包括多晶硅。
根据发明构思的实施例，形成牺牲图案PP的图案化工艺包括使用极紫外(EUV)光的光刻工艺。在实施例中，EUV光具有从4nm至124nm的范围并且具体地从4nm至20nm的范围的波长，并且可以是例如具有13.5nm的波长的紫外光。EUV光具有6.21eV至124eV的能量，并且具体地90eV至95eV的能量。
在实施例中，使用EUV光的光刻工艺包括执行将EUV光照射到光致抗蚀剂层上的曝光工艺以及执行显影工艺。例如，光致抗蚀剂层是包含有机聚合物(诸如聚羟基苯乙烯)的有机光致抗蚀剂层。有机光致抗蚀剂层还包括可以与EUV光反应的光敏化合物。有机光致抗蚀剂层还包含吸收EUV的材料，诸如有机金属材料、含碘材料或含氟材料。对于另一实例，光致抗蚀剂层是包含无机材料(诸如氧化锡)的无机光致抗蚀剂层。
在实施例中，光致抗蚀剂层相对薄。通过使已经暴露于EUV光的光致抗蚀剂层显影来形成光致抗蚀剂图案。当在平面图中观察时，光致抗蚀剂图案可以具有在特定方向上延伸的线性形状、岛形状、锯齿形状、蜂窝形状或圆形形状，但是发明构思的实施例不限于这些示例。
在实施例中，通过使用光致抗蚀剂图案作为蚀刻掩模对设置在光致抗蚀剂图案下方的至少一个掩模层进行图案化来形成硬掩模图案MP。此后，通过使用硬掩模图案MP作为蚀刻掩模对目标层(即，牺牲膜)进行图案化，在晶片上形成期望的图案(即，牺牲图案PP)。
在对比示例中，需要使用两个或更多个光掩模的多重图案化技术(MPT)来在晶片上形成细间距图案。相比之下，在执行根据发明构思的实施例的EUV光刻工艺的情况下，仅使用一个光掩模将牺牲图案PP形成为具有细间距。
例如，当通过根据本实施例的EUV光刻工艺形成牺牲图案PP时，牺牲图案PP之间的最小间距小于45nm。换句话说，由于执行EUV光刻工艺以形成牺牲图案PP，因此可以在不使用多重图案化技术的情况下精确且精细地形成牺牲图案PP。
在实施例中，在不仅形成牺牲图案PP而且形成上述第一有源图案AP1至第四有源图案AP4的图案化工艺中使用EUV光刻工艺，但是发明构思的实施例不限于该示例。
在实施例中，在每个牺牲图案PP的相对的侧表面上分别形成一对栅极间隔件GS。形成栅极间隔件GS的步骤包括在基底100上共形地形成栅极间隔件层以及对栅极间隔件层进行各向异性地蚀刻。栅极间隔件层由SiCN、SiCON和SiN中的至少一种形成或包括SiCN、SiCON和SiN中的至少一种。可选地，在实施例中，栅极间隔件层是包括SiCN、SiCON和SiN中的至少两种的多层结构。
参照图7和图8A至图8F，在实施例中，分别在第一有源图案AP1至第四有源图案AP4上形成第一源极/漏极图案SD1至第四源极/漏极图案SD4。例如，在第一有源图案AP1的上部中形成第一源极/漏极图案SD1。在牺牲图案PP的两侧处分别形成一对第一源极/漏极图案SD1。详细地，通过使用硬掩模图案MP和栅极间隔件GS作为蚀刻掩模对第一有源图案AP1的上部进行蚀刻来形成第一凹陷区域RS1。在对第一有源图案AP1的上部进行蚀刻期间，第一有源图案AP1之间的器件隔离层ST部分地凹陷(例如，见图8C)。
在实施例中，通过使用第一有源图案AP1的第一凹陷区域RS1的内表面作为种子层执行选择性外延生长工艺来形成第一源极/漏极图案SD1。作为形成第一源极/漏极图案SD1的结果，在每对第一源极/漏极图案SD1之间形成包括第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的第一沟道图案CH1。选择性外延生长工艺包括例如化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1包括具有比基底100的晶格常数大的晶格常数的半导体材料(诸如SiGe)。每个第一源极/漏极图案SD1是包括多个半导体层的多层结构。
例如，在实施例中，在选择性外延生长工艺期间对第一源极/漏极图案SD1进行原位掺杂。在另一实施例中，在形成第一源极/漏极图案SD1之后，将杂质注入到第一源极/漏极图案SD1中。第一源极/漏极图案SD1被掺杂为具有第一导电类型，诸如p型。
在实施例中，在第二有源图案AP2的上部中形成第二源极/漏极图案SD2。在牺牲图案PP的两侧处分别形成一对第二源极/漏极图案SD2。作为形成第二源极/漏极图案SD2的结果，在该对第二源极/漏极图案SD2之间形成包括第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的第二沟道图案CH2。
详细地，在实施例中，通过使用硬掩模图案MP和栅极间隔件GS作为蚀刻掩模对第二有源图案AP2的上部进行蚀刻来形成第二凹陷区域RS2。此后，通过执行将第二凹陷区域RS2的内表面用作种子层的选择性外延生长工艺在第二凹陷区域RS2中形成第二源极/漏极图案SD2。在实施例中，第二源极/漏极图案SD2与基底100由相同的半导体材料(诸如Si)形成或包括相同的半导体材料(诸如Si)。第二源极/漏极图案SD2被掺杂为具有第二导电类型，诸如n型。
在实施例中，在第三有源图案AP3的上部中形成第三源极/漏极图案SD3，并且形成第三源极/漏极图案SD3的工艺与前述形成第一源极/漏极图案SD1的工艺基本上相同。在实施例中，同时形成第一源极/漏极图案SD1和第三源极/漏极图案SD3。作为形成第三源极/漏极图案SD3的结果，在一对第三源极/漏极图案SD3之间形成包括第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的第三沟道图案CH3。
在实施例中，在第四有源图案AP4的上部中形成第四源极/漏极图案SD4，并且形成第四源极/漏极图案SD4的工艺与前述形成第二源极/漏极图案SD2的工艺基本上相同。在实施例中，同时形成第二源极/漏极图案SD2和第四源极/漏极图案SD4。作为形成第四源极/漏极图案SD4的结果，在一对第四源极/漏极图案SD4之间形成包括第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的第四沟道图案CH4。
参照图9以及图10A至图10F，在实施例中，形成覆盖第一源极/漏极图案SD1至第四源极/漏极图案SD4、硬掩模图案MP和栅极间隔件GS的第一层间绝缘层110。在实施例中，第一层间绝缘层110由氧化硅形成或包括氧化硅。
在实施例中，对第一层间绝缘层110进行平坦化以使牺牲图案PP的顶表面暴露。使用回蚀刻或化学机械抛光(CMP)工艺来执行使第一层间绝缘层110平坦化。在平坦化工艺期间，去除硬掩模图案MP中的全部。结果，第一层间绝缘层110具有与牺牲图案PP的顶表面和栅极间隔件GS的顶表面基本上共面的顶表面。
在实施例中，选择性地去除牺牲图案PP。由于牺牲图案PP被去除，因此形成使第一有源图案AP1至第四有源图案AP4暴露的第一空的空间ET1(例如，见图10C和图10F)。
在实施例中，选择性地去除设置在外围区域PER上并通过第一空的空间ET1暴露的牺牲层SAL。详细地，返回参照图10C，通过蚀刻工艺选择性地去除牺牲层SAL。通过该蚀刻工艺不去除第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。作为去除牺牲层SAL的结果，形成第二空的空间ET2。第二空的空间ET2分别形成在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的相邻图案之间。
在实施例中，选择性地去除设置在逻辑单元区域LGC上并通过第一空的空间ET1暴露的牺牲层SAL。详细地，返回参照图10F，通过蚀刻工艺选择性地去除牺牲层SAL。通过该蚀刻工艺不去除第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。作为去除牺牲层SAL的结果，形成第二空的空间ET2。第二空的空间ET2分别形成在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的相邻图案之间。
返回参照图10B和图10E，在实施例中，在第一NMOSFET区域NR1上的第二空的空间ET2和第二NMOSFET区域NR2上的第二空的空间ET2中形成内部间隔件IP。内部间隔件IP部分地填充第二空的空间ET2。内部间隔件IP与第二源极/漏极图案SD2和第四源极/漏极图案SD4接触。
参照图11以及图12A至图12F，在实施例中，在外围区域PER上的第一空的空间ET1和第二空的空间ET2中形成第一栅极绝缘层GI1。在逻辑单元区域LGC上的第一空的空间ET1和第二空的空间ET2中形成第二栅极绝缘层GI2。第一栅极绝缘层GI1和第二栅极绝缘层GI2中的每个围绕第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。
详细地，在实施例中，在第一空的空间ET1和第二空的空间ET2中形成绝缘层IL。此后，在第一空的空间ET1和第二空的空间ET2中形成高k介电层HK。共形地形成高k介电层HK。高k介电层HK覆盖绝缘层IL。位于外围区域PER上的绝缘层IL和高k介电层HK构成第一栅极绝缘层GI1。位于逻辑单元区域LGC上的绝缘层IL和高k介电层HK构成第二栅极绝缘层GI2。
在实施例中，在外围区域PER上的第一空的空间ET1和第二空的空间ET2中形成第一栅电极GE1。在逻辑单元区域LGC上的第一空的空间ET1和第二空的空间ET2中形成第二栅电极GE2。第一栅电极GE1包括填充第二空的空间ET2的第一部分PO1、第二部分PO2和第三部分PO3以及填充第一空的空间ET1的第四部分PO4。第二栅电极GE2包括填充第二空的空间ET2的第一部分PO1、第二部分PO2和第三部分PO3以及填充第一空的空间ET1的第四部分PO4。在第一栅电极GE1和第二栅电极GE2中的每个上形成栅极盖图案GP。
参照图13以及图14A至图14E，在实施例中，在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120由氧化硅形成或包括氧化硅。将有源接触件AC形成为穿透第二层间绝缘层120和第一层间绝缘层110并且电连接到第一源极/漏极图案SD1至第四源极/漏极图案SD4。在有源接触件AC与第一源极/漏极图案SD1至第四源极/漏极图案SD4中的每个之间形成硅化物图案SC。
在实施例中，在逻辑单元区域LGC上形成第一掩模层MA1。第一掩模层MA1覆盖逻辑单元区域LGC，但是使外围区域PER暴露。
在实施例中，在外围区域PER上形成穿透第二层间绝缘层120和栅极盖图案GP的接触孔HO。在接触孔HO中形成介电层DL。共形地形成介电层DL。介电层DL沿着接触孔HO的底表面和内侧表面延伸。在实施例中，使用原子层沉积(ALD)工艺和物理气相沉积(PVD)工艺中的一种来形成介电层DL。此后，形成填充接触孔HO的剩余空间的第一栅极接触件GC1。
返回参照图1以及图2A至图2H，在实施例中，去除第一掩模层MA1，然后在外围区域PER上形成第二掩模层。第二掩模层覆盖外围区域PER，但是使逻辑单元区域LGC暴露。
在实施例中，在逻辑单元区域LGC上形成第二栅极接触件GC2并且第二栅极接触件GC2穿透第二层间绝缘层120和栅极覆盖图案GP。
在实施例中，去除第二掩模层，然后在第二层间绝缘层120上形成第三层间绝缘层130。在第三层间绝缘层130中形成第一金属层M1。形成第一金属层M1的步骤包括形成第一互连线IL1和第一通孔VI1。在第一金属层M1上形成第四层间绝缘层140。在第四层间绝缘层140中形成第二金属层M2。形成第二金属层M2的步骤包括形成第二互连线IL2和第二通孔VI2。
根据发明构思的实施例，通过EUV光刻工艺形成第一金属层M1和第二金属层M2中的互连线IL1和IL2中的至少一条。用于形成互连线的EUV光刻工艺(即，BEOL工艺)与用于形成牺牲图案PP的EUV光刻工艺基本上相同。例如，当通过根据本实施例的EUV光刻工艺形成第一互连线IL1时，第一互连线IL1之间的最小间距可以小于45nm。
图15A、图15B和图15C分别是用于示出根据发明构思的实施例的半导体装置的沿着图1的线A-A'、B-B'和C-C'截取的剖视图。在下面的描述中，先前参照图1以及图2A至图2H描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图15A、图15B和图15C，在实施例中，介电层DL设置在第一栅极接触件GC1的底表面与第一栅电极GE1的顶表面之间，并且在第一方向D1上延伸。介电层DL不覆盖第一栅极接触件GC1的侧表面。第一栅极接触件GC1的侧表面通过介电层DL暴露。即，介电层DL不在第一栅极接触件GC1的侧表面上延伸。第一栅极接触件GC1的侧表面与第二层间绝缘层120、栅极盖图案GP和栅极间隔件GS接触。
图16A、图16B和图16C分别是用于示出根据发明构思的实施例的半导体装置的沿着图1的线A-A'、B-B'和C-C'截取的剖视图。在下面的描述中，先前参照图1和图2A至图2H描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图16A、图16B和图16C，在实施例中，介电层DL设置在第一栅极接触件GC1的底表面与第一栅电极GE1的顶表面之间，并且在第一方向D1上延伸。介电层DL包括突出部分PT。突出部分PT是介电层DL的在垂直于基底100的顶表面的方向上(即，在第三方向D3上)突出的部分。突出部分PT沿着第一栅极接触件GC1的侧表面的一部分延伸。突出部分PT使第一栅极接触件GC1的侧表面的至少一部分暴露。因此，第一栅极接触件GC1的侧表面的暴露部分与第二层间绝缘层120、栅极盖图案GP和栅极间隔件GS接触。
图17是沿着图1的线C-C'截取的示出根据发明构思的实施例的半导体装置的剖视图。在下面的描述中，先前参照图1以及图2A至图2H描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图17，在实施例中，第一介电层DL1置于第一栅极接触件GC1与第一栅电极GE1之间。第一介电层DL1置于第一栅极接触件GC1的底表面与第一栅电极GE1的顶表面之间，并且在第一方向D1上延伸。第一介电层DL1具有与参照图1以及图2A至图2H描述的介电层DL基本上相同的特征。
在实施例中，第二介电层DL2置于第一通孔VI1与第一栅极接触件GC1之间。第一栅极接触件GC1通过第二介电层DL2与第一通孔VI1间隔开。在实施例中，第二介电层DL2覆盖第一通孔VI1的底表面和侧表面。在另一实施例中，第二介电层DL2不延伸到第一通孔VI1的侧表面，如参照图15A、图15B和图15C所描述的。可选地，在另一实施例中，第二介电层DL2包括参照图16A、图16B和图16C描述的突出部分PT。
在实施例中，第二介电层DL2由其介电常数高于氧化硅的介电常数的高k介电材料形成或包括其介电常数高于氧化硅的介电常数的高k介电材料。例如，第二介电层DL2与第一介电层DL1由相同的材料形成或包括相同的材料。
在实施例中，由于第二介电层DL2设置在第一通孔VI1与第一栅极接触件GC1之间，因此可以减小施加在第一栅电极GE1与基底100之间的电压。因此，可以防止在外围区域PER上形成的高功率晶体管中出现可靠性问题。结果，可以改善半导体装置的电特性和可靠性特性。
图18是根据发明构思的实施例的半导体装置的平面图。图19是沿着图18的线A-A'截取的剖视图。在下面的描述中，先前参照图1以及图2A至图2H描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图18和图19，在实施例中，第一栅极接触件GC1从第一PMOSFET区域PR1延伸到第一NMOSFET区域NR1。第一栅极接触件GC1与第一有源图案AP1与第二有源图案AP2之间的器件隔离层ST交叉。介电层DL也从第一PMOSFET区域PR1延伸到第一NMOSFET区域NR1。
在实施例中，可以调整第一栅极接触件GC1和介电层DL的宽度以减小或维持施加到晶体管的电压。
图20是根据发明构思的实施例的半导体装置的平面图。图21是沿着图20的线A-A'截取的剖视图。在下面的描述中，先前参照图1和图2A至图2H描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图20和图21，在实施例中，第一栅极接触件GC1设置在第一有源图案AP1与第二有源图案AP2之间的器件隔离层ST上。第一栅极接触件GC1在第一方向D1上从第一沟道图案CH1和第二沟道图案CH2水平地偏移。使第三宽度W3(例如，见图2C)为沟道图案CH1和/或CH2在第一方向D1上的宽度。使第四宽度W4为第一栅极接触件GC1在第一方向D1上的宽度。在实施例中，第四宽度W4大于第三宽度W3。
根据发明构思的实施例，半导体装置包括设置在外围区域上并且置于栅电极与栅极接触件之间的介电层。因此，对于三维场效应晶体管，虽然可能难以增大栅极绝缘层的厚度，但是可以降低施加在栅电极与基底之间的电压。结果，可以改善半导体装置的电特性和可靠性特性。
虽然已经具体地示出并描述了发明构思的实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括外围区域；
第一有源图案，设置在外围区域上；
第一源极/漏极图案，设置在第一有源图案上；
第一沟道图案，形成在第一有源图案上并且连接到第一源极/漏极图案，其中，所述第一沟道图案包括彼此堆叠并且间隔开的半导体图案；
第一栅电极，在第一方向上延伸并与第一沟道图案交叉；
栅极绝缘层，置于第一栅电极与第一沟道图案之间；
第一栅极接触件，设置在第一栅电极上并且在第一方向上延伸；以及
第一介电层，置于第一栅电极与第一栅极接触件之间，
其中，第一介电层置于第一栅极接触件的底表面与第一栅电极的顶表面之间，并且在第一方向上延伸。
2.根据权利要求1所述的半导体装置，其中，第一介电层在与第一方向交叉的第二方向上的最大宽度大于第一栅电极在第二方向上的最小宽度。
3.根据权利要求1所述的半导体装置，其中，第一介电层覆盖第一栅极接触件的底表面和侧表面。
4.根据权利要求1所述的半导体装置，其中，第一介电层包括在垂直于基底的顶表面的方向上突出的突出部分，并且
突出部分沿着第一栅极接触件的侧表面的一部分延伸。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一金属层，设置在第一栅电极上，其中，第一金属层包括互连线以及在互连线与第一栅极接触件之间的通孔；以及
第二介电层，置于第一栅极接触件与通孔之间。
6.根据权利要求1所述的半导体装置，其中，第一栅极接触件在第一方向上的宽度大于第一沟道图案在第一方向上的宽度。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第二有源图案，设置在外围区域上并且在第一方向上与第一有源图案间隔开；
第二源极/漏极图案，设置在第二有源图案上；以及
第二沟道图案，形成在第二有源图案上并且连接到第二源极/漏极图案，
其中，第二沟道图案包括彼此堆叠并且间隔开的半导体图案，
第一栅电极跨过第二沟道图案延伸。
8.根据权利要求7所述的半导体装置，其中，第一栅极接触件跨过第一沟道图案和第二沟道图案延伸。
9.根据权利要求7所述的半导体装置，所述半导体装置还包括将第一有源图案和第二有源图案分离的器件隔离层，
其中，第一栅极接触件设置在第一有源图案与第二有源图案之间的器件隔离层上。
10.根据权利要求1所述的半导体装置，其中，所述基底还包括逻辑单元区域，并且
所述半导体装置还包括：
第三有源图案和第四有源图案，设置在逻辑单元区域上并且在第一方向上彼此间隔开；
第三源极/漏极图案和第四源极/漏极图案，分别设置在第三有源图案和第四有源图案上；
第三沟道图案和第四沟道图案，分别形成在第三有源图案和第四有源图案上，并且分别连接到第三源极/漏极图案和第四源极/漏极图案，其中，第三沟道图案和第四沟道图案中的每个包括彼此堆叠并且间隔开的半导体图案，
第二栅电极，在第一方向上延伸并且与第三沟道图案和第四沟道图案交叉；以及
第二栅极接触件，电连接到第二栅电极。
11.一种半导体装置，所述半导体装置包括：
基底，包括外围区域和逻辑单元区域；
第一有源图案和第二有源图案，分别设置在外围区域和逻辑单元区域上；
第一源极/漏极图案和第二源极/漏极图案，分别设置在第一有源图案和第二有源图案上；
第一沟道图案和第二沟道图案，分别形成在第一有源图案和第二有源图案上，并且分别连接到第一源极/漏极图案和第二源极/漏极图案，其中，第一沟道图案和第二沟道图案中的每个包括彼此堆叠并且间隔开的半导体图案；
第一栅电极和第二栅电极，在第一方向上延伸并且分别与第一沟道图案和第二沟道图案交叉；
第一栅极接触件，设置在第一栅电极上；
第二栅极接触件，电连接到第二栅电极；以及
介电层，在第一栅极接触件与第一栅电极之间，
其中，第一栅极接触件在第一方向上的宽度大于第一沟道图案在第一方向上的宽度。
12.根据权利要求11所述的半导体装置，
其中，第一栅极接触件在第一方向上延伸，并且
介电层设置在第一栅极接触件的底表面与第一栅电极的顶表面之间，并且在第一方向上延伸。
13.根据权利要求11所述的半导体装置，其中，介电层覆盖第一栅极接触件的底表面和侧表面。
14.根据权利要求11所述的半导体装置，其中，第一沟道图案与第一栅极接触件竖直地叠置。
15.根据权利要求11所述的半导体装置，所述半导体装置还包括：
第三有源图案，设置在外围区域上并且在第一方向上与第一有源图案间隔开；
第三源极/漏极图案，设置在第三有源图案上；以及
第三沟道图案，形成在第三有源图案上并且连接到第三源极/漏极图案，
其中，第一栅电极跨过第三沟道图案延伸，并且
第一栅极接触件跨过第一沟道图案和第三沟道图案延伸。
16.一种半导体装置，所述半导体装置包括：
基底，包括外围区域和逻辑单元区域；
第一有源图案和第二有源图案，设置在外围区域上，在第一方向上彼此间隔开，并且在与第一方向交叉的第二方向上延伸；
器件隔离层，设置在基底上，并且器件隔离层将第一有源图案和第二有源图案分离；
第一源极/漏极图案和第二源极/漏极图案，分别设置在第一有源图案和第二有源图案上；
第一沟道图案和第二沟道图案，分别形成在第一有源图案和第二有源图案上，并且分别连接到第一源极/漏极图案和第二源极/漏极图案，第一沟道图案和第二沟道图案中的每个包括堆叠为彼此间隔开的半导体图案，半导体图案包括处于最低水平的第一半导体图案、在第一半导体图案上的第二半导体图案以及在第二半导体图案上的第三半导体图案；
第一栅电极，在第一方向上延伸并且与第一沟道图案和第二沟道图案交叉，第一栅电极包括基底与第一半导体图案之间的第一部分、第一半导体图案与第二半导体图案之间的第二部分、第二半导体图案与第三半导体图案之间的第三部分以及在第三半导体图案上的第四部分；
第一栅极绝缘层，置于第一栅电极与第一沟道图案之间以及第一栅电极与第二沟道图案之间，第一栅极绝缘层包括高k介电层和在高k介电层上的绝缘层；
一对栅极间隔件，分别设置在第一栅电极的两侧处；
栅极盖图案，设置在第一栅电极上；
第一层间绝缘层，设置在栅极盖图案上；
有源接触件，穿透第一层间绝缘层并且电连接到第一源极/漏极图案和第二源极/漏极图案中的至少一个；
第一栅极接触件，设置在第一栅电极上，其中，第一栅极接触件穿透第一层间绝缘层和栅极盖图案；
第一介电层，置于第一栅极接触件与第一栅电极之间；
第二层间绝缘层，设置在第一层间绝缘层上；以及
第一金属层，形成在第二层间绝缘层中和第一栅极接触件上，其中，第一金属层电连接到有源接触件，
其中，第一栅极接触件在第一方向上延伸，并且
其中，第一介电层设置在第一栅极接触件的底表面与第一栅电极的顶表面之间并且在第一方向上延伸。
17.根据权利要求16所述的半导体装置，其中，第一介电层在与第一方向交叉的第二方向上的最大宽度大于第一栅电极在第二方向上的最小宽度。
18.根据权利要求16所述的半导体装置，其中，第一栅极接触件在第一方向上的宽度大于第一沟道图案在第一方向上的宽度。
19.根据权利要求16所述的半导体装置，其中，第一介电层覆盖第一栅极接触件的底表面和侧表面。
20.根据权利要求16所述的半导体装置，所述半导体装置还包括：
第三有源图案和第四有源图案，设置在逻辑单元区域上，其中，第三有源图案和第四有源图案在第一方向上彼此间隔开，在与第一方向交叉的第二方向上延伸，并且由器件隔离层分离；
第三源极/漏极图案和第四源极/漏极图案，分别设置在第三有源图案和第四有源图案上；
第三沟道图案和第四沟道图案，分别形成在第三有源图案和第四有源图案上，并且分别连接到第三源极/漏极图案和第四源极/漏极图案，其中，第三沟道图案和第四沟道图案中的每个包括彼此堆叠并且间隔开的半导体图案；
第二栅电极，在第一方向上延伸并且与第三沟道图案和第四沟道图案交叉；
第二栅极绝缘层，置于第二栅电极与第三沟道图案之间以及第二栅电极与第四沟道图案之间；以及
第二栅极接触件，穿透第一层间绝缘层和栅极盖图案，并且电连接到第二栅电极。
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