KR20230012116A - 반도체 소자 및 그의 제조 방법 - Google Patents

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KR20230012116A
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patterns
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semiconductor
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박재성
김완돈
배수영
이동수
신동석
최도영
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상의 제1 활성 패턴 및 상기 제2 영역 상의 제2 활성 패턴; 상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들 및 이들을 사이의 제1 채널 패턴, 상기 제1 채널 패턴은 상기 제1 활성 패턴 상에 적층된 복수개의 제1 반도체 패턴들을 포함하고; 상기 제2 활성 패턴 상의 한 쌍의 제2 소스/드레인 패턴들 및 이들을 사이의 제2 채널 패턴, 상기 제2 채널 패턴은 상기 제2 활성 패턴 상에 적층된 복수개의 제2 반도체 패턴들을 포함하며; 상기 제1 및 제2 채널 패턴들 상에 각각 제공된 제1 게이트 전극 및 제2 게이트 전극; 및 상기 제1 채널 패턴과 상기 제1 게이트 전극 사이의 제1 게이트 절연막 및 상기 제2 채널 패턴과 상기 제2 게이트 전극 사이의 제2 게이트 절연막을 포함한다. 상기 제1 및 제2 게이트 절연막들 각각은, 계면막 및 상기 계면막 상의 제1 고유전막을 포함하고, 상기 제1 게이트 절연막은, 상기 제1 고유전막 상의 제2 고유전막을 더 포함한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상의 제1 활성 패턴 및 상기 제2 영역 상의 제2 활성 패턴; 상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들 및 이들을 사이의 제1 채널 패턴, 상기 제1 채널 패턴은 상기 제1 활성 패턴 상에 적층된 복수개의 제1 반도체 패턴들을 포함하고; 상기 제2 활성 패턴 상의 한 쌍의 제2 소스/드레인 패턴들 및 이들을 사이의 제2 채널 패턴, 상기 제2 채널 패턴은 상기 제2 활성 패턴 상에 적층된 복수개의 제2 반도체 패턴들을 포함하며; 상기 제1 및 제2 채널 패턴들 상에 각각 제공된 제1 게이트 전극 및 제2 게이트 전극; 및 상기 제1 채널 패턴과 상기 제1 게이트 전극 사이의 제1 게이트 절연막 및 상기 제2 채널 패턴과 상기 제2 게이트 전극 사이의 제2 게이트 절연막을 포함할 수 있다. 상기 제1 및 제2 게이트 절연막들 각각은, 계면막 및 상기 계면막 상의 제1 고유전막을 포함하고, 상기 제1 게이트 절연막은, 상기 제1 고유전막 상의 제2 고유전막을 더 포함하며, 상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 크고, 상기 제2 게이트 절연막에는 상기 제2 고유전막이 생략되며, 상기 제2 고유전막은 상기 제1 고유전막보다 밴드 갭이 큰 물질을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판의 코어/페리 영역 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 소스/드레인 패턴들 및 이들을 사이의 채널 패턴, 상기 채널 패턴은 상기 활성 패턴 상에 서로 이격되어 순차적으로 적층된 제1 내지 제3 반도체 패턴들을 포함하고; 상기 제1 내지 제3 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 활성 패턴과 상기 제1 반도체 패턴 사이의 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이의 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이의 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하며; 상기 제1 내지 제3 반도체 패턴들과 상기 상기 게이트 전극 사이의 게이트 절연막, 상기 게이트 절연막은 각각의 상기 제1 내지 제3 반도체 패턴들을 둘러싸고; 상기 게이트 전극의 양 측에 제공된 한 쌍의 게이트 스페이서들; 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴; 상기 한 쌍의 소스/드레인 패턴들 중 적어도 하나에 전기적으로 연결되는 활성 콘택; 상기 게이트 전극에 전기적으로 연결되는 게이트 콘택; 상기 활성 콘택 및 상기 게이트 콘택 상의 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 전기적으로 연결되는 제1 배선들을 포함하고; 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 상기 게이트 절연막은, 각각의 상기 제1 내지 제3 반도체 패턴들 상에 순차적으로 적층된 계면막, 제1 고유전막 및 제2 고유전막을 포함하고, 상기 게이트 절연막의 두께는 3nm 내지 5nm이며, 상기 게이트 전극의 상기 제2 부분의 수직한 방향으로의 두께는, 4nm 내지 8nm일 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 제1 영역 및 제2 영역 상에 각각 제1 활성 패턴 및 제2 활성 패턴을 형성하는 것; 상기 제1 및 제2 활성 패턴들 상에 제1 적층 패턴 및 제2 적층 패턴을 각각 형성하는 것, 상기 제1 및 제2 적층 패턴들 각각은 서로 교번적으로 적층된 희생층들 및 활성층들을 포함하고; 상기 제1 및 제2 적층 패턴들 상에 제1 희생 패턴 및 제2 희생 패턴을 각각 형성하는 것; 상기 제1 및 제2 희생 패턴들을 덮는 층간 절연막을 형성하는 것; 상기 제1 희생 패턴 및 상기 제1 적층 패턴의 상기 희생층들을 제거하여 제1 빈 공간을 형성하는 것; 제2 희생 패턴 및 상기 제2 적층 패턴의 상기 희생층들을 제거하여 제2 빈 공간을 형성하는 것; 상기 제1 및 제2 빈 공간들 내에 계면막, 제1 고유전막 및 제2 고유전막을 순차적으로 형성하는 것; 상기 제1 영역 상에 상기 제1 빈 공간을 채우는 마스크막을 형성하는 것, 상기 마스크막은 상기 제2 영역을 노출하고; 및 상기 제2 빈 공간 내의 상기 제2 고유전막을 선택적으로 제거하는 것을 포함할 수 있다.
본 발명에 따른 EG 소자는 EG 산화막 대신 제1 고유전막과 제2 고유전막의 조합을 통해 얇은 두께에서도 높은 신뢰성과 높은 항복 전압을 확보할 수 있다. 또한 EG 소자의 게이트 절연막의 두께가 상대적으로 작아짐으로써, 채널인 반도체 패턴들 사이에 일함수 금속이 형성될 공간을 충분히 확보할 수 있다. 결과적으로 반도체 소자의 전기적 특성이 향상될 수 있다.
본 발명의 제조 방법에 따르면, EG 소자의 게이트 절연막과 SG 소자의 게이트 절연막을 동시에 형성함으로써 공정 효율을 높이고 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2h는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선, 및 H-H'선에 따른 단면도들이다.
도 3a는 도 2a의 M 영역을 확대한 단면도이고, 도 3b는 도 2c의 N 영역을 확대한 단면도이다.
도 3c는 도 2e의 O 영역을 확대한 단면도이고, 도 3d는 도 2g의 P 영역을 확대한 단면도이다.
도 4는 도 3a의 A 영역을 확대한 단면도이다.
도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6a, 도 8a, 도 10a, 도 12a, 및 도 14a는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b, 도 12b, 및 도 14b는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c, 도 10c, 도 12c, 및 도 14c는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다.
도 6d, 도 8d, 도 10d, 도 12d, 및 도 14d는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다.
도 10e, 도 12e, 및 도 14e는 각각 도 9, 도 11 및 도 13의 E-E'선에 따른 단면도들이다.
도 10f, 도 12f, 및 도 14f는 도 9, 도 11 및 도 13의 F-F'선에 따른 단면도들이다.
도 15a 내지 도 16d는 본 발명의 일 실시예에 따른 제1 및 제2 게이트 절연막들을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2h는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선, 및 H-H'선에 따른 단면도들이다.
도 1을 먼저 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 제1 영역(RG1) 및 제2 영역(RG2) 각각은, 로직 회로를 구성하는 표준 셀이 배치되는 셀 영역일 수 있다. 다른 예로, 제1 영역(RG1)은, 프로세서 코어 또는 I/O 단자를 구성하는 트랜지스터들이 배치되는 주변 영역일 수 있다. 다시 말하면, 제1 영역(RG1)은 로직 다이의 코어/페리 영역일 수 있다. 제1 영역(RG1)은, 게이트 길이(즉, 채널 길이)가 상대적으로 긴 롱 게이트 트랜지스터(또는 롱 채널 트랜지스터)를 포함할 수 있다. 제1 영역(RG1)의 트랜지스터는, 제2 영역(RG2)의 트랜지스터에 비해 고전력으로 작동될 수 있다. 제1 영역(RG1)의 트랜지스터는 extra gate(EG) 소자일 수 있다. 제2 영역(RG2)의 트랜지스터는 single gate(SG) 소자일 수 있다. 이하, 도 1 및 도 2a 내지 도 2d를 참조하여 제1 영역(RG1)의 트랜지스터에 대해 먼저 상세히 설명한다.
제1 영역(RG1)은 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1)을 포함할 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1)이 정의될 수 있다. 다시 말하면, 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 사이에 트렌치(TR)가 위치할 수 있다. 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1)은, 트렌치(TR)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 상에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 각각 제공될 수 있다. 평면적 관점에서, 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 기판(100)의 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1)을 정의할 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들을 덮을 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 활성 패턴(AP1) 상에 한 쌍의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 다시 말하면, 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 한 쌍의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 다시 말하면, 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 중 적어도 하나의 상면은, 그에 인접하는 제3 반도체 패턴(SP3)의 상면보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다.
일 실시예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 다른 실시예로, 제2 소스/드레인 패턴들(SD2)은 실리콘(Si)뿐만 아니라 탄소(C)를 더 포함할 수 있다. 즉, 제2 소스/드레인 패턴들(SD2)은 실리콘 카바이드(SiC)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)이 실리콘 카바이드(SiC)를 포함할 경우, 제2 소스/드레인 패턴(SD2) 내의 탄소(C)의 농도는 10 at% 내지 30 at%일 수 있다. 실리콘 카바이드(SiC)를 포함하는 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 그들 사이의 제2 채널 패턴(CH2)에 인장 응력(tensile stress)을 제공할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다. 도 2a를 다시 참조하여, 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 단면의 형태를 설명한다. 제1 반도체 층(SEL1)은 U자 형태를 가질 수 있다. 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 제2 반도체 층(SEL2)은 제1 반도체 층(SEL1) 상에 제공될 수 있다. 제2 반도체 층(SEL2)의 부피는 제1 반도체 층(SEL1)의 부피보다 클 수 있다. 다시 말하면, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제2 반도체 층(SEL2)의 부피의 비는, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제1 반도체 층(SEL1)의 부피의 비보다 클 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2) 각각은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 구체적으로, 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 제1 반도체 층(SEL1)에 인접하는 제2 반도체 층(SEL2)은 약 40 at%의 게르마늄(Ge) 농도를 갖지만, 제2 반도체 층(SEL2)의 상부는 약 60 at%의 게르마늄(Ge) 농도를 가질 수 있다.
제1 및 제2 반도체 층들(SEL1, SEL2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 층(SEL2)의 불순물의 농도(예를 들어, 원자 퍼센트)는 제1 반도체 층(SEL1)의 불순물의 농도보다 클 수 있다.
제1 반도체 층(SEL1)은, 기판(100)과 제2 반도체 층(SEL2) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 제2 반도체 층(SEL2) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우 채널 저항이 증가할 수 있는데, 제1 반도체 층(SEL1)은 상기 적층 결함을 방지하여 소자의 전기적 특성을 향상시킬 수 있다.
제1 반도체 층(SEL1)은, 후술할 희생층들(SAL)을 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)로 교체하는 공정 동안, 제2 반도체 층(SEL2)을 보호할 수 있다. 다시 말하면, 제1 반도체 층(SEL1)은 희생층들(SAL)을 제거하는 식각 물질이 제2 반도체 층(SEL2)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 게이트 전극(GE1)이 제공될 수 있다. 제1 게이트 전극(GE1)은 제1 PMOSFET 영역(PR1)으로부터 제1 NMOSFET 영역(NR1)으로 연장될 수 있다. 제1 게이트 전극(GE1)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 제1 게이트 전극(GE1)은 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 예를 들어, 제1 폭(W1)은 70nm 내지 300nm일 수 있다.
제1 게이트 전극(GE1)은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 2c를 다시 참조하면, 제1 게이트 전극(GE1)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TOS), 바닥면(BOS) 및 양 측벽들(SIW)을 마주보도록 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 게이트 전극(GE1)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 제1 게이트 전극(GE1)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 제1 게이트 전극(GE1)의 상면보다 높을 수 있다. 일 실시예로, 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 다른 실시예로, 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면보다 낮을 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
제1 게이트 전극(GE1) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 제1 게이트 전극(GE1)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(GE1)과 제1 채널 패턴(CH1) 사이 및 제1 게이트 전극(GE1)과 제2 채널 패턴(CH2) 사이에 제1 게이트 절연막(GI1)이 개재될 수 있다. 제1 게이트 절연막(GI1)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TOS), 바닥면(BOS) 및 양 측벽들(SIW)을 직접 덮을 수 있다 (도 2c 참조). 제1 게이트 절연막(GI1)은, 그 위의 제1 게이트 전극(GE1)의 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(GI1)은, 제1 게이트 전극(GE1) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 제1 게이트 절연막(GI1)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(GE1)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 제1 게이트 절연막(GI1) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
도시되진 않았지만, 제2 금속 패턴은 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3) 내에는 포함되지 않을 수 있고, 제1 게이트 전극(GE1)의 제4 부분(PO4) 내에만 포함될 수 있다. 다시 말하면, 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 제1 금속 패턴, 즉 일함수 금속만을 포함할 수 있다. 제1 게이트 전극(GE1)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 2b를 다시 참조하면, 제1 NMOSFET 영역(NR1) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
내측 스페이서(IP)는 저유전율 물질을 포함할 수 있다. 상기 저유전율 물질은, 실리콘 산화물 또는 실리콘 산화물보다 유전상수가 낮은 물질을 포함할 수 있다. 예를 들어 상기 저유전율 물질은, 실리콘 산화물, 불소 또는 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물(porous silicon oxide), 및 유기 폴리머 유전체(organic polymeric dielectric) 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 제1 게이트 전극(GE1)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 제1 게이트 전극(GE1)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 게이트 콘택(GC)은 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 사이의 소자 분리막(ST) 상에 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다. 게이트 콘택(GC)은, 활성 콘택(AC)과 동일하게, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 배선들(IL1) 및 제1 비아들(VI1)을 포함할 수 있다. 제1 비아들(VI1)은, 제1 배선들(IL1) 아래에 제공될 수 있다. 제1 배선들(IL1)이 제1 방향(D1)을 따라 배치될 수 있다. 제1 배선들(IL1) 각각은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다.
제1 비아들(VI1)은 제1 금속 층(M1)의 제1 배선들(IL1) 아래에 각각 제공될 수 있다. 제1 비아들(VI1)은, 활성 콘택들(AC)과 제1 배선들(IL1) 사이에 각각 개재될 수 있다. 제1 비아들(VI1)은, 게이트 콘택들(GC)과 제1 배선들(IL1) 사이에 각각 개재될 수 있다.
제1 금속 층(M1)의 제1 배선(IL1)과 그 아래의 제1 비아(VI1)는, 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 배선(IL1) 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 제2 배선들(IL2)을 포함할 수 있다. 제2 배선들(IL2) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 배선들(IL2)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아들(VI2)은 제2 배선들(IL2) 아래에 각각 제공될 수 있다. 제2 비아들(VI2)은, 제1 배선들(IL1)과 제2 배선들(IL2) 사이에 각각 개재될 수 있다.
제2 금속 층(M2)의 제2 배선(IL2)과 그 아래의 제2 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 제2 배선(IL2) 및 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 제1 배선들(IL1)과 제2 금속 층(M2)의 제2 배선들(IL2)은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 배선들(IL1)과 제2 배선들(IL2)은, 구리(Cu), 루테늄(Ru), 코발트(Co), 텅스텐(W), 알루미늄(Al) 및 몰리브덴(Mo) 중에서 선택된 적어도 하나의 금속을 포함할 수 있다.
본 발명의 일 실시예로, 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5 등)이 추가로 제공될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
이하, 도 1 및 도 2e 내지 도 2h를 참조하여 제2 영역(RG2)의 트랜지스터에 대해 상세히 설명한다. 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 제1 영역(RG1)의 트랜지스터와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
제2 영역(RG2)은 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2)이 정의될 수 있다. 트렌치(TR)를 채우는 소자 분리막(ST)에 의해 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)이 정의될 수 있다. 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 각각 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2) 상에 제공될 수 있다.
제3 활성 패턴(AP3) 상에 제3 채널 패턴(CH3)이 제공될 수 있고, 제4 활성 패턴(AP4) 상에 제4 채널 패턴(CH4)이 제공될 수 있다. 제3 및 제4 채널 패턴들(CH3, CH4) 각각은, 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있다.
제3 및 제4 채널 패턴들(CH3, CH4)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 앞서 제1 및 제2 채널 패턴들(CH1, CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 비해 짧을 수 있다. 구체적으로, 제3 및 제4 채널 패턴들(CH3, CH4)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 제2 방향(D2)으로의 길이는, 제1 및 제2 채널 패턴들(CH1, CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 제2 방향(D2)으로의 길이보다 작을 수 있다. 즉, 제2 영역(RG2)은, 게이트 길이(즉, 채널 길이)가 상대적으로 짧은 숏 게이트 트랜지스터(또는 숏 채널 트랜지스터)를 포함할 수 있다.
제3 활성 패턴(AP3)의 상부에 제3 소스/드레인 패턴들(SD3)이 제공될 수 있다. 제4 활성 패턴(AP4)의 상부에 제4 소스/드레인 패턴들(SD4)이 제공될 수 있다. 한 쌍의 제3 소스/드레인 패턴들(SD3) 사이에 제3 채널 패턴(CH3)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 개재될 수 있다. 한 쌍의 제4 소스/드레인 패턴들(SD4) 사이에 제4 채널 패턴(CH4)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 개재될 수 있다.
제3 소스/드레인 패턴들(SD3) 각각은, 제1 도전형(예를 들어, p형)의 불순물을 함유하는 에피택시얼 패턴일 수 있다. 제4 소스/드레인 패턴들(SD4) 각각은, 제2 도전형(예를 들어, n형)의 불순물을 함유하는 에피택시얼 패턴일 수 있다. 제3 및 제4 소스/드레인 패턴들(SD3, SD4)은, 앞서 설명한 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 실질적으로 동일할 수 있다.
제3 및 제4 채널 패턴들(CH3, CH4)을 가로지르며 제1 방향(D1)으로 연장되는 제2 게이트 전극들(GE2)이 제공될 수 있다. 제2 게이트 전극(GE2)은 제2 PMOSFET 영역(PR2)으로부터 제2 NMOSFET 영역(NR2)으로 연장될 수 있다. 제2 게이트 전극(GE2)은 제3 및 제4 채널 패턴들(CH3, CH4)과 수직적으로 중첩될 수 있다. 제2 게이트 전극(GE2)은 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 게이트 전극(GE1)의 제1 폭(W1)보다 작을 수 있다. 제2 게이트 전극(GE2)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 제2 게이트 전극(GE2) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)과 유사하게 제1 내지 제4 부분들(PO1-PO4)을 포함할 수 있다. 제2 게이트 전극(GE2)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TOS), 바닥면(BOS) 및 양 측벽들(SIW)을 마주보도록 제공될 수 있다. 즉, 제2 영역(RG2) 상의 트랜지스터 역시 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
도 1 및 도 2e 내지 도 2h를 다시 참조하면, 제2 게이트 전극(GE2)과 제3 채널 패턴(CH3) 사이 및 제2 게이트 전극(GE2)과 제4 채널 패턴(CH4) 사이에 제2 게이트 절연막(GI2)이 개재될 수 있다. 제2 게이트 절연막(GI2)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TOS), 바닥면(BOS) 및 양 측벽들(SIW)을 직접 덮을 수 있다 (도 2g 참조). 제2 게이트 절연막(GI2)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 도 3a 내지 도 3d를 참조하여 후술하겠지만, 제2 영역(RG2) 상의 제2 게이트 절연막(GI2)의 두께는, 제1 영역(RG1) 상의 제1 게이트 절연막(GI1)의 두께보다 작을 수 있다.
제2 NMOSFET 영역(NR2) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은 제2 게이트 전극(GE2)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제4 소스/드레인 패턴(SD4) 사이에 각각 개재될 수 있다. 한편 제2 PMOSFET 영역(PR2) 상에서, 내측 스페이서들(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제3 및 제4 소스/드레인 패턴들(SD3, SD4)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제1 금속 층(M1) 및 제2 금속 층(M2)이 제공될 수 있다. 활성 콘택들(AC), 게이트 콘택(GC), 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이하, 제1 영역(RG1) 상의 제1 채널 패턴(CH1) 및 제1 게이트 절연막(GI1)에 대해 구체적으로 설명한다. 도 3a는 도 2a의 M 영역을 확대한 단면도이고, 도 3b는 도 2c의 N 영역을 확대한 단면도이다.
도 3a 및 도 3b를 참조하면, 제1 게이트 절연막(GI1)은, 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각을 둘러쌀 수 있다. 제1 게이트 절연막(GI1)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면 상에 순차적으로 적층된 계면막(INL), 제1 고유전막(HK1) 및 제2 고유전막(HK2)을 포함할 수 있다. 제1 고유전막(HK1)은 계면막(INL)과 제2 고유전막(HK2) 사이에 개재될 수 있다.
계면막(INL)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면을 직접 덮을 수 있다. 계면막(INL)은, 제1 활성 패턴(AP1)의 상면을 직접 덮을 수 있다. 계면막(INL)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 일 예로, 계면막(INL)은 실리콘 산화막을 포함할 수 있다.
제1 고유전막(HK1)은 계면막(INL) 상에 바로 제공되어, 계면막(INL)과 직접 접촉할 수 있다. 제1 고유전막(HK1)은 하프늄 산화물, 지르코늄 산화물, 이트륨 산화물 또는 이들의 복합체(Complex)를 포함할 수 있다. 일 예로, 제1 고유전막(HK1)은 하프늄 산화물을 포함할 수 있다.
제2 고유전막(HK2)은 제1 고유전막(HK1) 상에 바로 제공되어, 제1 고유전막(HK1)과 직접 접촉할 수 있다. 제2 고유전막(HK2)은 제1 고유전막(HK1)과 다른 고유전율 물질을 포함할 수 있다. 제2 고유전막(HK2)은 제1 고유전막(HK1)보다 밴드 갭이 큰 물질을 포함할 수 있다. 제2 고유전막(HK2)은 제1 고유전막(HK1)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 고유전막(HK2)은 알루미늄 산화물, 마그네슘 산화물, 실리콘 산화물 또는 이들의 복합체를 포함할 수 있다. 일 예로, 제2 고유전막(HK2)은 알루미늄 산화물을 포함할 수 있다.
서로 인접하는 반도체 패턴들(SP1, SP2, SP3) 사이의 공간을 제1 게이트 절연막(GI1) 및 제1 게이트 전극(GE1)이 채울 수 있다. 제1 영역(RG1) 상의 서로 인접하는 반도체 패턴들(SP1, SP2, SP3) 사이의 공간의 크기, 즉 서로 인접하는 반도체 패턴들(SP1, SP2, SP3) 사이의 제3 방향(D3)으로의 거리는 제1 수직 거리(VDI1)일 수 있다. 예를 들어, 제1 수직 거리(VDI1)는 9 nm 내지 13 nm일 수 있다.
제1 게이트 절연막(GI1)은 제1 두께(TK1)를 가질 수 있다. 제1 게이트 절연막(GI1)의 제1 두께(TK1)는, 계면막(INL)의 두께, 제1 고유전막(HK1)의 두께 및 제2 고유전막(HK2)의 두께의 합일 수 있다. 본 발명의 실시예에 따르면, 제1 게이트 절연막(GI1)이 제1 고유전막(HK1)과 제2 고유전막(HK2)의 조합을 포함함으로써, EG 소자임에도 불구하고 제1 게이트 절연막(GI1)이 상당히 작은 두께를 가질 수 있다. 예를 들어, 제1 게이트 절연막(GI1)의 제1 두께(TK1)는 3nm 내지 5nm일 수 있다.
제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 제1 게이트 절연막(GI1)이 채우지 못한 나머지 상기 공간을 채울 수 있다. 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은 제3 방향(D3)으로 제2 두께(TK2)를 가질 수 있다. 제1 수직 거리(VDI1)는 2 x TK1 + TK2일 수 있다. 제1 수직 거리(VDI1)가 고정된 값일 경우, 제2 두께(TK2)는 제1 두께(TK1)의 값에 의해 결정될 수 있다. 본 실시예에 따른 제1 게이트 절연막(GI1)은 상대적으로 작은 두께를 가지므로, 2nm 내지 6nm의 제2 두께(TK2)가 확보될 수 있다.
본 실시예에 따르면, 충분한 제2 두께(TK2)가 확보된다는 의미는, 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)이 서로 인접하는 반도체 패턴들(SP1, SP2, SP3) 사이의 공간을 안정적으로 채울 수 있음을 말한다. 종래의 EG 소자의 경우, 제1 게이트 절연막(GI1)이 상대적으로 두꺼운 EG 산화막을 필수적으로 포함하기 때문에, 제1 게이트 절연막(GI1)의 두께는 5nm 이상으로 두꺼워질 수 밖에 없었다. 결국 한정된 제1 수직 거리(VDI1) 하에서, EG 소자의 제1 게이트 전극(GE1)은 반도체 패턴들(SP1, SP2, SP3) 사이의 공간을 채우기 어려운 문제가 발생하였다.
그러나 본 발명의 실시예에 따른 반도체 소자는, EG 산화막 대신 제1 고유전막(HK1)과 제2 고유전막(HK2)의 조합을 통해, 얇은 두께에서도 높은 신뢰성과 높은 항복 전압(Breakdown Voltage)을 확보할 수 있다. 또한 제1 게이트 절연막(GI1)의 두께가 상대적으로 작아지므로, 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)이 반도체 패턴들(SP1, SP2, SP3) 사이의 공간들을 각각 안정적으로 채울 수 있다.
본 실시예에 따른 반도체 소자는, EG 소자에 있어서 제1 게이트 절연막(GI1)의 두께를 감소시킴에도 높은 신뢰성과 높은 항복 전압을 구현할 수 있다. 나아가 제1 게이트 절연막(GI1)의 두께가 감소됨으로써 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)이 형성될 공간을 충분히 확보할 수 있다. 제1 게이트 전극(GE1)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 앞서 설명한 제1 금속 패턴, 즉 일함수 금속으로 구성되는데, 상기 일함수 금속을 이용하여 EG 소자의 문턱 전압을 용이하게 조절할 수 있다. 결과적으로 반도체 소자의 전기적 특성 역시 향상될 수 있다.
도 4는 도 3a의 A 영역을 확대한 단면도이다. 도 4를 참조하면, 제1 게이트 절연막(GI1)은 다이폴 원소(dipole element)를 포함할 수 있다. 상기 다이폴 원소는 란탄(La), 알루미늄(Al) 또는 이들의 조합을 포함할 수 있다. 다시 말하면, 제1 게이트 절연막(GI1)은 란탄(La), 알루미늄(Al) 또는 이들의 조합을 불순물로 함유할 수 있다. 바람직하기로, 제1 게이트 절연막(GI1)은 상기 다이폴 원소로 란탄(La)을 함유할 수 있다.
제1 게이트 절연막(GI1)은, 상기 다이폴 원소에 의해 제1 고유전막(HK1) 또는 계면막(INL) 부근에 형성된 다이폴-경계(dipole-interface)를 포함할 수 있다. 제1 게이트 절연막(GI1)이 란탄(La)을 함유할 경우, 제1 게이트 전극(GE1)의 유효 일함수를 감소시킬 수 있다. 예를 들어 PMOS 트랜지스터의 경우, 상기 다이폴 원소(La)에 의해 문턱 전압이 증가될 수 있다. 예를 들어 NMOS 트랜지스터의 경우, 상기 다이폴 원소(La)에 의해 문턱 전압이 감소될 수 있다.
도 4에 제1 게이트 절연막(GI1)의 다이폴 원소의 농도 프로파일을 도시하였다. 다이폴 원소의 농도는, 제1 게이트 전극(GE1)과 제2 고유전막(HK2) 사이의 계면에서 계면막(INL)으로 갈수록 증가하다가 최대값에 도달하고, 이후 계면막(INL)과 제1 반도체 패턴(SP1) 사이의 계면으로 갈수록 감소할 수 있다. 즉, 계면막(INL) 내의 다이폴 원소의 농도는 제1 고유전막(HK1) 내의 다이폴 원소의 농도보다 크고, 제1 고유전막(HK1) 내의 다이폴 원소의 농도는 제2 고유전막(HK2) 내의 다이폴 원소의 농도보다 클 수 있다.
제1 게이트 전극(GE1)과 제2 고유전막(HK2) 사이의 계면에서, 다이폴 원소는 제1 농도(CN1)를 가질 수 있다. 계면막(INL) 내에서 다이폴 원소는 제2 농도(CN2)를 가질 수 있다. 계면막(INL)과 제1 반도체 패턴(SP1) 사이의 계면에서, 다이폴 원소는 제3 농도(CN3)를 가질 수 있다. 제2 농도(CN2)는, 제1 게이트 절연막(GI1) 내의 다이폴 원소의 농도의 최대값일 수 있다. 제3 농도(CN3)는 제1 농도(CN1)보다 클 수 있다.
계면막(INL)의 제5 두께(TK5)는 1.0 nm 내지 2.5 nm일 수 있다. 제1 고유전막(HK1)의 제6 두께(TK6)는 0.5 nm 내지 1.5 nm일 수 있다. 제2 고유전막(HK2)의 제7 두께(TK7)는 0.5 nm 내지 1.0 nm일 수 있다. 제5 두께(TK5), 제6 두께(TK6) 및 제7 두께(TK7)는, 앞서 설명한 제1 두께(TK1)가 3nm 내지 5nm를 만족하도록 선택될 수 있다. 본 발명의 일 실시예로, 제5 두께(TK5)는 제6 두께(TK6)와 크거나, 같거나, 또는 작을 수 있다. 제7 두께(TK7)는, 제5 두께(TK5)보다 작고 제6 두께(TK6)보다 작을 수 있다.
본 실시예에 따른 제1 게이트 절연막(GI1)은 다이폴 원소를 추가로 포함함으로써, EG 소자의 문턱 전압을 더욱 용이하게 조절할 수 있다. 결과적으로 반도체 소자의 전기적 특성이 향상될 수 있다.
이하, 제2 영역(RG2) 상의 제3 채널 패턴(CH3) 및 제2 게이트 절연막(GI2)에 대해 구체적으로 설명한다. 도 3c는 도 2e의 O 영역을 확대한 단면도이고, 도 3d는 도 2g의 P 영역을 확대한 단면도이다.
도 3c 및 도 3d를 참조하면, 제2 게이트 절연막(GI2)은, 제3 채널 패턴(CH3)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각을 둘러쌀 수 있다. 제2 게이트 절연막(GI2)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 표면 상에 순차적으로 적층된 계면막(INL) 및 제1 고유전막(HK1)을 포함할 수 있다. 제2 게이트 절연막(GI2)에는 제2 고유전막(HK2)이 생략될 수 있다. 제2 게이트 절연막(GI2)의 계면막(INL) 및 제1 고유전막(HK1)에 관한 구체적인 설명은, 앞서 설명한 제1 게이트 절연막(GI1)의 계면막(INL) 및 제1 고유전막(HK1)과 각각 실질적으로 동일할 수 있다.
서로 인접하는 반도체 패턴들(SP1, SP2, SP3) 사이의 공간을 제2 게이트 절연막(GI2) 및 제2 게이트 전극(GE2)이 채울 수 있다. 제2 영역(RG2) 상의 서로 인접하는 반도체 패턴들(SP1, SP2, SP3) 사이의 공간의 크기, 즉 서로 인접하는 반도체 패턴들(SP1, SP2, SP3) 사이의 제3 방향(D3)으로의 거리는 제2 수직 거리(VDI2)일 수 있다. 예를 들어, 제2 수직 거리(VDI2)는 9 nm 내지 13 nm일 수 있다. 제2 수직 거리(VDI2)는 앞서 설명한 제1 수직 거리(VDI1)와 실질적으로 동일할 수 있다.
제2 게이트 절연막(GI2)은 제3 두께(TK3)를 가질 수 있다. 제2 게이트 절연막(GI2)의 제3 두께(TK3)는, 계면막(INL)의 두께 및 제1 고유전막(HK1)의 두께의 합일 수 있다. 제2 게이트 절연막(GI2)에는 제2 고유전막(HK2)이 생략되므로, 제3 두께(TK3)는 앞서 설명한 제1 두께(TK1)보다 작을 수 있다. 예를 들어, 제3 두께(TK3)는 2nm 내지 4nm일 수 있다.
제2 게이트 전극(GE2)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 제2 게이트 절연막(GI2)이 채우지 못한 나머지 상기 공간을 채울 수 있다. 제2 게이트 전극(GE2)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은 제3 방향(D3)으로 제4 두께(TK4)를 가질 수 있다. 제2 수직 거리(VDI2)는 2 x TK3 + TK4일 수 있다. 제4 두께(TK4)는 앞서 설명한 제2 두께(TK2)보다 클 수 있다. 예를 들어, 제4 두께(TK4)는 4nm 내지 8nm일 수 있다.
제2 게이트 절연막(GI2) 역시 앞서 설명한 다이폴 원소를 포함할 수 있다. 제2 게이트 절연막(GI2)은 제1 고유전막(HK1)과 계면막(INL) 사이에 형성된 다이폴-경계를 포함할 수 있다. 제2 게이트 절연막(GI2) 내의 다이폴 원소의 농도는 계면막(INL) 내에서 최대값을 가질 수 있다.
도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6a, 도 8a, 도 10a, 도 12a, 및 도 14a는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b, 도 10b, 도 12b, 및 도 14b는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c, 도 10c, 도 12c, 및 도 14c는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다. 도 6d, 도 8d, 도 10d, 도 12d, 및 도 14d는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다. 도 10e, 도 12e, 및 도 14e는 각각 도 9, 도 11 및 도 13의 E-E'선에 따른 단면도들이다. 도 10f, 도 12f, 및 도 14f는 도 9, 도 11 및 도 13의 F-F'선에 따른 단면도들이다.
도 5 및 도 6a 내지 도 6d를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 활성층들(ACL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다.
예를 들어, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있다. 희생층들(SAL) 각각의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 제1 영역(RG1) 및 제2 영역(RG2)을 패터닝하여, 제1 내지 제4 활성 패턴들(AP1-AP4)을 정의하는 트렌치들(TR)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 영역(RG1)의 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 상에 각각 형성될 수 있다. 제3 및 제4 활성 패턴들(AP3, AP4)은 제2 영역(RG2)의 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2) 상에 각각 형성될 수 있다.
각각의 제1 내지 제4 활성 패턴들(AP1-AP4) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)을 포함할 수 있다. 적층 패턴(STP)은 상기 패터닝 공정 동안 제1 내지 제4 활성 패턴들(AP1-AP4)과 함께 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 내지 제4 활성 패턴들(AP1-AP4) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 7 및 도 8a 내지 도 8d를 참조하면, 제1 영역(RG1) 상에, 제1 및 제2 활성 패턴들(AP1, AP2) 상의 적층 패턴들(STP)을 가로지르는 제1 희생 패턴(PP1)이 형성될 수 있다. 제2 영역(RG2) 상에, 제3 및 제4 활성 패턴들(AP3, AP4) 상의 적층 패턴들(STP)을 가로지르는 제2 희생 패턴들(PP2)이 형성될 수 있다. 제1 희생 패턴(PP1) 및 제2 희생 패턴들(PP2)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 제1 희생 패턴(PP1)의 폭은, 제2 희생 패턴(PP2)의 폭보다 크게 형성될 수 있다.
구체적으로 제1 및 제2 희생 패턴들(PP1, PP2)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 및 제2 희생 패턴들(PP1, PP2)을 형성하기 위한 상기 패터닝 공정은, 극자외선(Extreme Ultraviolet, EUV)을 이용한 리소그래피(Lithography) 공정을 포함할 수 있다. 본 명세서에서, EUV는 4 nm 내지 124 nm의 파장을, 상세하게는 4 nm 내지 20 nm의 파장을, 더욱 상세하게는 13.5 nm의 파장을 갖는 자외선을 의미할 수 있다. EUV는 6.21 eV 내지 124eV, 상세하게 90eV 내지 95eV의 에너지를 갖는 빛을 의미할 수 있다.
EUV를 이용한 리소그래피 공정은, 포토레지스트막 상에 조사되는 EUV를 이용한 노광 및 현상 공정을 포함할 수 있다. 일 예로, 상기 포토레지스트막은 폴리하이드록시스티렌(Polyhydroxystyrene)과 같은 유기 고분자를 함유하는 유기 포토레지스트일 수 있다. 상기 유기 포토레지스트는 EUV에 반응하는 감광성 화합물(photosensitive compound)을 더 포함할 수 있다. 상기 유기 포토레지스트는 EUV 흡수율이 높은 물질, 예를 들어, 유기 금속 물질(Organometallic material), 아이오딘 함유 물질(Iodine-containing material) 또는 불소 함유 물질(Fluorine-containing material)을 추가로 포함할 수 있다. 다른 예로, 상기 포토레지스트막은 주석 산화물(tin oxide)과 같은 무기 물질을 함유하는 무기 포토레지스트일 수 있다.
상기 포토레지스트막은 비교적 얇은 두께로 형성될 수 있다. EUV에 노광된 포토레지스트막을 현상하여 포토레지스트 패턴들이 형성될 수 있다. 평면적 관점에서, 포토레지스트 패턴들은, 일 방향으로 연장된 라인 형태, 아일랜드 형태, 지그재그 형태, 벌집(honeycomb) 형태, 또는 원 형태를 가질 수 있으나, 이러한 예들에 제한되는 것은 아니다.
상기 포토레지스트 패턴들을 식각 마스크로 그들 아래에 적층된 하나 이상의 마스크 층들을 패터닝하여, 상술한 하드 마스크 패턴들(MP)이 형성될 수 있다. 하드 마스크 패턴들(MP)을 식각 마스크로 타겟 층인 상기 희생막을 패터닝하여, 웨이퍼 상에 목적하는 패턴들, 즉 제1 및 제2 희생 패턴들(PP1, PP2)이 형성될 수 있다.
본 발명의 비교예로, 미세 피치를 갖는 패턴들을 웨이퍼 상에 형성하기 위해서는 두 개 이상의 포토 마스크들을 이용하는 멀티 패터닝 기술(MPT: Multi Patterning Technique)이 필요하다. 반면 본 발명의 실시예에 따른 EUV 리소그래피 공정을 수행할 경우, 한 장의 포토 마스크로도 미세 피치를 갖는 제1 및 제2 희생 패턴들(PP1, PP2)을 형성할 수 있다.
예를 들어, 본 실시예의 EUV 리소그래피 공정으로 구현되는 제1 및 제2 희생 패턴들(PP1, PP2) 사이의 최소 피치는 45nm 이하일 수 있다. 즉, EUV 리소그래피 공정을 수행함에 따라, 멀티 패터닝 기술 없이도 정교하고 미세한 제1 및 제2 희생 패턴들(PP1, PP2)을 구현할 수 있다.
본 발명의 실시예들에 따르면, 상술한 EUV를 이용한 리소그래피 공정은 희생 패턴들(PP)뿐만 아니라 앞서 설명한 제1 내지 제4 활성 패턴들(AP1-AP4)을 형성하기 위한 패터닝 공정에서도 이용될 수 있으며, 특별히 제한되는 것은 아니다.
제1 및 제2 희생 패턴들(PP1, PP2) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 9 및 도 10a 내지 도 10f를 참조하면, 제1 내지 제4 활성 패턴들(AP1-AP4) 상에 각각 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)이 형성될 수 있다. 예를 들어, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 제1 희생 패턴(PP1)의 양측에 각각 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스 영역들(RS1)을 형성할 수 있다. 적층 패턴(STP)을 식각하는 동안, 소자 분리막(ST)이 리세스될 수 있다 (도 10c 참고). 적층 패턴(STP)의 활성층들(ACL)로부터, 서로 인접하는 제1 리세스 영역들(RS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 형성될 수 있다. 서로 인접하는 제1 리세스 영역들(RS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다.
적층 패턴(STP)의 제1 리세스 영역(RS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 제1 반도체 층(SEL1)이 형성될 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스 영역(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 반도체 층(SEL1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제1 반도체 층(SEL1) 상에 제2 SEG 공정을 수행하여, 제2 반도체 층(SEL2)이 형성될 수 있다. 제2 반도체 층(SEL2)은 제1 리세스 영역(RS1)를 완전히 채우도록 형성될 수 있다. 제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2)은 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 상기 제1 및 제2 SEG 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 제1 희생 패턴(PP1)의 양측에 각각 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함하는 제2 채널 패턴(CH2)이 정의될 수 있다.
구체적으로, 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2) 상의 적층 패턴(STP)을 식각하여, 제2 리세스 영역들(RS2)을 형성할 수 있다. 적층 패턴(STP)의 제2 리세스 영역(RS2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제2 소스/드레인 패턴(SD2)을 형성하기 전에, 제2 리세스 영역(RS2)을 통해 노출된 희생층들(SAL)을 부분적으로 제거할 수 있다. 희생층들(SAL)이 부분적으로 제거된 영역에 절연 물질을 채워 내측 스페이서(IP)가 형성될 수 있다.
제3 활성 패턴(AP3) 상의 적층 패턴(STP) 내에 제3 소스/드레인 패턴들(SD3)을 형성하는 것은, 앞서 설명한 제1 소스/드레인 패턴들(SD1)을 형성하는 것과 실질적으로 동일할 수 있다. 제1 소스/드레인 패턴들(SD1)과 제3 소스/드레인 패턴들(SD3)은 동시에 형성될 수 있다. 제3 소스/드레인 패턴들(SD3)이 형성됨에 따라, 한 쌍의 제3 소스/드레인 패턴들(SD3) 사이에 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함하는 제3 채널 패턴(CH3)이 정의될 수 있다.
제4 활성 패턴(AP4) 상의 적층 패턴(STP) 내에 제4 소스/드레인 패턴들(SD4)을 형성하는 것은, 앞서 설명한 제2 소스/드레인 패턴들(SD2)을 형성하는 것과 실질적으로 동일할 수 있다. 제2 소스/드레인 패턴들(SD2)과 제4 소스/드레인 패턴들(SD4)은 동시에 형성될 수 있다. 제4 소스/드레인 패턴들(SD4)이 형성됨에 따라, 한 쌍의 제4 소스/드레인 패턴들(SD4) 사이에 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함하는 제4 채널 패턴(CH4)이 정의될 수 있다. 제4 소스/드레인 패턴들(SD4)을 형성하기 전에, 내측 스페이서(IP)가 형성될 수 있다.
도 11 및 도 12a 내지 도 12f를 참조하면, 제1 내지 제4 소스/드레인 패턴들(SD1-SD4), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 희생 패턴들(PP1, PP2)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 제1 및 제2 희생 패턴들(PP1, PP2)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
제1 및 제2 희생 패턴들(PP1, PP2)이 선택적으로 제거될 수 있다. 제1 희생 패턴(PP1)이 제거됨으로써, 제1 및 제2 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다. 제2 희생 패턴들(PP2)이 제거됨으로써, 제3 및 제4 채널 패턴들(CH3, CH4)을 노출하는 외측 영역(ORG)이 형성될 수 있다. 희생 패턴들(PP)을 제거하는 것은, 폴리실리콘을 선택적으로 식각하는 식각액을 이용한 습식 식각을 포함할 수 있다.
외측 영역(ORG)을 통해 노출된 희생층들(SAL)이 선택적으로 제거되어, 제1 내지 제3 내측 영역들(IRG1-IRG3)이 형성될 수 있다. 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 게르마늄 농도를 갖는 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 게르마늄 농도가 10 at%보다 큰 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다.
상기 식각 공정 동안 제1 및 제2 영역들(RG1, RG2) 상의 희생층들(SAL)이 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 게르마늄 농도를 갖는 희생층(SAL)을 빠르게 제거할 수 있다. 한편 제1 및 제3 소스/드레인 패턴들(SD1, SD3) 각각은, 상대적으로 낮은 게르마늄의 농도를 갖는 제1 반도체 층(SEL1)으로 인해 상기 식각 공정 동안 보호될 수 있다.
희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 내지 제4 활성 패턴들(AP1-AP4) 상에는 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다. 구체적으로, 활성 패턴(AP1-AP4)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
제1 영역(RG1) 상의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 및 외측 영역(ORG)은 제1 빈 공간(ET1)을 구성할 수 있다. 제1 빈 공간(ET1)을 통해 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 노출될 수 있다. 제2 영역(RG2) 상의 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 및 외측 영역(ORG)은 제2 빈 공간(ET2)을 구성할 수 있다. 제2 빈 공간(ET2)을 통해 제3 및 제4 채널 패턴들(CH3, CH4) 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 노출될 수 있다.
도 13 및 도 14a 내지 도 14f를 참조하면, 제1 및 제2 빈 공간들(ET1, ET2) 내에 제1 및 제2 게이트 절연막들(GI1, GI2)이 각각 형성될 수 있다. 제1 게이트 절연막(GI1)은 제1 빈 공간(ET1) 내에 형성되어, 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다. 제2 게이트 절연막(GI2)은 제2 빈 공간(ET2) 내에 형성되어, 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다.
제1 및 제2 빈 공간들(ET1, ET2) 내에 제1 및 제2 게이트 전극들(GE1, GE2)이 각각 형성될 수 있다. 제1 게이트 전극(GE1)은, 제1 빈 공간(ET1)의 제1 내지 제3 내측 영역들(IRG1-IRG3)을 채우는 제1 내지 제3 부분들(PO1, PO2, PO3) 및 외측 영역(ORG)을 채우는 제4 부분(PO4)을 포함할 수 있다. 제2 게이트 전극(GE2)은, 제2 빈 공간(ET2)의 제1 내지 제3 내측 영역들(IRG1-IRG3)을 채우는 제1 내지 제3 부분들(PO1, PO2, PO3) 및 외측 영역(ORG)을 채우는 제4 부분(PO4)을 포함할 수 있다. 각각의 제1 및 제2 게이트 전극들(GE1, GE2) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
도 1 및 도 2a 내지 도 2h를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 내지 제4 소스/드레인 패턴들(SD1, SD2, SD3, SD4)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 제1 및 제2 게이트 전극들(GE1, GE2)과 전기적으로 연결되는 게이트 콘택들(GC)이 형성될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 제1 배선들(IL1)을 형성하는 것을 포함할 수 있다. 제1 금속 층(M1) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다. 제2 금속 층(M2)을 형성하는 것은, 제2 배선들(IL2)을 형성하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 금속 층(M1) 및/또는 제2 금속 층(M2) 내의 상기 배선들(IL1 및/또는 IL2)을 형성하는 것은, EUV를 이용한 리소그래피 공정을 포함할 수 있다. 배선 형성 공정, 즉 BEOL 공정에 사용되는 EUV 리소그래피에 관한 상세한 설명은, 앞서 제1 및 제2 희생 패턴들(PP1, PP2)을 형성하는 방법에서 설명한 것과 실질적으로 동일할 수 있다. 예를 들어, 본 실시예의 EUV 리소그래피 공정으로 구현되는 제1 배선들(IL1) 사이의 최소 피치는 45nm 이하일 수 있다.
도 15a 내지 도 16d는 본 발명의 일 실시예에 따른 제1 및 제2 게이트 절연막들(GI1, GI2)을 형성하는 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 15a 및 도 16a는 도 14a의 M 영역의 형성 방법을 설명하는 단면도들이다. 도 15b 및 도 16b는 도 14c의 N 영역의 형성 방법을 설명하는 단면도들이다. 도 15c 및 도 16c는 도 14d의 O 영역의 형성 방법을 설명하는 단면도들이다. 도 15d 및 도 16d는 도 14f의 P 영역의 형성 방법을 설명하는 단면도들이다.
도 15a 내지 도 15d를 참조하면, 도 11 및 도 12a 내지 도 12f의 결과물 상에 계면막(INL), 제1 고유전막(HK1) 및 제2 고유전막(HK2)이 순차적으로 형성될 수 있다. 구체적으로, 제1 및 제2 빈 공간들(ET1, ET2) 내에 계면막(INL), 제1 고유전막(HK1) 및 제2 고유전막(HK2)이 순차적으로 형성될 수 있다. 다시 말하면, 계면막(INL), 제1 고유전막(HK1) 및 제2 고유전막(HK2)은 제1 및 제2 영역들(RG1, RG2) 상에 모두 형성될 수 있다.
계면막(INL)을 형성하는 것은, 노출된 반도체 물질들(예를 들어, 제1 내지 제3 반도체 패턴들(SP1-SP3) 및 제1 내지 제4 소스/드레인 패턴들(SD1-SD4)) 상에 산화 공정 또는 증착 공정을 수행함으로써 형성될 수 있다. 계면막(INL)을 형성하는 것은, 화학적 산화(chemical oxidation), 오존 산화(O3 oxidation), 밀리초 산화(millisecond oxidation) 및 원자층 증착(ALD) 중 어느 하나를 포함할 수 있다. 계면막(INL)은 실리콘 산화막을 포함할 수 있다. 계면막(INL)은 1.0 nm 내지 2.5 nm의 두께로 형성될 수 있다.
제1 고유전막(HK1)은 계면막(INL) 상에 형성될 수 있다. 제1 고유전막(HK1)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD)과 같은 증착 공정을 이용하여 콘포멀하게 형성될 수 있다. 제1 고유전막(HK1)은 하프늄 산화물, 지르코늄 산화물, 이트륨 산화물 또는 이들의 복합체(Complex)를 포함할 수 있다. 제1 고유전막(HK1)은 0.5 nm 내지 1.5 nm의 두께로 형성될 수 있다.
도시되진 않았지만, 제1 고유전막(HK1) 상에 다이폴 함유 막이 형성될 수 있다. 다이폴 함유 막은 1nm보다 작은 매우 얇은 두께로 제1 고유전막(HK1) 상에 형성될 수 있다. 다이폴 함유 막을 열처리하여, 다이폴 함유 막 내의 다이폴 원소를 계면막(INL)과 제1 고유전막(HK1)으로 확산시킬 수 있다. 다이폴 함유 막은 필요에 따라 형성하는 것이고, 이는 생략될 수 도 있다.
제1 고유전막(HK1) 상에 제2 고유전막(HK2)이 형성될 수 있다. 제2 고유전막(HK2)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD)과 같은 증착 공정을 이용하여 콘포멀하게 형성될 수 있다. 제2 고유전막(HK2)은 제1 고유전막(HK1)보다 밴드 갭이 큰 물질로 형성될 수 있으며, 일 예로 제2 고유전막(HK2)은 알루미늄 산화물을 포함할 수 있다. 제2 고유전막(HK2)은 0.5 nm 내지 1.0 nm의 두께로 형성될 수 있다.
계면막(INL), 제1 고유전막(HK1) 및 제2 고유전막(HK2)은, 제1 및 제2 빈 공간들(ET1, ET2)의 제1 내지 제3 내측 영역들(IRG1-IRG3) 및 외측 영역(ORG)을 부분적으로 채울 수 있다.
도 16a 내지 도 16d를 참조하면, 제1 영역(RG1) 상의 제1 빈 공간(ET1) 내에 마스크막(MAL)이 형성될 수 있다. 마스크막(MAL)은 제1 영역(RG1)만을 덮고, 제2 영역(RG2)을 노출할 수 있다. 따라서, 제2 영역(RG2) 상에 형성된 제2 고유전막(HK2)은, 마스크막(MAL) 형성 후에도 제2 빈 공간(ET2)을 통해 노출될 수 있다.
노출된 제2 영역(RG2) 상의 제2 고유전막(HK2)을 선택적으로 제거할 수 있다. 제2 고유전막(HK2)을 제거하는 것은, 제2 고유전막(HK2)을 선택적으로 식각하는 공정을 포함할 수 있다. 제2 고유전막(HK2)은 제1 고유전막(HK1)에 대해 식각 선택비를 갖는 물질을 포함하므로, 제1 고유전막(HK1)을 남기고 제2 고유전막(HK2)만을 선택적으로 식각할 수 있다.
결과적으로, 제2 영역(RG2) 상의 제2 빈 공간(ET2) 내에는 계면막(INL) 및 제1 고유전막(HK1)만이 잔류하며, 잔류하는 제2 영역(RG2) 상의 계면막(INL) 및 제1 고유전막(HK1)은 제2 게이트 절연막(GI2)을 구성할 수 있다.
한편 제1 영역(RG1) 상의 계면막(INL), 제1 고유전막(HK1) 및 제2 고유전막(HK2)은, 마스크막(MAL)에 의해 보호되어 그대로 잔류할 수 있다. 잔류하는 제1 영역(RG1) 상의 계면막(INL), 제1 고유전막(HK1) 및 제2 고유전막(HK2)은 제1 게이트 절연막(GI1)을 구성할 수 있다.
도 3a 내지 도 3d를 다시 참조하면, 마스크막(MAL)이 제거될 수 있다. 제1 및 제2 빈 공간들(ET1, ET2) 내에 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 각각 형성할 수 있다.
본 실시예에 따른 반도체 소자의 제조 방법은, 제1 및 제2 영역들(RG1, RG2) 상에 공통적으로 계면막(INL), 제1 고유전막(HK1) 및 제2 고유전막(HK2)을 형성한 뒤, 제2 영역(RG2) 상의 제2 고유전막(HK2)만을 선택적으로 제거할 수 있다. 이로써, 제1 및 제2 영역들(RG1, RG2)에 따라 서로 구별되는 특성을 갖는 제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2)을 용이하게 형성할 수 있다. 본 실시예에 따르면 영역에 따라 서로 다른 제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2)을 형성하는 방법이 단순한 공정을 통해 구현되므로, 공정 효율을 높이고 소자의 신뢰성을 향상시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상의 제1 활성 패턴 및 상기 제2 영역 상의 제2 활성 패턴;
    상기 제1 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들 및 이들을 사이의 제1 채널 패턴, 상기 제1 채널 패턴은 상기 제1 활성 패턴 상에 적층된 복수개의 제1 반도체 패턴들을 포함하고;
    상기 제2 활성 패턴 상의 한 쌍의 제2 소스/드레인 패턴들 및 이들을 사이의 제2 채널 패턴, 상기 제2 채널 패턴은 상기 제2 활성 패턴 상에 적층된 복수개의 제2 반도체 패턴들을 포함하며;
    상기 제1 및 제2 채널 패턴들 상에 각각 제공된 제1 게이트 전극 및 제2 게이트 전극; 및
    상기 제1 채널 패턴과 상기 제1 게이트 전극 사이의 제1 게이트 절연막 및 상기 제2 채널 패턴과 상기 제2 게이트 전극 사이의 제2 게이트 절연막을 포함하되,
    상기 제1 및 제2 게이트 절연막들 각각은, 계면막 및 상기 계면막 상의 제1 고유전막을 포함하고,
    상기 제1 게이트 절연막은, 상기 제1 고유전막 상의 제2 고유전막을 더 포함하며,
    상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 크고,
    상기 제2 게이트 절연막에는 상기 제2 고유전막이 생략되며,
    상기 제2 고유전막은 상기 제1 고유전막보다 밴드 갭이 큰 물질을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 고유전막은 하프늄 산화물, 지르코늄 산화물, 이트륨 산화물 또는 이들의 복합체를 포함하고,
    상기 제2 고유전막은 알루미늄 산화물, 마그네슘 산화물 또는 이들의 복합체를 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 게이트 절연막은 다이폴 원소를 포함하고,
    상기 제1 고유전막 내의 상기 다이폴 원소의 농도는, 상기 제2 고유전막 내의 상기 다이폴 원소의 농도보다 크고,
    상기 계면막 내의 상기 다이폴 원소의 농도는, 상기 제1 고유전막 내의 상기 다이폴 원소의 상기 농도보다 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 게이트 절연막의 상기 계면막의 두께는, 상기 제2 게이트 절연막의 상기 계면막의 두께와 실질적으로 동일하고,
    상기 제1 게이트 절연막의 상기 제1 고유전막의 두께는, 상기 제2 게이트 절연막의 상기 제1 고유전막의 두께와 실질적으로 동일한 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 고유전막의 두께는 상기 제1 고유전막의 두께보다 작고,
    상기 제2 고유전막의 두께는 상기 계면막의 두께보다 작은 반도체 소자.
  6. 제5항에 있어서,
    상기 계면막의 상기 두께는 1.0 nm 내지 2.5 nm이고,
    상기 제1 고유전막의 상기 두께는 0.5 nm 내지 1.5 nm이며,
    상기 제2 고유전막의 상기 두께는 0.5 nm 내지 1.0 nm인 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 영역은 extra gate(EG) 소자가 제공되는 영역이고,
    상기 제2 영역은 single gate(SG) 소자가 제공되는 영역인 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 게이트 전극은, 수직적으로 서로 인접하는 상기 제1 반도체 패턴들 사이에 개재된 제1 부분을 포함하고,
    상기 제2 게이트 전극은, 수직적으로 서로 인접하는 상기 제2 반도체 패턴들 사이에 개재된 제2 부분을 포함하며,
    상기 제1 부분의 수직한 방향으로의 두께는, 상기 제2 부분의 수직한 방향으로의 두께보다 작은 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 부분은, 금속 질화막으로 이루어진 일함수 금속을 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 게이트 전극은 상기 제2 고유전막과 직접 접촉하며,
    상기 제2 게이트 전극은 상기 제1 고유전막과 직접 접촉하는 반도체 소자.
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