KR20240058532A - 반도체 소자 및 그의 제조 방법 - Google Patents

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서훈석
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유우경
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 기판 상에 서로 인접하는 활성 패턴들; 상기 활성 패턴들 상에 각각 제공된 서로 인접하는 소스/드레인 패턴들; 상기 활성 패턴들을 가로지르는 제1 분리 구조체 및 제2 분리 구조체, 서로 인접하는 상기 소스/드레인 패턴들은 상기 제1 및 제2 분리 구조체들 사이에 개재되고; 상기 소스/드레인 패턴들 및 상기 제1 및 제2 분리 구조체들 상의 층간 절연막; 서로 인접하는 상기 소스/드레인 패턴들 사이의 관통 비아, 상기 관통 비아는 상기 층간 절연막을 관통하여 상기 기판을 향해 연장되고, 상기 관통 비아의 상면은 상기 층간 절연막의 상면과 공면을 이루며; 상기 층간 절연막의 상기 상면 상에 선택적으로 제공된 유전막, 상기 유전막은 상기 관통 비아의 상기 상면을 오픈하고; 상기 유전막에 의해 상기 관통 비아의 상기 상면에 접속하도록 가이드된 파워 비아; 상기 파워 비아 상에 제공되며, 상기 파워 비아를 통해 상기 관통 비아와 전기적으로 연결되는 파워 배선; 상기 기판의 바닥면 상의 파워 전송 네트워크 층; 및 상기 파워 전송 네트워크 층과 상기 관통 비아 사이의 하부 도전체를 포함한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에 서로 인접하는 활성 패턴들; 상기 활성 패턴들 상에 각각 제공된 서로 인접하는 소스/드레인 패턴들; 상기 활성 패턴들을 가로지르는 제1 분리 구조체 및 제2 분리 구조체, 서로 인접하는 상기 소스/드레인 패턴들은 상기 제1 및 제2 분리 구조체들 사이에 개재되고; 상기 소스/드레인 패턴들 및 상기 제1 및 제2 분리 구조체들 상의 층간 절연막; 서로 인접하는 상기 소스/드레인 패턴들 사이의 관통 비아, 상기 관통 비아는 상기 층간 절연막을 관통하여 상기 기판을 향해 연장되고, 상기 관통 비아의 상면은 상기 층간 절연막의 상면과 공면을 이루며; 상기 층간 절연막의 상기 상면 상에 선택적으로 제공된 유전막, 상기 유전막은 상기 관통 비아의 상기 상면을 오픈하고; 상기 유전막에 의해 상기 관통 비아의 상기 상면에 접속하도록 가이드된 파워 비아; 상기 파워 비아 상에 제공되며, 상기 파워 비아를 통해 상기 관통 비아와 전기적으로 연결되는 파워 배선; 상기 기판의 바닥면 상의 파워 전송 네트워크 층; 및 상기 파워 전송 네트워크 층과 상기 관통 비아 사이의 하부 도전체를 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 복수개의 파워 배선들, 상기 파워 배선들은 제1 방향을 따라 배열되고, 상기 파워 배선들은 제2 방향으로 서로 평행하게 연장되며; 상기 기판 상에 이차원적으로 배치된 복수개의 로직 셀들; 상기 기판 상에 상기 제1 방향을 따라 배열된 복수개의 탭 셀들; 및 상기 기판 아래의 파워 전송 네트워크 층을 포함할 수 있다. 상기 복수개의 탭 셀들 각각은: 상기 기판의 하부에 매립된 하부 도전체, 상기 하부 도전체는 상기 파워 전송 네트워크 층과 전기적으로 연결되고; 층간 절연막을 관통하여 상기 하부 도전체에 접속하는 관통 비아; 상기 층간 절연막의 상기 상면 상에 선택적으로 제공된 유전막, 상기 유전막은 상기 관통 비아의 상기 상면을 오픈하고; 및 상기 관통 비아를 상기 파워 배선들 중 그에 대응하는 것과 전기적으로 연결하는 파워 비아를 포함할 수 있다. 상기 파워 비아는 상기 관통 비아의 상기 상면에 직접 접촉하고, 상기 파워 비아의 폭은 상기 관통 비아의 폭보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 파워 배선 및 제2 파워 배선, 상기 제1 및 제2 파워 배선들은 제1 방향으로 서로 이격되고, 상기 제1 및 제2 파워 배선들은 제2 방향으로 서로 평행하게 연장되며; 상기 제1 및 제2 파워 배선들 사이의 로직 셀 및 탭 셀, 상기 로직 셀 및 상기 탭 셀은 상기 제2 방향으로 서로 인접하고; 상기 로직 셀 상의 제1 활성 패턴 및 제2 활성 패턴, 상기 제1 및 제2 활성 패턴들은 제1 방향으로 서로 이격되고; 상기 제1 활성 패턴 상의 제1 채널 패턴 및 제1 소스/드레인 패턴; 상기 제2 활성 패턴 상의 제2 채널 패턴 및 제2 소스/드레인 패턴, 상기 제2 소스/드레인 패턴은 상기 제1 소스/드레인 패턴과 다른 도전형을 갖고; 상기 제1 및 제2 소스/드레인 패턴들 상의 층간 절연막; 상기 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들에 각각 전기적으로 연결되는 제1 활성 콘택 및 제2 활성 콘택; 상기 탭 셀 상의 제1 관통 비아 및 제2 관통 비아, 상기 제1 및 제2 관통 비아들은 상기 층간 절연막을 관통하여 상기 기판을 향해 연장되며; 상기 층간 절연막의 상면 상에 선택적으로 제공된 유전막, 상기 유전막은 상기 제1 및 제2 관통 비아들의 상면들 및 상기 제1 및 제2 활성 콘택들의 상면들을 노출하고; 상기 유전막에 의해 노출된 상기 제1 관통 비아의 상기 상면에 접촉하는 제1 파워 비아, 상기 제1 파워 비아는 상기 제1 관통 비아와 상기 제1 파워 배선을 서로 전기적으로 연결하고; 상기 유전막에 의해 노출된 상기 제2 관통 비아의 상기 상면에 접촉하는 제2 파워 비아, 상기 제2 파워 비아는 상기 제2 관통 비아와 상기 제2 파워 배선을 서로 전기적으로 연결하며; 상기 유전막에 의해 노출된 상기 제1 활성 콘택의 상기 상면에 접촉하는 제1 비아, 상기 제1 비아는 상기 제1 활성 콘택과 상기 제1 파워 배선을 서로 전기적으로 연결하고; 상기 유전막에 의해 노출된 상기 제2 활성 콘택의 상기 상면에 접촉하는 제2 비아, 상기 제2 비아는 상기 제2 활성 콘택과 상기 제2 파워 배선을 서로 전기적으로 연결하며; 상기 기판의 바닥면 상에 제공된 파워 전송 네트워크 층; 및 상기 파워 전송 네트워크 층과 상기 제1 및 제2 관통 비아들 사이에 각각 제공된 제1 하부 도전체 및 제2 하부 도전체를 포함할 수 있다.
본 발명에 따른 반도체 소자는 층간 절연막의 상면 상에만 선택적으로 제공된 유전막을 통해 파워 비아가 관통 비아에 자기 정렬적으로 접속되도록 허용할 수 있다. 이로써 파워 비아의 폭을 관통 비아의 폭보다 증가시켜 반도체 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5f는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
도 6a 내지 도 14는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 파워 비아를 제조하는 방법을 설명하기 위한 것으로, 도 12d의 M 영역을 확대한 단면도들이다.
도 18 내지 도 21 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 C-C'선에 따른 단면도이다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 1을 참조하면, 싱글 하이트 셀(Single Height Cell, SHC)이 제공될 수 있다. 구체적으로, 기판(100)의 하부에 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 제공될 수 있다. 제1 파워 배선(M1_R1)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 싱글 하이트 셀(SHC)이 정의될 수 있다. 싱글 하이트 셀(SHC)은 하나의 PMOSFET 영역(PR) 및 하나의 NMOSFET 영역(NR)을 포함할 수 있다. 다시 말하면, 싱글 하이트 셀(SHC)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제공된 CMOS 구조를 가질 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각은 제1 방향(D1)으로 제1 폭을 가질 수 있다. 싱글 하이트 셀(SHC)의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
싱글 하이트 셀(SHC)은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
도 2를 참조하면, 더블 하이트 셀(Double Height Cell, DHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 및 제3 파워 배선(M1_R3)이 제공될 수 있다. 제2 파워 배선(M1_R2)은, 제1 파워 배선(M1_R1)과 제3 파워 배선(M1_R3) 사이에 배치될 수 있다. 제3 파워 배선(M1_R3)은 소스 전압(VSS)이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1)과 제3 파워 배선(M1_R3) 사이에 더블 하이트 셀(DHC)이 정의될 수 있다. 더블 하이트 셀(DHC)은 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다.
제1 NMOSFET 영역(NR1)은 제1 파워 배선(M1_R1)에 인접할 수 있다. 제2 NMOSFET 영역(NR2)은 제3 파워 배선(M1_R3)에 인접할 수 있다. 제1 및 제2 PMOSFET 영역들(PR1, PR2)은 제2 파워 배선(M1_R2)에 인접할 수 있다. 평면적 관점에서, 제2 파워 배선(M1_R2)은 제1 및 제2 PMOSFET 영역들(PR1, PR2) 사이에 배치될 수 있다.
더블 하이트 셀(DHC)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다. 제2 높이(HE2)는 도 1의 제1 높이(HE1)의 약 두 배일 수 있다. 더블 하이트 셀(DHC)의 제1 및 제2 PMOSFET 영역들(PR1, PR2)은 묶여서 하나의 PMOSFET 영역으로 동작할 수 있다. 따라서, 더블 하이트 셀(DHC)의 PMOS 트랜지스터의 채널의 크기는, 앞서 도 1의 싱글 하이트 셀(SHC)의 PMOS 트랜지스터의 채널의 크기보다 클 수 있다.
예를 들어, 더블 하이트 셀(DHC)의 PMOS 트랜지스터의 채널의 크기는 싱글 하이트 셀(SHC)의 PMOS 트랜지스터의 채널의 크기의 약 두 배일 수 있다. 결과적으로, 더블 하이트 셀(DHC)은 싱글 하이트 셀(SHC)에 비해 더 고속으로 동작할 수 있다. 본 발명에 있어서, 도 2에 나타난 더블 하이트 셀(DHC)은 멀티 하이트 셀로 정의될 수 있다. 도시되진 않았지만, 멀티 하이트 셀은, 셀 높이가 싱글 하이트 셀(SHC)의 약 세 배인 트리플 하이트 셀을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 싱글 하이트 셀(SHC1), 제2 싱글 하이트 셀(SHC2) 및 더블 하이트 셀(DHC)이 이차원 적으로 배치될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 싱글 하이트 셀(SHC1)과 제1 방향(D1)으로 인접할 수 있다.
더블 하이트 셀(DHC)은 제1 및 제3 파워 배선들(M1_R1, M1_R3) 사이에 배치될 수 있다. 더블 하이트 셀(DHC)은 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)과 제2 방향(D2)으로 인접할 수 있다.
제1 싱글 하이트 셀(SHC1)과 더블 하이트 셀(DHC) 사이에 제1 탭 셀(TC1)이 제공될 수 있다. 제2 싱글 하이트 셀(SHC2)과 더블 하이트 셀(DHC) 사이에 제2 탭 셀(TC2)이 제공될 수 있다. 제1 탭 셀(TC1)과 제2 탭 셀(TC2)은 제1 방향(D1)을 따라 정렬될 수 있다.
제1 및 제2 탭 셀들(TC1, TC2) 각각은, 후술할 파워 전송 네트워크로부터 파워 배선(M1_R1-M1_R3)에 전압을 인가하기 위한 셀일 수 있다. 탭 셀은 로직 셀과는 달리 논리 소자를 포함하지 않을 수 있다. 다시 말하면, 탭 셀은 파워 배선에 전압을 인가하는 기능을 수행하지만, 회로적인 기능은 수행하지 않는 일종의 더미 셀일 수 있다.
도 3에 나타난 바와 같이, 제1 및 제2 탭 셀들(TC1, TC2)은 로직 셀들(SHC1, SHC2, DHC)이 배치된 셀 영역 내에서 로직 셀들(SHC1, SHC2, DHC) 사이에 배치될 수 있다. 도 3에 도시된 제1 및 제2 탭 셀들(TC1, TC2)과 로직 셀들(SHC1, SHC2, DHC)간의 배치 관계는 단순히 예시적인 것이고, 로직 셀들과 탭 셀들간의 배치는 다양하게 변경될 수 있다.
본 발명의 일 실시예로, 제1 탭 셀(TC1)과 제1 싱글 하이트 셀(SHC1) 사이 및 제2 탭 셀(TC2)과 제2 싱글 하이트 셀(SHC2) 사이에 제1 분리 구조체(DB1)가 제공될 수 있다. 제1 탭 셀(TC1)과 더블 하이트 셀(DHC) 사이 및 제2 탭 셀(TC2)과 더블 하이트 셀(DHC) 사이에 제2 분리 구조체(DB2)가 제공될 수 있다. 분리 구조체(DB)에 의해, 로직 셀(SHC1, SHC2, DHC)의 활성 영역이 탭 셀(TC1, TC2)의 활성 영역으로부터 전기적으로 분리될 수 있다.
제1 및 제2 탭 셀들(TC1, TC2)은, 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)에 각각 연결되는 제1 내지 제3 관통 비아들(TVI1, TVI2, TVI3)을 포함할 수 있다. 제1 내지 제3 관통 비아들(TVI1, TVI2, TVI3)을 통해, 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)이 기판(100)의 아래의 파워 전송 네트워크와 전기적으로 연결될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5f는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다. 도 4 및 도 5a 내지 도 5f에 도시된 반도체 소자는, 도 3의 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 및 제1 및 제2 탭 셀들(TC1, TC2)을 보다 구체적으로 나타낸 일 예이다.
도 4 및 도 5a 내지 도 5f를 참조하면, 기판(100) 상에 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 및 제1 및 제2 탭 셀들(TC1, TC2)이 제공될 수 있다. 각각의 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 각각의 제1 및 제2 탭 셀들(TC1, TC2) 상에는 더미 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘-저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)은 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 가질 수 있다. 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 각각은, 제2 방향(D2)으로 연장될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)을 포함할 수 있고, 제2 싱글 하이트 셀(SHC2)은 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1)은 각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제공될 수 있다. 제2 활성 패턴(AP2)은 각각의 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 나노시트일 수 있다.
제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SDㄹㅈ1)은 버퍼층(BFL) 및 버퍼층(BFL) 상의 메인층(MAL)을 포함할 수 있다. 도 5a를 다시 참조하면, 버퍼층(BFL)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 일 실시예로, 버퍼층(BFL)은 실질적으로 콘포멀한 두께를 가질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 버퍼층(BFL)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 버퍼층(BFL)의 제2 방향(D2)으로의 두께와 실질적으로 동일할 수 있다.
다른 실시예로, 버퍼층(BFL)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 버퍼층(BFL)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 버퍼층(BFL)의 제2 방향(D2)으로의 두께보다 클 수 있다. 버퍼층(BFL)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다.
메인층(MAL)은 버퍼층(BFL)을 제외한 제1 리세스(RS1)의 남은 영역의 대부분을 채울 수 있다. 메인층(MAL)의 부피는 버퍼층(BFL)의 부피보다 클 수 있다. 버퍼층(BFL) 및 메인층(MAL) 각각은 실리콘-저마늄(SiGe)을 포함할 수 있다. 구체적으로, 버퍼층(BFL)은 상대적으로 저농도의 저마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 버퍼층(BFL)은 저마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 버퍼층(BFL)의 저마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
메인층(MAL)은 상대적으로 고농도의 저마늄(Ge)을 함유할 수 있다. 일 예로, 메인층(MAL)의 저마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 메인층(MAL)의 저마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 버퍼층(BFL)에 인접하는 메인층(MAL)은 약 40 at%의 저마늄(Ge) 농도를 갖지만, 메인층(MAL)의 상부는 약 60 at%의 저마늄(Ge) 농도를 가질 수 있다.
버퍼층(BFL) 및 메인층(MAL) 각각은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)을 포함할 수 있다. 버퍼층(BFL) 및 메인층(MAL) 각각의 상기 불순물 농도는 1E18 atom/cm3 내지 5E22 atom/cm3일 수 있다. 메인층(MAL)의 불순물의 농도는 버퍼층(BFL)의 불순물의 농도보다 클 수 있다.
버퍼층(BFL)은, 기판(100)(즉, 제1 활성 패턴(AP1))과 메인층(MAL) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 메인층(MAL) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우, 채널 저항이 증가할 수 있다. 버퍼층(BFL)은, 후술할 제2 반도체 층들(SAL)을 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)로 교체하는 공정 동안, 메인층(MAL)을 보호할 수 있다. 다시 말하면, 버퍼층(BFL)은 제2 반도체 층들(SAL)을 제거하는 식각 물질이 메인층(MAL)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
제2 소스/드레인 패턴들(SD2) 각각은 실리콘(Si)을 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은, 그가 n형을 갖도록 하는 불순물(예를 들어, 인, 비소 또는 안티모니)을 더 포함할 수 있다. 제2 소스/드레인 패턴(SD2)의 불순물 농도는 1E18 atom/cm3 내지 5E22 atom/cm3일 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 내측 전극(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 내측 전극(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 내측 전극(PO3), 및 제3 반도체 패턴(SP3) 위의 외측 전극(PO4)을 포함할 수 있다.
도 5e를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
게이트 커팅 패턴들(CT)이 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 사이의 경계 상에 제공될 수 있다. 게이트 커팅 패턴들(CT)은 상기 경계를 따라 상기 제1 피치로 배열될 수 있다. 평면적 관점에서, 게이트 커팅 패턴들(CT)은 게이트 전극들(GE) 상에 각각 중첩되게 배치될 수 있다. 게이트 커팅 패턴들(CT)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
제1 싱글 하이트 셀(SHC1) 상의 게이트 전극(GE)은, 제2 싱글 하이트 셀(SHC2) 상의 게이트 전극(GE)과 게이트 커팅 패턴(CT)에 의해 서로 분리될 수 있다. 제1 싱글 하이트 셀(SHC1) 상의 게이트 전극(GE)과 그와 제1 방향(D1)으로 정렬된 제2 싱글 하이트 셀(SHC2) 상의 게이트 전극(GE) 사이에 게이트 커팅 패턴(CT)이 개재될 수 있다. 다시 말하면, 제1 방향(D1)으로 연장되는 게이트 전극(GE)이 게이트 커팅 패턴들(CT)에 의해 복수개의 게이트 전극들(GE)로 분리될 수 있다.
도 4 및 도 5a 내지 도 5f를 다시 참조하면, 게이트 전극(GE)의 외측 전극(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다 (도 5e 참조). 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 외측 전극(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 5b를 다시 참조하면, 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 내측 스페이서들(IP)이 제공될 수 있다. 다시 말하면, 제2 활성 패턴(AP2) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
셀들 사이의 경계들에 분리 구조체들(DB)이 각각 제공될 수 있다. 예를 들어, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)과 제1 및 제2 탭 셀들(TC1, TC2) 사이에 제1 분리 구조체(DB1)가 제공될 수 있다. 제1 및 제2 탭 셀들(TC1, TC2)과 그에 인접하는 다른 로직 셀 사이에 제2 분리 구조체(DB2)가 제공될 수 있다. 제1 및 제2 탭 셀들(TC1, TC2) 각각은, 한 쌍의 분리 구조체들(DB1, DB2) 사이에 제공될 수 있다.
분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 상기 제1 피치와 동일할 수 있다. 본 발명의 일 실시예로, 제1 및 제2 탭 셀들(TC1, TC2) 각각의 제2 방향(D2)으로의 폭은, 상기 제1 피치와 실질적으로 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 하나의 셀의 활성 영역을, 그에 인접하는 다른 셀의 활성 영역으로부터 전기적으로 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이 각각에 금속-반도체 화합물 층(SC), 예를 들어 실리사이드 층이 각각 개재될 수 있다. 활성 콘택(AC)은, 금속-반도체 화합물 층(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 예를 들어, 금속-반도체 화합물 층(SC)은 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 평면적 관점에서, 제1 싱글 하이트 셀(SHC1) 상의 두 개의 게이트 콘택들(GC)은 제1 PMOSFET 영역(PR1) 상에 중첩되게 배치될 수 있다. 다시 말하면, 제1 싱글 하이트 셀(SHC1) 상의 두 개의 게이트 콘택들(GC)은 제1 활성 패턴(AP1) 상에 제공될 수 있다 (도 5a 참조). 평면적 관점에서, 제1 싱글 하이트 셀(SHC1) 상의 한 개의 게이트 콘택(GC)은 제1 NMOSFET 영역(NR1) 상에 중첩되게 배치될 수 있다. 다시 말하면, 제1 싱글 하이트 셀(SHC1) 상의 한 개의 게이트 콘택(GC)은 제2 활성 패턴(AP2) 상에 제공될 수 있다 (도 5b 참조).
게이트 콘택(GC)은, 게이트 전극(GE) 상에서 위치의 제한 없이 자유롭게 배치될 수 있다. 예를 들어, 제2 싱글 하이트 셀(SHC2) 상의 게이트 콘택들(GC)은, 제2 PMOSFET 영역(PR2), 제2 NMOSFET 영역(NR2) 및 트렌치(TR)를 채우는 소자 분리막(ST) 상에 각각 배치될 수 있다 (도 4 참조).
본 발명의 일 실시예로, 도 5a 및 도 5d를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 상부 절연 패턴(UIP)의 바닥면은 게이트 콘택(GC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상면은, 상부 절연 패턴(UIP)에 의해 게이트 콘택(GC)의 바닥면보다 더 낮게 내려올 수 있다. 이로써, 게이트 콘택(GC)이 그와 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
도 4, 도 5c 및 도 5f를 다시 참조하면, 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)을 포함할 수 있다. 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 파워 배선(M1_R1)은 제1 싱글 하이트 셀(SHC1)의 일 경계 상에 배치될 수 있다. 제2 파워 배선(M1_R2)은 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 사이의 경계 상에 배치될 수 있다. 제3 파워 배선(M1_R3)은 제2 싱글 하이트 셀(SHC2)의 일 경계 상에 배치될 수 있다.
도 5c 및 도 5d를 다시 참조하면, 대표적으로 제2 파워 배선(M1_R2)은 적어도 하나의 활성 콘택(AC)과 전기적으로 연결될 수 있다. 제2 파워 배선(M1_R2)과 상기 적어도 하나의 활성 콘택(AC) 사이에 제1 비아(VI1)가 제공될 수 있다.
도 4, 도 5c 및 도 5f를 다시 참조하면, 제1 및 제2 탭 셀들(TC1, TC2) 상에 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)에 각각 전기적으로 연결되는 제1 내지 제3 관통 비아들(TVI1, TVI2, TVI3)이 제공될 수 있다.
대표적으로, 제2 관통 비아(TVI2)가 제2 층간 절연막(120)부터 기판(100)의 하부까지 수직적으로 연장될 수 있다. 제2 관통 비아(TVI2)의 상면은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 제2 관통 비아(TVI2)의 바닥면은, 트렌치(TR)의 바닥보다 더 낮을 수 있다.
제2 관통 비아(TVI2)와 제2 파워 배선(M1_R2) 사이에 파워 비아(GVI)가 제공될 수 있다. 파워 비아(GVI)를 통해 제2 관통 비아(TVI2)와 제2 파워 배선(M1_R2)이 서로 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 제2 층간 절연막(120) 상에 유전막(DOD)이 제공될 수 있다. 유전막(DOD)은 제2 층간 절연막(120)의 상면과 직접 접촉할 수 있다. 유전막(DOD)은 활성 콘택들(AC), 게이트 콘택들(GC) 및 관통 비아들(TVI1-TVI3)을 제외한 제2 층간 절연막(120)의 상면 상에만 선택적으로 배치될 수 있다. 이는, 유전막(DOD)이 도전체를 제외한 절연막(즉, 제2 층간 절연막(120))의 상면 상에만 선택적으로 형성되었기 때문이다.
유전막(DOD)은 X 및 Y를 함유할 수 있다. 상기 X는 Si, Ge, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 원소이고, 상기 Y는 O 또는 N일 수 있다. 유전막(DOD)은 탄소(C) 및/또는 수소(H)를 더 함유할 수도 있다. 일 실시예로, 유전막(DOD)은 제3 층간 절연막(130)과 실질적으로 동일한 물질을 포함할 수 있다. 일 예로, 유전막(DOD)은 Al2O3, HfO, SiO2, SiCOH 또는 SiOC를 포함할 수 있다.
대표적으로, 제2 관통 비아(TVI2)의 상면은 유전막(DOD)에 의해 노출될 수 있다. 파워 비아(GVI)의 폭(또는 직경)은 제2 관통 비아(TVI2)의 폭(또는 직경)보다 클 수 있다. 유전막(DOD)은 파워 비아(GVI)가 제2 관통 비아(TVI2)의 상면에 정확히 접속하도록 가이드할 수 있다. 다시 말하면, 파워 비아(GVI)는 유전막(DOD)에 의해 제2 관통 비아(TVI2) 상에 자기-정렬적으로 형성될 수 있다.
본 발명의 실시예들에 따르면, 파워 비아(GVI)의 폭(또는 직경)이 커지더라도, 유전막(DOD)이 파워 비아(GVI)가 제2 관통 비아(TVI2)에만 접속되도록 가이드할 수 있다. 따라서 본 발명에 따른 파워 비아(GVI)의 폭(또는 직경)은 제2 관통 비아(TVI2)의 폭(또는 직경)보다 더 크게 제공될 수 있다. 파워 비아(GVI)의 폭이 커짐으로써, 파워 비아(GVI)가 제2 관통 비아(TVI2)와 오정렬되더라도 파워 비아(GVI)는 제2 관통 비아(TVI2)에 안정적으로 접속할 수 있다. 결과적으로 반도체 소자의 신뢰성이 향상될 수 있다.
기판(100) 내에 매립된 제1 내지 제3 하부 도전체들(LVI1, LVI2, LVI3)이 제공될 수 있다. 제1 내지 제3 하부 도전체들(LVI1, LVI2, LVI3)은 각각 제1 내지 제3 관통 비아들(TVI1, TVI2, TVI3)과 연결될 수 있다. 제1 내지 제3 하부 도전체들(LVI1, LVI2, LVI3)은 각각 제1 내지 제3 관통 비아들(TVI1, TVI2, TVI3)과 수직적으로 중첩될 수 있다.
대표적으로 도 5f를 다시 참조하면, 제2 하부 도전체(LVI2)가 기판(100)의 바닥면(100b)으로부터 제2 관통 비아(TVI2)의 바닥면까지 수직적으로 연장될 수 있다. 제2 하부 도전체(LVI2)의 상면은 제2 관통 비아(TVI2)의 바닥면과 접촉할 수 있다.
관통 비아(TVI1-TVI3)와 하부 도전체(LVI1-LVI3)는 서로 동일하거나 다른 금속을 포함할 수 있다. 예를 들어, 관통 비아(TVI1-TVI3)는 구리, 몰리브덴, 텅스텐 또는 루테늄을 포함할 수 있다. 하부 도전체(LVI1-LVI3)는 구리 또는 텅스텐을 포함할 수 있다. 관통 비아(TVI1-TVI3)와 하부 도전체(LVI1-LVI3)는 서로 정렬될 수 있다. 다시 말하면, 관통 비아(TVI1-TVI3)의 중심 라인과 하부 도전체(LVI1-LVI3)의 중심 라인은 서로 정렬될 수 있다.
관통 비아(TVI1-TVI3)의 폭은 제3 방향(D3)으로 갈수록 증가할 수 있다. 다시 말하면, 관통 비아(TVI1-TVI3)의 폭은 기판(100)의 바닥면(100b)에 가까워질수록 감소할 수 있다. 하부 도전체(LVI1-LVI3)의 폭은, 기판(100)의 바닥면(100b)에 가까워질수록 증가할 수 있다. 이로써 관통 비아(TVI1-TVI3)와 하부 도전체(LVI1-LVI3)는 모래시계 형태를 구성할 수 있다.
관통 비아(TVI1-TVI3)의 측벽 상에 상부 스페이서(TSP)가 제공될 수 있다. 상부 스페이서(TSP)는 실리콘 기반의 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막)을 포함할 수 있다. 하부 도전체(LVI1-LVI3)의 측벽 상에 하부 스페이서(LSP)가 제공될 수 있다. 하부 스페이서(LSP)는 실리콘 기반의 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막)을 포함할 수 있다.
기판(100)의 바닥면(100b) 상에 파워 전송 네트워크 층(PDN)이 제공될 수 있다. 파워 전송 네트워크 층(PDN)은 제1 내지 제3 하부 도전체들(LVI1, LVI2, LVI3)과 전기적으로 연결된 복수개의 하부 배선들을 포함할 수 있다. 다시 말하면, 파워 전송 네트워크 층(PDN)은 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)과 전기적으로 연결될 수 있다.
일 예로, 파워 전송 네트워크 층(PDN)은 제1 및 제3 파워 배선들(M1_R1, M1_R3)에 소스 전압(VSS)을 인가하기 위한 배선 네트워크를 포함할 수 있다. 파워 전송 네트워크 층(PDN)은 제2 파워 배선(M1_R2)에 드레인 전압(VDD)을 인가하기 위한 배선 네트워크를 포함할 수 있다.
도 4 및 도 5a 내지 도 5f를 다시 참조하면, 제1 금속 층(M1)은 제1 배선들(M1_I)을 더 포함할 수 있다. 제1 배선들(M1_I)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 금속 층(M1)의 제1 배선들(M1_I) 아래에 각각 제공될 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC)과 제1 배선(M1_I)이 서로 전기적으로 연결될 수 있다. 제1 비아(VI1)를 통해 게이트 콘택(GC)과 제1 배선(M1_I)이 서로 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 파워 비아(GVI)는 제1 폭(또는 제1 직경)(WI1)을 가질 수 있고, 제1 비아(VI1)는 제2 폭(또는 제2 직경)(WI2)을 가질 수 있다 (도 5c 참조). 제1 폭(WI1)과 제2 폭(WI2)은 서로 다를 수 있다. 제1 폭(WI1)은 제2 폭(WI2)보다 클 수 있다.
제1 금속 층(M1)의 제1 배선(M1_I)과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 제1 배선(M1_I) 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 복수개의 제2 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 제2 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 배선들(M2_I) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아(VI2)를 통해 제1 금속 층(M1)의 제1 배선(M1_I)과 제2 금속 층(M2)의 제2 배선(M2_I)이 서로 전기적으로 연결될 수 있다. 일 예로, 제2 금속 층(M2)의 제2 배선(M2_I)과 그 아래의 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 제1 배선(M1_I)과 제2 금속 층(M2)의 제2 배선(M2_I)은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 제1 배선(M1_I)과 제2 금속 층(M2)의 제2 배선(M2_I)은, 알루미늄, 구리, 텅스텐, 몰리브데늄, 루테늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
본 발명의 실시예들에 따른 관통 비아(TVI1-TVI3)와 하부 도전체(LVI1-LVI3)는 각각 서로 다른 공정을 통해 개별적으로 형성될 수 있다. 다시 말하면, 파워 전송 네트워크 층(PDN)에서 제1 금속 층(M1)까지 연장되는 수직 콘택이 관통 비아(TVI1-TVI3)와 하부 도전체(LVI1-LVI3)의 두 부분으로 나뉘어져 각각 독립적으로 형성될 수 있다. 결과적으로 본 발명에 따르면, 종횡비가 큰 수직 콘택(TVI 및 LVI) 내에 금속이 잘 채워질 수 있고, 이로써 소자의 신뢰성이 향상될 수 있다.
본 발명의 수직 콘택(TVI 및 LVI)은 관통 비아(TVI)와 하부 도전체(LVI)로 나뉘어져 각각 기판(100)의 전면 및 후면 상에서 형성될 수 있다. 따라서 수직 콘택의 형성을 위해 필요로 하는 면적이 줄어들 수 있다. 결과적으로 탭 셀의 사이즈가 줄어들 수 있다.
본 발명의 실시예들에 따른 탭 셀(TC1, TC2)은 게이트 전극들(GE) 사이의 간격인 제1 피치의 크기로 제공될 수 있다. 다시 말하면, 본 발명의 탭 셀(TC1, TC2)은 매우 작은 사이즈를 가질 수 있다. 탭 셀(TC1, TC2)의 사이즈가 작아짐으로써, 로직 다이 내에 로직 셀들이 배치될 수 있는 면적이 더 증가할 수 있다. 결과적으로 본 발명은 반도체 소자의 집적도를 향상시킬 수 있다.
도 6a 내지 도 14는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 도 4의 A-A'선에 대응하는 단면도들이다. 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 도 4의 B-B'선에 대응하는 단면도들이다. 도 8c 및 도 9c는 도 4의 D-D'선에 대응하는 단면도들이다. 도 6b, 도 7b, 도 10c, 도 11c 및 도 12c는 도 4의 E-E'선에 대응하는 단면도들이다. 도 11d, 도 12d, 도 13 및 도 14는 도 4의 F-F'선에 대응하는 단면도들이다.
도 6a 및 도 6b를 참조하면, 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 제1 및 제2 NMOSFET 영역들(NR1, NR2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 서로 교번적으로 적층된 제1 반도체 층들(ACL) 및 제2 반도체 층들(SAL)이 형성될 수 있다. 제1 반도체 층들(ACL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 제2 반도체 층들(SAL)은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 다른 하나를 포함할 수 있다.
제2 반도체 층(SAL)은 제1 반도체 층(ACL)에 대해 식각 선택비를 가질 수 있는 물질을 포함할 수 있다. 예를 들어, 제1 반도체 층들(ACL)은 실리콘(Si)을 포함할 수 있고, 제2 반도체 층들(SAL)은 실리콘-저마늄(SiGe)을 포함할 수 있다. 제2 반도체 층들(SAL) 각각의 저마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 활성 패턴(AP1)은 각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 형성될 수 있다. 제2 활성 패턴(AP2)은 각각의 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 형성될 수 있다. 평면적 관점에서, 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장되는 라인 형태를 가질 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 제1 반도체 층들(ACL) 및 제2 반도체 층들(SAL)을 포함할 수 있다. 적층 패턴(STP)은 상기 패터닝 공정 동안 제1 및 제2 활성 패턴들(AP1, AP2)과 함께 형성될 수 있다. 적층 패턴(STP)은 더미 패턴(DAP) 상에도 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 7a 및 도 7b를 참조하면, 기판(100) 상에 적층 패턴들(STP)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 8a 내지 도 8c를 참조하면, 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 내에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 더 리세스될 수 있다 (도 8c 참고). 제1 및 제2 리세스들(RS1, RS2)이 형성되는 동안, 더미 패턴(DAP) 상의 적층 패턴(STP)은 제거될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내의 제2 리세스들(RS2)은, 제1 리세스들(RS1)을 형성하는 것과 동일한 방법으로 형성될 수 있다.
제1 반도체 층들(ACL)로부터, 서로 인접하는 제1 리세스들(RS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 제1 반도체 층들(ACL)로부터, 서로 인접하는 제2 리세스들(RS2) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 각각 형성될 수 있다. 서로 인접하는 제1 리세스들(RS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다. 서로 인접하는 제2 리세스들(RS2) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 채널 패턴(CH2)을 구성할 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 버퍼층(BFL)이 형성될 수 있다. 버퍼층(BFL)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
버퍼층(BFL)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 버퍼층(BFL)은 상대적으로 저농도의 저마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 버퍼층(BFL)은 저마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 버퍼층(BFL)의 저마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
버퍼층(BFL) 상에 제2 SEG 공정을 수행하여, 메인층(MAL)이 형성될 수 있다. 메인층(MAL)은 제1 리세스(RS1)를 완전히 채우거나 거의 다 채우도록 형성될 수 있다. 메인층(MAL)은 상대적으로 고농도의 저마늄(Ge)을 함유할 수 있다. 일 예로, 메인층(MAL)의 저마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
본 발명의 일 실시예로, 메인층(MAL) 상에 제3 SEG 공정을 수행하여, 캐핑층이 형성될 수 있다. 상기 캐핑층은 실리콘(Si)을 포함할 수 있다. 상기 캐핑층의 실리콘(Si)의 농도는 98 at% 내지 100 at%일 수 있다.
버퍼층(BFL) 및 메인층(MAL)을 형성하는 동안, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론, 갈륨 또는 인듐)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다.
제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제2 소스/드레인 패턴(SD2)을 형성하는 동안, 제2 소스/드레인 패턴(SD2)이 n형을 갖도록 하는 불순물(예를 들어, 인, 비소 또는 안티모니)이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제2 소스/드레인 패턴(SD2)이 형성된 후 제2 소스/드레인 패턴(SD2)에 불순물이 주입될 수 있다.
본 발명의 일 실시예로, 제2 소스/드레인 패턴(SD2)을 형성하기 전에, 제2 리세스(RS2)를 통해 노출된 제2 반도체 층(SAL)의 일부를 절연 물질로 교체하여 내측 스페이서(IP)를 형성할 수 있다. 결과적으로, 제2 소스/드레인 패턴(SD2)과 제2 반도체 층들(SAL) 사이에 내측 스페이서들(IP)이 각각 형성될 수 있다.
도 10a 내지 도 10c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
포토리소그래피를 이용하여, 희생 패턴(PP)의 일 영역을 선택적으로 오픈할 수 있다. 예를 들어, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 사이의 경계 상의 희생 패턴(PP)의 일 영역이 선택적으로 오픈될 수 있다. 오픈된 희생 패턴(PP)의 영역을 선택적으로 식각하여 제거할 수 있다. 희생 패턴(PP)이 제거된 공간에 절연 물질을 채워, 게이트 커팅 패턴(CT)이 형성될 수 있다 (도 10c 참조).
노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써, 제1 및 제2 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 10c 참조). 희생 패턴들(PP)을 제거하는 것은, 폴리실리콘을 선택적으로 식각하는 식각액을 이용한 습식 식각을 포함할 수 있다.
외측 영역(ORG)을 통해 노출된 제2 반도체 층들(SAL)이 선택적으로 제거되어, 내측 영역들(IRG)이 형성될 수 있다 (도 10c 참조). 구체적으로, 제2 반도체 층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 제2 반도체 층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 저마늄 농도를 갖는 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 저마늄 농도가 10 at%보다 큰 실리콘-저마늄에 대해 높은 식각률을 가질 수 있다.
상기 식각 공정 동안 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상의 제2 반도체 층들(SAL)이 완전히 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 저마늄 농도를 갖는 제2 반도체 층(SAL)을 빠르게 제거할 수 있다. 한편, 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상의 제1 소스/드레인 패턴(SD1)은, 상대적으로 낮은 저마늄의 농도를 갖는 버퍼층(BFL)으로 인해 상기 식각 공정 동안 보호될 수 있다.
도 10c를 다시 참조하면, 제2 반도체 층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)만이 잔류할 수 있다. 제2 반도체 층들(SAL)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다.
구체적으로, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
도 11a 내지 도 11d를 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 내에 각각 형성되는 제1 내지 제3 내측 전극들(PO1, PO2, PO3) 및 외측 영역(ORG) 내에 형성되는 외측 전극(PO4)을 포함할 수 있다.
게이트 전극(GE)이 리세스되어, 그 높이가 줄어들 수 있다. 게이트 전극(GE)이 리세스 되는 동안 제1 및 제2 게이트 커팅 패턴들(CT1, CT2)의 상부도 살짝 리세스될 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
셀들 사이의 경계에 분리 구조체(DB)가 형성될 수 있다. 분리 구조체(DB)는 게이트 전극(GE)을 관통하여 활성 패턴(AP1 또는 AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다.
도 11d를 다시 참조하면, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 기판(100)을 노출하는 관통 홀들(TVH)이 형성될 수 있다. 예를 들어, 적어도 하나의 관통 홀(TVH)이 제1 및 제2 탭 셀들(TC1, TC2) 사이의 경계에 형성될 수 있다. 관통 홀(TVH)은 한 쌍의 제1 활성 패턴들(AP1) 사이에 형성될 수 있다. 관통 홀(TVH)은 한 쌍의 제1 활성 패턴들(AP1) 사이의 트렌치(TR)의 바닥을 노출할 수 있다. 관통 홀(TVH)의 폭은, 기판(100)에 가까워질수록 감소할 수 있다.
관통 홀(TVH)의 내측벽 상에 상부 스페이서(TSP)가 형성될 수 있다. 상부 스페이서(TSP)는 실리콘 기반의 절연 물질로 형성될 수 있다. 관통 홀(TVH) 내에 금속을 채워 관통 비아(TVI1-TVI3)가 형성될 수 있다.
도 12a 내지 도 12d를 참조하면, 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
제2 층간 절연막(120)의 상면 상에 유전막(DOD)이 선택적으로 형성될 수 있다. 유전막(DOD)은 활성 콘택들(AC)의 상면들, 게이트 콘택들(GC)의 상면들 및 제1 내지 제3 관통 비아들(TVI1-TVI3)의 상면들 상에는 형성되지 않을 수 있다. 유전막(DOD) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130)은 실리콘(Si) 및 산소(O)를 함유하는 실리콘 산화막을 포함할 수 있다. 제3 층간 절연막(130)은 탄소(C) 및 수소(H)를 더 함유할 수도 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)은 제1 내지 제3 관통 비아들(TVI1-TVI3)에 각각 전기적으로 연결되는 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)을 포함할 수 있다. 제1 금속 층(M1)은 적어도 하나의 활성 콘택(AC) 또는 적어도 하나의 게이트 콘택(GC)과 전기적으로 연결되는 제1 배선(M1_I)을 더 포함할 수 있다.
파워 배선들(M1_R1-M1_R3)과 관통 비아(TVI1-TVI3)를 연결하는 파워 비아(GVI)가 형성될 수 있다. 파워 비아(GVI)는 유전막(DOD)에 의해 자기 정렬적으로 형성될 수 있다. 활성 콘택(AC) 또는 게이트 콘택(GC)과 제1 배선(M1_I)을 연결하는 제1 비아(VI1)가 형성될 수 있다. 제1 비아(VI1) 역시 유전막(DOD)에 의해 자기 정렬적으로 형성될 수 있다.
이후 앞서 도 4 및 도 5a 내지 도 5f를 참조하여 설명한 바와 같이, 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다. 제2 금속 층(M2)은 제1 배선(M1_I)과 전기적으로 연결되는 제2 배선(M2_I)을 포함할 수 있다. 이후 추가적인 BEOL 공정을 통해 제2 금속 층(M2) 상에 추가적인 금속 층들(M3, M4, M5 ...)이 더 형성될 수 있다.
도 13을 참조하면, BEOL 공정이 완료된 이후 기판(100)을 뒤집어 기판(100)의 바닥면(100b)이 노출되도록 할 수 있다. 기판(100)의 바닥면(100b) 상에 평탄화 공정을 수행하여, 기판(100)의 두께를 줄일 수 있다.
도 14를 참조하면, 기판(100)의 바닥면(100b) 상에 패터닝 공정을 수행하여, 제1 내지 제3 하부 도전체들(LVI1, LVI2, LVI3)이 형성될 수 있다. 제1 내지 제3 하부 도전체들(LVI1, LVI2, LVI3)은 각각 제1 내지 제3 관통 비아들(TVI1, TVI2, TVI3)과 각각 수직적으로 정렬될 수 있다. 제1 내지 제3 하부 도전체들(LVI1, LVI2, LVI3)은 각각 제1 내지 제3 관통 비아들(TVI1, TVI2, TVI3)과 직접 연결될 수 있다. 이후 기판(100)의 바닥면(100b) 상에 파워 전송 네트워크 층(PDN)을 형성할 수 있다. 파워 전송 네트워크 층(PDN)은 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3)에 소스 전압 또는 드레인 전압을 인가하도록 형성될 수 있다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 파워 비아를 제조하는 방법을 설명하기 위한 것으로, 도 12d의 M 영역을 확대한 단면도들이다.
도 15를 참조하면, 제2 층간 절연막(120)의 상면 상에 유전막(DOD)이 선택적으로 형성될 수 있다. 구체적으로, 유전막(DOD)을 형성하는 것은, 도전체(AC, GC, TVI1-TVI3)의 상면 상에 선택적으로 억제제(inhibitor)를 제공하는 것, 및 상기 제2 층간 절연막(120) 상에 유전막(DOD)을 증착하는 것을 포함할 수 있다. 상기 억제제는, 유전막(DOD)의 전구체가 도전체(AC, GC, TVI1-TVI3)의 상면 상에 부착되는 것을 방지할 수 있다.
유전막(DOD)은 X 및 Y를 함유할 수 있다. 상기 X는 Si, Ge, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 원소이고, 상기 Y는 O 또는 N일 수 있다. 유전막(DOD)은 탄소(C) 및/또는 수소(H)를 더 함유할 수도 있다.
도 16을 참조하면, 유전막(DOD) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130)을 패터닝하여, 제2 관통 비아(TVI2)의 상면을 노출하는 비아 홀(VIH)이 형성될 수 있다. 상기 패터닝 공정은, 유전막(DOD)을 제외한 제3 층간 절연막(130)만을 선택적으로 식각할 수 있다. 따라서 비아 홀(VIH)의 폭(또는 직경)이 제2 관통 비아(TVI2)의 폭(또는 직경)보다 크게 형성되더라도, 비아 홀(VIH)은 제2 관통 비아(TVI2)의 상면만을 선택적으로 노출할 수 있다.
도 17을 참조하면, 비아 홀(VIH) 내에 도전 물질을 채워 파워 비아(GVI)가 형성될 수 있다. 파워 비아(GVI)는 유전막(DOD) 및 제2 관통 비아(TVI2)의 상면과 직접 접촉할 수 있다. 평탄화 공정이 수행되어, 파워 비아(GVI)의 상면이 제3 층간 절연막(130)의 상면과 공면을 이룰 수 있다. 이후 제1 금속 층(M1)의 파워 배선(M1_R2)이 파워 비아(GVI) 상에 형성될 수 있다. 일 실시예로, 파워 배선(M1_R2)은 싱글 다마신 공정으로 형성될 수 있다.
이하 본 발명의 다양한 실시예들에 대해 설명한다. 후술할 본 발명의 실시예들에서는, 도 4 및 도 5a 내지 도 5f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 내지 도 21 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 4의 C-C'선에 따른 단면도이다.
도 18을 참조하면, 파워 비아(GVI)는 제1 폭(WI1)을 가질 수 있고, 제1 비아(VI1)는 제2 폭(WI2)을 가질 수 있다. 제1 폭(WI1)과 제2 폭(WI2)은 서로 실질적으로 동일할 수 있다. 다시 말하면, 제1 비아(VI1) 역시 파워 비아(GVI)와 마찬가지로 유전막(DOD)에 의해 자기 정렬적으로 형성될 수 있다. 제1 비아(VI1)는 유전막(DOD)의 일부 및 활성 콘택(AC)의 상면과 직접 접촉할 수 있다.
도 19를 참조하면, 파워 비아(GVI)와 이에 인접하는 제1 비아(VI1)는 서로 연결되어 하나의 거대 비아(GRV)를 구성할 수 있다. 거대 비아(GRV)는 제2 방향(D2)으로 연장되는 바(Bar) 형태를 가질 수 있다. 거대 비아(GRV)는 유전막(DOD)에 의해 자기 정렬적으로 형성될 수 있다. 거대 비아(GRV)는 활성 콘택(AC)의 상면 및 제2 관통 비아(TVI2)의 상면에 공통으로 접촉할 수 있다. 거대 비아(GRV)는 유전막(DOD)에 의해 제2 층간 절연막(120)으로부터 이격될 수 있다.
본 실시예에 따른 거대 비아(GRV)는 제2 관통 비아(TVI2)와 활성 콘택(AC)을 직접 연결함으로써, 전류 경로를 짧게하고 저항을 줄일 수 있다. 또한 유전막(DOD)에 의해 자기 정렬적으로 간단하게 형성될 수 있다. 결과적으로 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
도 20을 참조하면, 유전막(DOD)과 제3 층간 절연막(130) 사이에 식각 정지막(ESL)이 더 제공될 수 있다. 식각 정지막(ESL)은 유전막(DOD)을 직접 덮을 수 있다. 식각 정지막(ESL)에 의해 파워 비아(GVI) 및 제1 비아(VI1)가 과식각 문제 없이 안정적으로 형성될 수 있다.
본 발명의 일 실시예로, 식각 정지막(ESL)은 단일막(금속 산화막 또는 실리콘 기반의 절연막)을 포함할 수 있다. 본 발명의 다른 실시예로, 식각 정지막(ESL)은 다중막을 포함할 수 있다. 예를 들어, 식각 정지막(ESL)은 순차적으로 적층된 제1 식각 정지막, 제2 식각 정지막 및 제3 식각 정지막을 포함할 수 있다.
구체적으로, 상기 제1 식각 정지막은 고유전 및 저밀도 특성을 갖는 물질로 형성될 수 있다. 상기 제1 식각 정지막은 Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유하는 금속 산화물을 포함할 수 있다. 제1 식각 정지막은 유전막(DOD)에 대해 식각 선택성을 가질 수 있다.
제1 식각 정지막 상의 제2 식각 정지막은 저유전 및 고밀도 특성을 갖는 물질로 형성될 수 있다. 제2 식각 정지막은 X, Y 및 탄소(C)를 함유할 수 있다. 상기 X는 Si, Ge, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 원소이고, 상기 Y는 O 또는 N일 수 있다.
제2 식각 정지막 상의 제3 식각 정지막은 금속 산화물로, Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유할 수 있다. 예를 들어, 제3 식각 정지막은 제1 식각 정지막과 동일한 물질을 포함할 수 있다.
도 21을 참조하면, 하부 도전체들(LVI1-LVI3) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 하부 도전체들(LVI1-LVI3) 각각은 기판(100) 하부에 매립된 하부 파워 배선의 기능을 수행할 수 있다.
대표적으로 제2 하부 도전체(LVI2)는 VDD 라인이며, 제2 파워 배선(M1_R2)과 수직적으로 중첩될 수 있다. 전류가 제2 파워 배선(M1_R2)뿐만 아니라 제2 하부 도전체(LVI2)로도 함께 흐를 수 있다. 이로써 제2 파워 배선(M1_R2)으로 몰리는 전류의 집중을 막고 전류를 제2 파워 배선(M1_R2)과 제2 하부 도전체(LVI2)로 분산시킴으로써, 소자의 전기적 특성을 향상시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상에 서로 인접하는 활성 패턴들;
    상기 활성 패턴들 상에 각각 제공된 서로 인접하는 소스/드레인 패턴들;
    상기 활성 패턴들을 가로지르는 제1 분리 구조체 및 제2 분리 구조체, 서로 인접하는 상기 소스/드레인 패턴들은 상기 제1 및 제2 분리 구조체들 사이에 개재되고;
    상기 소스/드레인 패턴들 및 상기 제1 및 제2 분리 구조체들 상의 층간 절연막;
    서로 인접하는 상기 소스/드레인 패턴들 사이의 관통 비아, 상기 관통 비아는 상기 층간 절연막을 관통하여 상기 기판을 향해 연장되고, 상기 관통 비아의 상면은 상기 층간 절연막의 상면과 공면을 이루며;
    상기 층간 절연막의 상기 상면 상에 선택적으로 제공된 유전막, 상기 유전막은 상기 관통 비아의 상기 상면을 오픈하고;
    상기 유전막에 의해 상기 관통 비아의 상기 상면에 접속하도록 가이드된 파워 비아;
    상기 파워 비아 상에 제공되며, 상기 파워 비아를 통해 상기 관통 비아와 전기적으로 연결되는 파워 배선;
    상기 기판의 바닥면 상의 파워 전송 네트워크 층; 및
    상기 파워 전송 네트워크 층과 상기 관통 비아 사이의 하부 도전체를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 파워 비아의 폭은 상기 관통 비아의 폭보다 큰 반도체 소자.
  3. 제1항에 있어서,
    상기 파워 비아는 상기 유전막의 적어도 일부와 접촉하는 반도체 소자.
  4. 제1항에 있어서,
    상기 활성 패턴들 중 적어도 하나에 전기적으로 연결된 활성 콘택; 및
    상기 활성 콘택과 상기 파워 배선 사이의 제1 비아를 더 포함하되,
    상기 제1 비아는 상기 유전막에 의해 상기 활성 콘택의 상면에 접속하도록 가이드되는 반도체 소자.
  5. 제1항에 있어서,
    상기 활성 패턴들 중 적어도 하나에 전기적으로 연결된 활성 콘택; 및
    상기 활성 콘택과 상기 파워 배선 사이의 제1 비아를 더 포함하되,
    상기 제1 비아와 상기 파워 비아는 서로 연결되어 하나의 거대 비아를 구성하고,
    상기 거대 비아는 상기 유전막에 의해 상기 층간 절연막으로부터 이격된 반도체 소자.
  6. 제1항에 있어서,
    상기 유전막 상의 식각 정지막을 더 포함하되,
    상기 파워 비아는 상기 식각 정지막을 관통하여 상기 관통 비아의 상기 상면과 접촉하는 반도체 소자.
  7. 제1항에 있어서,
    상기 파워 전송 네트워크 층은, 상기 파워 배선에 소스 전압 또는 드레인 전압을 인가하도록 구성되는 반도체 소자.
  8. 제1항에 있어서,
    상기 하부 도전체는 상기 파워 배선과 수직적으로 중첩되고,
    상기 하부 도전체는 라인 형태 또는 콘택 형태를 갖는 반도체 소자.
  9. 제1항에 있어서,
    상기 관통 비아의 폭은, 상기 기판의 바닥면에 가까워질수록 감소하고,
    상기 하부 도전체의 폭은, 상기 기판의 상기 바닥면에 가까워질수록 증가하는 반도체 소자.
  10. 제1항에 있어서,
    상기 관통 비아는 상기 제1 및 제2 분리 구조체들 사이에 개재되는 반도체 소자.
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