CN110620083A - 半导体器件和其制造方法 - Google Patents

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尹钟密
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Abstract

本发明构思的一些示例实施方式提供了一种半导体器件及其制造方法。该半导体器件包括：包括至少第一区域的衬底；第一有源图案和从第一区域垂直突出的第一虚设图案；器件隔离层，填充衬底的第一沟槽、第二沟槽和第三沟槽；和与第一有源图案相交的栅电极。第一沟槽在第一区域上限定第一有源图案，第二沟槽限定第一区域的第一侧壁，第三沟槽限定第一区域的第二侧壁，第二侧壁与第一侧壁相反。第一虚设图案的侧壁可以与第一区域的第二侧壁对准，第一区域的第二侧壁的顶部的水平可以高于第一区域的第一侧壁的顶部的水平。

Description

半导体器件和其制造方法
技术领域
本发明构思的一些示例实施方式涉及半导体器件及其制造方法，更具体地，涉及包括场效应晶体管的半导体器件及其制造方法。
背景技术
半导体器件由于其小尺寸、多功能特性和/或低制造成本而广泛用于电子工业中。半导体器件可以被分类为存储逻辑数据的半导体存储器件、处理逻辑数据的半导体逻辑器件、和具有半导体存储器件的功能及半导体逻辑器件的功能的混合半导体器件中的任何一个。随着电子工业的发展，越来越需要具有优异特性的半导体器件。例如，越来越需要高可靠性、高速度和/或多功能的半导体器件。为了满足这些要求，半导体器件已经变得高度地集成，并且半导体器件的结构变得越来越复杂。
发明内容
本发明构思的一些示例实施方式可以提供一种半导体器件，该半导体器件包括具有改进的电特性的场效应晶体管及其制造方法。
在一些示例实施方式中，一种半导体器件可以包括：包括至少第一区域的衬底；第一有源图案和从第一区域垂直突出的第一虚设图案；器件隔离层，填充衬底的第一沟槽、第二沟槽和第三沟槽；和与第一有源图案相交的栅电极。第一沟槽可以在第一区域上限定第一有源图案，第二沟槽可以限定第一区域的第一侧壁，第三沟槽可以限定第一区域的第二侧壁，第二侧壁与第一侧壁相反。第一虚设图案的侧壁可以与第一区域的第二侧壁对准，第一区域的第二侧壁的顶部的水平可以高于第一区域的第一侧壁的顶部的水平。
在一些示例实施方式中，一种半导体器件可以包括：包括PMOSFET区和NMOSFET区的衬底；以及与PMOSFET区和NMOSFET区相交的栅电极。PMOSFET区可以包括第一有源图案和第一虚设图案，NMOSFET区可以包括第二有源图案和第二虚设图案。第一虚设图案和第二虚设图案可以不设置在第一有源图案和第二有源图案之间。第一虚设图案的侧壁可以与PMOSFET区的第一侧壁对准，第二虚设图案的侧壁可以与NMOSFET区的第一侧壁对准。
在一些示例实施方式中，一种用于制造半导体器件的方法可以包括：分别在衬底的第一区域和第二区域上形成第一模图案和第二模图案；通过使用第一模图案作为芯模，在第一区域上形成四个第一掩模图案；通过使用第二模图案作为芯模，在第二区域上形成四个第二掩模图案；使用第一掩模图案和第二掩模图案作为蚀刻掩模来图案化衬底的上部以形成有源图案；通过图案化衬底的第一区域，形成包括第一有源图案的PMOSFET区；和通过图案化衬底的第二区域，形成包括第二有源图案的NMOSFET区。PMOSFET区和NMOSFET区之间的距离可以由第一模图案和第二模图案之间的距离限定。
附图说明
鉴于附图和随附的详细描述，本发明构思的一些示例实施方式将变得更加明显。
图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。
图2A、图2B和图2C分别是沿图1的线A-A'、B-B'和C-C'截取的剖视图。
图3、图5、图7、图9、图11、图13、图15、图17和图19是示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的平面图。
图4、图6、图8、图10、图12、图14、图16A、图18A和图20A分别是沿图3、图5、图7、图9、图11、图13、图15、图17和图19的线A-A'截取的剖视图。
图16B、图18B和图20B分别是沿图15、图17和图19的线B-B'截取的剖视图。
图16C、图18C和图20C分别是沿图15、图17和图19的线C-C'截取的剖视图。
具体实施方式
图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。图2A、图2B和图2C分别是沿图1的线A-A'、B-B'和C-C'截取的剖视图。
参考图1和图2A至图2C，衬底100可以包括PMOSFET区PR和NMOSFET区NR。衬底100可以是包括硅、锗或硅锗的半导体衬底，或者可以是化合物半导体衬底。在一些示例实施方式中，衬底100可以是硅衬底。
在一些示例实施方式中，PMOSFET区PR和NMOSFET区NR可以包括在逻辑单元区中，在逻辑单元区上布置构成半导体器件的逻辑电路的逻辑晶体管。例如，构成处理器核或输入/输出(I/O)端子的逻辑晶体管可以设置在衬底100的逻辑单元区上。一些逻辑晶体管可以设置在PMOSFET区PR和NMOSFET区NR上。
PMOSFET区PR和NMOSFET区NR可以由形成在衬底100的上部分中的第二沟槽TR2和第三沟槽TR3限定。第二沟槽TR2可以设置在PMOSFET区PR和NMOSFET区NR之间。第二沟槽TR2可以限定PMOSFET区PR的第一侧壁SW1和NMOSFET区NR的第一侧壁SW1。第三沟槽TR3可以限定PMOSFET区PR的第二侧壁SW2和NMOSFET区NR的第二侧壁SW2。PMOSFET区PR的第二侧壁SW2可以与PMOSFET区PR的第一侧壁SW1相反，并且NMOSFET区NR的第二侧壁SW2可以与NMOSFET区NR的第一侧壁SW1相反。PMOSFET区PR的第一侧壁SW1和NMOSFET区NR的第一侧壁SW1可以彼此面对。
PMOSFET区PR和NMOSFET区NR可以在第一方向D1上彼此间隔开，第二沟槽TR2介于其间。PMOSFET区PR和NMOSFET区NR可以沿与第一方向D1交叉的第二方向D2延伸。
沿第二方向D2延伸的多个有源图案AP1和AP2可以设置在PMOSFET区PR和NMOSFET区NR上。有源图案AP1和AP2可以包括PMOSFET区PR上的第一有源图案AP1和NMOSFET区NR上的第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以是衬底100的垂直突出的部分。第一沟槽TR1可以被限定在彼此相邻的第一有源图案AP1之间和彼此相邻的第二有源图案AP2之间。
第一虚设图案DP1可以设置在PMOSFET区PR上，第二虚设图案DP2可以设置在NMOSFET区NR上。第一虚设图案DP1可以与PMOSFET区PR的第二侧壁SW2相邻。第一虚设图案DP1的侧壁可以与PMOSFET区PR的第二侧壁SW2对准。第二虚设图案DP2可以与NMOSFET区NR的第二侧壁SW2相邻。第二虚设图案DP2的侧壁可以与NMOSFET区NR的第二侧壁SW2对准。换句话说，第一虚设图案DP1和第二虚设图案DP2中的每一个可以由第三沟槽TR3限定。
一个第一虚设图案DP1可以设置在PMOSFET区PR上，一个第二虚设图案DP2可以设置在NMOSFET区NR上。第一虚设图案DP1可以不与PMOSFET区PR的第一侧壁SW1相邻。第二虚设图案DP2可以不与NMOSFET区NR的第一侧壁SW1相邻。
例如，NMOSFET区NR的第一侧壁SW1的顶部可以设置在第一水平LV1，NMOSFET区NR的第二侧壁SW2的顶部可以设置在第二水平LV2(参见图2C)。第二水平LV2可以高于第一水平LV1。NMOSFET区NR的第二侧壁SW2的顶部可以与第二虚设图案DP2的顶部基本相同。类似地，PMOSFET区PR的第一侧壁SW1的顶部可以设置在第一水平LV1，PMOSFET区PR的第二侧壁SW2的顶部可以设置在第二水平LV2。PMOSFET区PR的第二侧壁SW2的顶部可以与第一虚设图案DP1的顶部基本相同。
第一虚设图案DP1的顶部可以低于每个第一有源图案AP1的顶部。第二虚设图案DP2的顶部可以低于每个第二有源图案AP2的顶部。
器件隔离层ST可以填充第一至第三沟槽TR1、TR2和TR3。器件隔离层ST可以包括分别填充第一沟槽TR1、第二沟槽TR2和第三沟槽TR3的第一器件隔离层ST1、第二器件隔离层ST2和第三器件隔离层ST3。第一至第三器件隔离层ST1、ST2和ST3可以包括相同的绝缘材料(例如，硅氧化物)。换句话说，第一至第三器件隔离层ST1、ST2和ST3可以彼此连接成为单个整体以构成单个器件隔离层ST。第一有源图案AP1的上部和第二有源图案AP2的上部可以从第一器件隔离层ST1垂直突出。第一有源图案AP1的上部和第二有源图案AP2的上部的每个可以具有鳍形状。
第二器件隔离层ST2和第三器件隔离层ST3可以比第一器件隔离层ST1更深。第二器件隔离层ST2和第三器件隔离层ST3中的每一个的底表面的水平可以低于第一器件隔离层ST1的底表面的水平。
器件隔离层ST可以不覆盖第一有源图案AP1和第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2的下部的侧壁。器件隔离层ST可以完全覆盖第一虚设图案DP1和第二虚设图案DP2。
每个第一有源图案AP1的上部可以在第一方向D1上具有第一宽度W1。每个第二有源图案AP2的上部可以在第一方向D1上具有第二宽度W2。第一宽度W1可以基本上等于第二宽度W2。
彼此相邻的一对第一有源图案AP1可以以第一节距P1布置。彼此相邻的一对第二有源图案AP2可以以第二节距P2布置。第一节距P1可以基本上等于第二节距P2。在本文中使用时，术语“节距”可以意指第一图案的中心与邻近第一图案的第二图案的中心之间的距离。
该对第一有源图案AP1的上部之间的距离可以被定义为第一距离L1。该对第二有源图案AP2的上部之间的距离可以被定义为第二距离L2。第一距离L1可以基本上等于第二距离L2。第一节距P1可以等于第一距离L1和第一宽度W1之和。第二节距P2可以等于第二距离L2和第二宽度W2之和。
在栅电极GE(稍后将描述)下方的第二器件隔离层ST2的上部可以在第一方向D1上具有第三宽度W3。第三宽度W3可以在从第一节距P1的两倍至三倍的范围内。第三宽度W3可以在从第二节距P2的两倍至三倍的范围内。换句话说，PMOSFET区PR和NMOSFET区NR之间的距离可以是第一节距P1或第二节距P2的约两倍至约三倍。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部中。第一源极/漏极图案SD1可以是具有第一导电类型(例如，P型)的掺杂区。第一沟道区CH1可以设置在一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部中。第二源极/漏极图案SD2可以是具有第二导电类型(例如，N型)的掺杂区，该第二导电类型可以与第一导电类型不同。第二沟道区CH2可以设置在一对第二源极/漏极图案SD2之间。
第一和第二源极/漏极图案SD1和SD2可以包括通过选择性外延生长(SEG)工艺形成的外延图案。第一和第二源极/漏极图案SD1和SD2的顶表面可以设置在比第一和第二沟道区CH1和CH2的顶表面高的水平。在一些示例实施方式中，第一源极/漏极图案SD1可以包括半导体元素(例如，SiGe)，其晶格常数大于衬底100的半导体元素的晶格常数。因此，第一源极/漏极图案SD1可以向第一沟道区CH1提供压缩力。例如，第二源极/漏极图案SD2可以包括与衬底100相同的半导体元素(例如，硅)。
栅电极GE可以在第一方向D1上延伸以与第一和第二有源图案AP1和AP2相交。栅电极GE可以在第二方向D2上彼此间隔开。栅电极GE可以与第一和第二沟道区CH1和CH2垂直地交叠。每个栅电极GE可以围绕第一和第二沟道区CH1和CH2中的每一个的顶表面和两个侧壁(见图2C)。例如，栅电极GE可以包括导电金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
一对栅极间隔物GS可以分别设置在每个栅电极GE的两个侧壁上。栅极隔离物GS可以在第一方向D1上沿栅电极GE延伸。栅极隔离物GS的顶表面可以高于栅电极GE的顶表面。栅极隔离物GS的顶表面可以与第一层间绝缘层110(随后将描述)的顶表面共面。栅极隔离物GS可以包括SiCN、SiCON和SiN中的至少一种。在一些示例实施方式中，每个栅极间隔物GS可以具有由SiCN、SiCON和SiN中的至少两种形成的多层结构。
栅极电介质图案GI可以设置在栅电极GE与有源图案AP1和AP2之间。每个栅极电介质图案GI可以沿着每个栅电极GE的底表面延伸。每个栅极电介质图案GI可以覆盖第一和第二沟道区CH1和CH2中的每个的顶表面和两个侧壁。栅极电介质图案GI可以包括高k电介质材料。例如，高k电介质材料可包括铪氧化物、铪-硅氧化物、镧氧化物、锆氧化物、锆-硅氧化物、钽氧化物、钛氧化物、钡-锶-钛氧化物、钡-钛氧化物、锶-钛氧化物、锂氧化物、铝氧化物、铅-钪-钽氧化物和铌酸铅锌中的至少一种。
栅极覆盖图案GP可以设置在每个栅电极GE上。栅极覆盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极覆盖图案GP可以包括相对于第一和第二层间绝缘层110和120(稍后将描述)具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的至少一种。
第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物GS以及第一和第二源极/漏极图案SD1和SD2。第一层间绝缘层110的顶表面可以与栅极覆盖图案GP的顶表面和栅极间隔物GS的顶表面基本上共面。第二层间绝缘层120可以设置在第一层间绝缘层110和栅极覆盖图案GP上。例如，第一层间绝缘层110和第二层间绝缘层120中的每一个可以包括硅氧化物层。
至少一个有源接触AC可以穿透一对栅电极GE之间的第二层间绝缘层120和第一层间绝缘层110，以便电连接到第一和/或第二源极/漏极图案SD1和/或SD2。例如，有源接触AC可以包括选自金属材料诸如铝、铜、钨、钼和钴中的至少一种。
硅化物层(未示出)可以设置在有源接触AC与源极/漏极图案SD1和SD2之间。有源接触AC可以通过硅化物层电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。硅化物层可以包括金属硅化物，并且可以包括例如钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种。
穿透第二层间绝缘层120和栅极覆盖图案GP从而电连接到栅电极GE的至少一个栅极接触GC可以设置在第二器件隔离层ST2上(例如，在第三方向D3上在第二器件隔离层ST2上方，并且在PMOSFET区PR和NMOSFET区NR之间，如图2C所示)。栅极接触GC可以包括与有源接触AC相同的金属材料。
根据本发明构思的一些示例实施方式，PMOSFET区PR与NMOSFET区NR之间的距离(例如，第二器件隔离层ST2的第三宽度W3)可以在从第一节距P1或第二节距P2的约两倍至约三倍的范围内。PMOSFET区PR和NMOSFET区NR之间的距离可以根据栅极接触GC和有源接触AC之间的最小裕度MA被适当地调节。因此，与传统的半导体器件和制造方法相比，可以提高最终半导体器件的集成度和/或可以减少或防止工艺缺陷的发生。
图3、图5、图7、图9、图11、图13、图15、图17和图19是示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的平面图。图4、图6、图8、图10、图12、图14、图16A、图18A和图20A分别是沿图3、图5、图7、图9、图11、图13、图15、图17和图19的线A-A'截取的剖视图。图16B、图18B和图20B分别是沿图15、图17和图19的线B-B'截取的剖视图。图16C、图18C和图20C分别是沿图15、图17和图19的线C-C'截取的剖视图。
参考图3和图4，可以在衬底100上形成第二模层ML2和在第二模层ML2上的第一模图案MP1。第一模图案MP1的形成可以包括在第二模层ML2上形成第一模层，以及使用光刻工艺图案化该第一模层。
每个第一模图案MP1可以具有沿第二方向D2延伸的线形状。第一模图案MP1可以在第一方向D1上彼此间隔开。第一模图案MP1之间的距离可以被定义为第三距离L3。
每个第一模图案MP1可以具有第四宽度W4。第四宽度W4可以基本上等于上面参考图1和图2A至2C描述的第一节距P1和第一宽度W1之和(W4＝P1+W1)。类似地，第四宽度W4可以基本上等于上面参考图1和图2A至2C描述的第二节距P2和第二宽度W2之和(W4＝P2+W2)。
参考图5和图6，可以在每个第一模图案MP1的两个侧壁上形成第一间隔物SP1。第一间隔物SP1可以在第二方向D2上沿着每个第一模图案MP1的两个侧壁延伸。第一间隔物SP1的形成可以包括在衬底100的整个顶表面上形成第一间隔物层以及各向异性地蚀刻第一间隔物层。
第一间隔物SP1的最大宽度可以被定义为第五宽度W5。第一间隔物层可以以第一间隔物层的厚度为第五宽度W5的方式被共形地沉积。第五宽度W5可以基本上等于上面参考图1和图2A至2C描述的第一距离L1。类似地，第五宽度W5可以基本上等于上面参考图1和图2A至2C描述的第二距离L2。换句话说，第一间隔物SP1可以限定将在后续工艺中形成的有源图案AP1和AP2之间的距离L1和L2。
参考图7和图8，可以选择性地去除第一模图案MP1。可以使用第一间隔物SP1作为蚀刻掩模来图案化第二模层ML2，以形成第二模图案MP2。第二模图案MP2的尺寸和形状可以与第一间隔物SP1的尺寸和形状基本相同。
参考图9和图10，可以选择性地去除保留在第二模图案MP2上的第一间隔物SP1。第二间隔物SP2可以形成在每个第二模图案MP2的两个侧壁上。第二间隔物SP2可以在第二方向D2上沿着每个第二模图案MP2的两个侧壁延伸。第二间隔物SP2的形成可以包括在衬底100的整个顶表面上形成第二间隔物以及各向异性地蚀刻第二间隔物层。
第二间隔物SP2的最大宽度可以被定义为第六宽度W6。第二间隔物层可以以第二间隔物层的厚度为第六宽度W6这样的方式被共形地沉积。第六宽度W6可以基本上等于上面参考图1和图2A至2C描述的第一宽度W1。类似地，第六宽度W6可以基本上等于上面参考图1和图2A至2C描述的第二宽度W2。换句话说，第二间隔物SP2可以限定将在后续工艺中形成的第一有源图案AP1和第二有源图案AP2。
参考图11和图12，可以选择性地去除第二模图案MP2。可以使用第二间隔物SP2作为蚀刻掩模来图案化衬底100，以形成第一有源图案AP1和第二有源图案AP2。第一沟槽TR1可以分别形成在第一有源图案AP1之间和第二有源图案AP2之间。
可以在衬底100的第一区域RG1上形成四个第一有源图案AP1。可以在衬底100的第二区域RG2上形成四个第二有源图案AP2。可以不在第一区域RG1和第二区域RG2之间的第三区域RG3上形成有源图案。
根据本发明构思的一些示例实施方式，可以使用第一模图案MP1作为芯模(mandrel)来形成四个有源图案。可以从第一模图案MP1之一在第一区域RG1上形成四个第一有源图案AP1。可以从另一个第一模制图案MP1在第二区域RG2上形成四个第二有源图案AP2。第三区域RG3的尺寸(例如，第一方向D1的长度)可以由第一模图案MP1之间的第三距离L3限定。
参考图13和图14，可以在衬底100上形成第一器件隔离层ST1以填充第一沟槽TR1。第一器件隔离层ST1可以包括诸如硅氧化物层的绝缘材料。可以在第一器件隔离层ST1上执行平坦化工艺，直到暴露第一和第二有源图案AP1和AP2的顶表面。
可以图案化第一器件隔离层ST1和衬底100，以形成第二沟槽TR2和第三沟槽TR3。可以通过第二和第三沟槽TR2和TR3在衬底100上限定PMOSFET区PR和NMOSFET区NR。PMOSFET区PR可以形成在衬底100的第一区域RG1上，NMOSFET区NR可以形成在衬底100的第二区域RG2上。第二沟槽TR2可以形成在衬底100的第三区域RG3中。
第二沟槽TR2可以限定PMOSFET区PR的第一侧壁SW1和NMOSFET区NR的第一侧壁SW1。第三沟槽TR3可以限定PMOSFET区PR的第二侧壁SW2和NMOSFET区NR的第二侧壁SW2。
当形成第三沟槽TR3时，可以去除第一有源图案AP1之一，同时留下所述第一有源图案AP1之一的一部分。所述第一有源图案AP1之一的剩余部分可以被定义为第一虚设图案DP1。当形成第三沟槽TR3时，可以去除第二有源图案AP2之一，同时留下所述第二有源图案AP2之一的一部分。所述第二有源图案AP2之一的剩余部分可以被定义为第二虚设图案DP2。另一方面，由于可以不在第三区域RG3上形成有源图案，所以当在第三区域RG3中形成第二沟槽TR2时，可以不在第三区域RG3上形成虚设图案。
参考图15和图16A至16C，可以形成第二器件隔离层ST2和第三器件隔离层ST3以分别填充第二沟槽TR2和第三沟槽TR3。第二器件隔离层ST2和第三器件隔离层ST3可以包括诸如硅氧化物层的绝缘材料。第一至第三器件隔离层ST1、ST2和ST3可以构成一个器件隔离层ST。
器件隔离层ST可以被凹进直到第一和第二有源图案AP1和AP2的上部暴露。因此，第一和第二有源图案AP1和AP2的上部可以从器件隔离层ST(例如，在第三方向D3上)垂直地突出。
牺牲图案PP可以形成为与第一有源图案AP1和第二有源图案AP2相交。牺牲图案PP可以具有沿第一方向D1延伸的线形状或条形状。例如，牺牲图案PP的形成可以包括在衬底100的整个顶表面上形成牺牲层、在牺牲层上形成硬掩模图案MA、以及使用硬掩模图案MA作为蚀刻掩模来图案化牺牲层。该牺牲层可以包括多晶硅层。
可以分别在每个牺牲图案PP的两个侧壁上形成一对栅极间隔物GS。栅极隔离物GS也可以形成在第一有源图案AP1和第二有源图案AP2中的每一个的两个侧壁上。第一有源图案AP1和第二有源图案AP2中的每一个的两个侧壁可以不被器件隔离层ST和牺牲图案PP覆盖，而是可以暴露。
栅极间隔物GS的形成可以包括在衬底100的整个顶表面上共形地形成栅极间隔物层和各向异性地蚀刻该栅极间隔物层。例如，栅极间隔物层可以包括SiCN、SiCON和SiN中的至少一种。在一些示例实施方式中，栅极间隔物层可以由包括SiCN、SiCON和SiN中的至少两种的多层形成。
参考图17和图18A至18C，可以在每个第一有源图案AP1的上部中形成第一源极/漏极图案SD1。一对第一源极/漏极图案SD1可以形成在每个牺牲图案PP的两侧。
详细地，可以使用硬掩模图案MA和栅极间隔物GS作为蚀刻掩模来蚀刻第一有源图案AP1的上部，以形成第一凹陷区域。可以去除在每个第一有源图案AP1的两个侧壁上的栅极间隔物GS，同时蚀刻第一有源图案AP1的上部。第一有源图案AP1之间的器件隔离层ST可以在第一有源图案AP1的上部被蚀刻的同时凹进。
第一源极/漏极图案SD1可以通过使用第一有源图案AP1的第一凹陷区域的内表面作为籽晶层执行选择性外延生长(SEG)工艺形成。由于形成第一源极/漏极图案SD1，所以第一沟道区CH1可以设置在一对第一源极/漏极图案SD1之间。例如，SEG工艺可包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1可以包括半导体元素(例如，SiGe)，其晶格常数大于衬底100的半导体元素的晶格常数。在一些示例实施方式中，第一源极/漏极图案SD1中的每一个可以由多个堆叠的半导体层形成。
在一些示例实施方式中，可以在用于形成第一源极/漏极图案SD1的SEG工艺期间将掺杂剂原位注入到第一源极/漏极图案SD1中。在一些其他示例实施方式中，在用于形成第一源极/漏极图案SD1的SEG工艺之后，可以将掺杂剂注入或植入到第一源极/漏极图案SD1中。第一源极/漏极图案SD1可以掺杂有掺杂剂以具有第一导电类型(例如，P型)。
第二源极/漏极图案SD2可以形成在每个第二有源图案AP2的上部中。一对第二源极/漏极图案SD2可以形成在每个牺牲图案PP的两侧。
详细地，可以使用硬掩模图案MA和栅极间隔物GS作为蚀刻掩模来蚀刻第二有源图案AP2的上部，以形成第二凹陷区域。可以通过使用第二有源图案AP2的第二凹陷区域的内表面作为籽晶层执行SEG工艺来形成第二源极/漏极图案SD2。由于形成了第二源极/漏极图案SD2，所以第二沟道区CH2可以设置在一对第二源极/漏极图案SD2之间。例如，第二源极/漏极图案SD2可以包括与衬底100相同的半导体元素(例如，硅)。第二源极/漏极图案SD2可以掺杂有掺杂剂以具有第二导电类型(例如，N型)，其可以与第一导电类型不同。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以通过彼此不同的工艺顺序地形成。换句话说，第一源极/漏极图案SD1可以不与第二源极/漏极图案SD2同时形成。
参考图19和图20A至20C，可以形成第一层间绝缘层110以覆盖第一和第二源极/漏极图案SD1和SD2、硬掩模图案MA和栅极间隔物GS。例如，第一层间绝缘层110可以包括硅氧化物层。
可以平坦化第一层间绝缘层110，直到牺牲图案PP的顶表面暴露。可以使用回蚀工艺或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化工艺。在平坦化工艺期间，可以完全去除硬掩模图案MA。结果，第一层间绝缘层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔物GS的顶表面基本上共面。
牺牲图案PP可以分别用栅电极GE代替。更详细地，可以选择性地去除暴露的牺牲图案PP。可以通过去除牺牲图案PP来形成空的空间。可以在每个空的空间中形成栅极电介质图案GI、栅电极GE和栅极覆盖图案GP。栅极电介质图案GI可以在空的空间中共形地形成，并且可以不完全填充空的空间。栅极电介质图案GI可以使用原子层沉积(ALD)工艺或化学氧化工艺形成。例如，栅极电介质图案GI可以包括高k电介质材料。
栅电极层可以形成为完全填充空的空间，并且可以对栅电极层执行平坦化工艺以形成栅电极GE。例如，栅电极层可以包括导电的金属氮化物和金属材料中的至少一种。
随后，可以使栅电极GE的上部凹进。可以在凹进的栅电极GE上形成栅极覆盖图案GP。例如，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的至少一种。
再次参考图1和图2A至2C，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括硅氧化物层或低k氧化物层。例如，低k氧化物层可以包括掺杂有碳的硅氧化物层，例如SiCOH。第二层间绝缘层120可以通过CVD工艺形成。
可以在第二层间绝缘层120和第一层间绝缘层110中形成有源接触AC。有源接触AC可以穿透第二层间绝缘层120和第一层间绝缘层110，从而分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。可以在第二器件隔离层ST2上(例如，在第三方向D3上的第二器件隔离层ST2上方，以及在PMOSFET区PR与NMOSFET区NR之间，如图2C所示)形成栅极接触GC，该栅极接触GC穿透第二层间绝缘层120和栅极覆盖图案GP从而电连接到栅电极GE。
例如，有源接触AC和栅极接触GC的形成可以包括执行图案化工艺(诸如光刻工艺)以形成分别暴露第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一开口以及暴露栅电极GE的第二开口，以及形成填充第一开口和第二开口的金属层。
由于光刻工艺的分辨率的限制，第二开口应该与和其相邻的第一开口间隔开至少最小裕度MA(或更多)。然而，根据本发明构思的一些示例实施方式，可以调整第一模图案MP1之间的第三距离L3以调整其上形成第二开口(例如，栅极接触GC)的区域(例如，第二器件隔离层ST2)的尺寸。换言之，可以调整第一模图案MP1之间的第三距离L3以确保第二开口(例如，栅极接触GC)与和其相邻的第一开口(例如，有源接触AC)之间的最小裕度MA。
在根据本发明构思的一些示例实施方式的半导体器件及其制造方法中，可以根据栅极接触和有源接触之间的最小裕度来适当地调节PMOSFET区和NMOSFET区之间的距离。在根据本发明构思的一些示例实施方式的制造方法中，可以使用四重图案化技术(QPT)工艺来形成有源图案。此时，可以通过芯模之间的距离来调节PMOSFET区和NMOSFET区之间的距离。结果，与传统的半导体器件和制造方法相比，可以提高半导体器件的集成度和/或可以减少或防止工艺缺陷的发生。
尽管已经参考一些示例实施方式描述了本发明构思，但是对于本领域技术人员来说显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应该理解，以上示例实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由以下权利要求及其等同物的最宽的可允许解释来确定，并且不应受前述描述的限制或限制。
本申请要求2018年6月18日在韩国知识产权局提交的韩国专利申请第10-2018-0069768号的优先权，其公开内容通过引用整体合并于此。

Claims (20)

1.一种半导体器件，包括：
包括至少第一区域的衬底；
第一有源图案和第一虚设图案，从所述第一区域垂直突出；
器件隔离层，填充所述衬底的第一沟槽、第二沟槽和第三沟槽；和
与所述第一有源图案相交的栅电极，
其中
所述第一沟槽在所述第一区域上限定所述第一有源图案，
所述第二沟槽限定所述第一区域的第一侧壁，
所述第三沟槽限定所述第一区域的第二侧壁，所述第二侧壁与所述第一侧壁相反，
所述第一虚设图案的侧壁与所述第一区域的所述第二侧壁对准，以及
所述第一区域的所述第二侧壁的顶部的水平高于所述第一区域的所述第一侧壁的顶部的水平。
2.根据权利要求1所述的半导体器件，其中所述第一虚设图案与所述第一区域的所述第一侧壁间隔开。
3.根据权利要求1所述的半导体器件，其中所述第一区域的所述第二侧壁的顶部的水平与所述第一虚设图案的顶部的水平基本相同。
4.根据权利要求1所述的半导体器件，其中所述第一虚设图案的顶部的水平低于所述第一有源图案中的每一个的顶部的水平。
5.根据权利要求1的半导体器件，其中
所述第一有源图案中的每一个的上部从所述器件隔离层垂直地突出，以及
所述器件隔离层覆盖所述第一虚设图案。
6.根据权利要求1所述的半导体器件，还包括：
第二有源图案和从所述衬底的第二区域垂直地突出的第二虚设图案，其中
所述第二沟槽设置在所述第一区域和所述第二区域之间，以及
填充所述栅电极下方的所述第二沟槽的所述器件隔离层的上部具有在从所述第一有源图案之间的第一节距或所述第二有源图案之间的第二节距的两倍至三倍的范围内的宽度。
7.根据权利要求6的半导体器件，其中
所述第二沟槽限定所述第二区域的第一侧壁，
所述第三沟槽限定所述第二区域的第二侧壁，所述第二侧壁与所述第二区域的所述第一侧壁相反，
所述第二区域的所述第一侧壁面向所述第一区域的所述第一侧壁，以及
所述第二区域的所述第二侧壁的顶部的水平高于所述第二区域的所述第一侧壁的顶部的水平。
8.一种半导体器件，包括：
包括PMOSFET区和NMOSFET区的衬底；和
与所述PMOSFET区和所述NMOSFET区相交的栅电极，
其中
所述PMOSFET区包括第一有源图案和第一虚设图案，
所述NMOSFET区包括第二有源图案和第二虚设图案，
所述第一虚设图案和所述第二虚设图案不设置在所述第一有源图案和所述第二有源图案之间，
所述第一虚设图案的侧壁与所述PMOSFET区的第一侧壁对准，以及
所述第二虚设图案的侧壁与所述NMOSFET区的第一侧壁对准。
9.根据权利要求8的半导体器件，其中
所述第一虚设图案的顶部低于所述第一有源图案中的每一个的顶部，以及
所述第二虚设图案的顶部低于所述第二有源图案中的每一个的顶部。
10.根据权利要求8所述的半导体器件，还包括：
在衬底上的器件隔离层，填充在所述第一有源图案之间的沟槽和在第二有源图案之间的沟槽，
其中
所述第一有源图案和所述第二有源图案的上部从所述器件隔离层垂直地突出，以及
所述器件隔离层覆盖所述第一虚设图案和所述第二虚设图案。
11.根据权利要求8所述的半导体器件，其中所述PMOSFET区与所述NMOSFET区之间的距离在所述第一有源图案之间的第一节距或所述第二有源图案之间的第二节距的两倍至三倍的范围内。
12.根据权利要求8的半导体器件，其中
与所述PMOSFET区的所述第一侧壁相反的所述PMOSFET区的第二侧壁面对所述NMOSFET区的与所述NMOSFET区的所述第一侧壁相反的第二侧壁，以及
当在平面图中观察时，所述PMOSFET区的所述第二侧壁和所述NMOSFET区的所述第二侧壁设置在所述第一有源图案和所述第二有源图案之间。
13.一种制造半导体器件的方法，所述方法包括：
分别在衬底的第一区域和第二区域上形成第一模图案和第二模图案；
通过使用所述第一模图案作为芯模，在所述第一区域上形成四个第一掩模图案；
通过使用所述第二模图案作为芯模，在所述第二区域上形成四个第二掩模图案；
使用所述四个第一掩模图案和所述四个第二掩模图案作为蚀刻掩模来图案化所述衬底的上部以形成有源图案；
通过图案化所述衬底的所述第一区域，形成包括第一有源图案的PMOSFET区；和
通过图案化所述衬底的所述第二区域，形成包括第二有源图案的NMOSFET区，
其中所述PMOSFET区和所述NMOSFET区之间的距离由所述第一模图案和所述第二模图案之间的距离限定。
14.根据权利要求13所述的方法，其中所述PMOSFET区与所述NMOSFET区之间的所述距离在所述第一有源图案之间的第一节距或所述第二有源图案之间的第二节距的两倍至三倍的范围内。
15.根据权利要求13所述的方法，其中形成所述PMOSFET区包括：部分地去除所述第一区域上的所述有源图案的其中之一，以形成第一虚设图案。
16.根据权利要求15所述的方法，其中
形成所述PMOSFET区还包括图案化所述衬底的所述第一区域以形成限定所述PMOSFET区的沟槽，以及
所述PMOSFET区的侧壁和所述第一虚设图案的侧壁通过所述沟槽彼此对准。
17.根据权利要求13所述的方法，其中形成所述NMOSFET区包括：部分地去除所述第二区域上的所述有源图案中的其中之一，以形成第二虚设图案。
18.根据权利要求13所述的方法，其中形成所述四个第一掩模图案和所述四个第二掩模图案包括：
在所述第一模图案和所述第二模图案中的每一个的两个侧壁上形成第一间隔物；
通过使用所述第一间隔物，在所述第一区域上形成两个第三模图案以及在所述第二区域上形成两个第四模图案；
在所述两个第三模图案和所述两个第四模图案中的每一个的两个侧壁上形成第二间隔物；和
使用所述第二间隔物形成所述四个第一掩模图案和所述四个第二掩模图案。
19.根据权利要求13所述的方法，还包括：
形成器件隔离层，暴露所述衬底上的所述第一有源图案和所述第二有源图案的上部；
分别在所述第一有源图案和所述第二有源图案的上部中形成第一源极/漏极图案和第二源极/漏极图案；和
形成与所述第一有源图案和所述第二有源图案相交的栅电极。
20.根据权利要求19所述的方法，还包括：
形成有源接触，该有源接触设置在所述第一源极/漏极图案和所述第二源极/漏极图案中的至少一个上并与之电连接；和
形成栅极接触，该栅极接触设置在所述PMOSFET区和所述NMOSFET区之间的栅电极上并与之电连接，
其中，调节所述PMOSFET区和所述NMOSFET区之间的距离以确保所述有源接触和所述栅极接触之间的最小裕度。
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