TWI837694B

TWI837694B - 內連結構及其形成方法

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Publication number: TWI837694B
Application number: TW111121189A
Authority: TW
Inventors: 金書正
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-01-12
Filing date: 2022-06-08
Publication date: 2024-04-01

Abstract

一種內連結構以及形成內連結構的方法敘述於此。在一些實施例中，該結構包含設置在一或多個裝置之上的第一電介質層、設置在第一電介質層中的第一導電特徵件、設置在第一電介質層中的第二導電特徵件、設置在第一電介質層上的蝕刻停止層、設置在蝕刻停止層上的第二電介質層以及設置在第二電介質層以及蝕刻停止層中的第三導電特徵件。第三導電特徵件包含第一導電層，其包含二維材料。該結構進一步包含設置在第二電介質層以及蝕刻停止層中的第四導電特徵件。第三導電特徵件以及第四導電特徵件包含不同數量的層。

Description

內連結構及其形成方法

本揭露有關於一種內連結構及其形成方法。

隨著半導體行業推出具有更高性能以及更多功能的新世代積體電路（IC），形成積體電路的元件密度增加，而組件或元件之間的尺寸、大小以及空間卻減少。在過去，這種減少只受限於用光微影技術界定結構的能力，具有更小尺寸的裝置幾何形狀產生了新的限制因素。隨著半導體裝置尺寸的減小，需要改良具有改進的片電阻（sheet resistance）的半導體裝置。

本揭露關於一種設置在基板之上的內連結構，包含：第一電介質層，設置在一或多個裝置之上；第一導電特徵件，設置在第一電介質層中；第二導電特徵件，設置在第一電介質層中；蝕刻停止層，設置在第一電介質層上；第二電介質層，設置在蝕刻停止層上；第三導電特徵件，設置在第二電介質層以及蝕刻停止層中，其中第三導電特徵件包含第一導電層以及第一導電層包含二維材料；以及第四導電特徵件，設置在第二電介質層以及蝕刻停止層中，其中第三導電特徵件以及第四導電特徵件包含不同數量的層。

本揭露另關於一種設置在基板之上的內連結構，包含第一電介質層，設置在一或多個裝置之上；第一導電特徵件，設置在第一電介質層中，第一導電特徵件包含：第一導電層，與第一電介質層接觸，其中第一導電層包含石墨烯或過渡金屬二硫屬化物；以及第二導電層，填充第一導電層的各部分之間的空間；以及第二導電特徵件，設置在第一電介質層中，第二導電特徵件包含：第一導電層，與第一電介質層接觸；第二導電層，與第一導電層接觸；以及第三導電層，與第二導電層接觸及被第二導電層圍繞。

本揭露還關於一種形成內連結構的方法，包含形成第一電介質層在第二電介質層之上；形成第一以及第二開口在第一電介質層中，其中第一以及第二開口具有不同的底部臨界尺寸；形成第一導電層在第一及第二開口中，其中第一導電層包含二維材料；形成第二導電層，其中第二導電層填充第一開口及在第二開口中為共形層；以及形成第三導電層，其中第三導電層形成在第一開口之上以及填充第二開口。

如下的揭露提供許多不同實施例，或示範例，用於實現所提供主題的不同特徵。為簡化本揭露，下文描述組件及配置的具體示範例。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在接著的描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可能會在各種示範例中重複元件符號及/或符號。這樣的重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及/或組構之間的關係。

再者，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一（些）元件或特徵之關係，如圖式中繪示。空間相對術語旨在涵蓋除在圖式中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向（旋轉90度或按其他定向）且本揭露中使用之空間相對描述同樣可相應地解釋。

圖1A及1B說明製造半導體裝置結構100的階段。如圖1A及圖1B所示，半導體裝置結構100包含基板102以及形成在基板102上的一或多個裝置200。基板102可為半導體基板。在一些實施例中，基板102包含至少在基板102的表面上單晶半導體層（single crystalline semiconductor layer）。基板102可包含晶體半導體材料，諸如，但不限於矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、銻化銦（InSb）、磷化鎵（GaP），銻化鎵（GaSb），砷化鋁銦（InAlAs）、砷化鎵銦（InGaAs）、磷化鎵銻（GaSbP）、銻化鎵（GaAsSb）以及磷化銦（InP）。舉例而言，基板102由Si製成。在一些實施例中，基板102為絕緣體上的矽（SOI）基板，它包含設置在兩個矽層之間的絕緣層（未顯示）。在一方面中，絕緣層為一種含氧材料，諸如氧化物。

基板102可包含基板102表面上的一或多個緩衝層（未顯示）。緩衝層可用為以逐漸改變從基板的晶格常數到源極/汲極區的晶格常數。緩衝層可由磊晶生長的晶體半導體材料形成，諸如但不限於Si、Ge、鍺錫（GeSn）、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。

基板102可包含已經適當地摻入雜質（例如p型或n型雜質）的各種區。舉例而言，摻雜物為用於n型鰭片式場效應電晶體（fin field effect transistor；FinFET）的磷以及用於p型FinFET的硼。

如上所述，裝置200可為任何合適的裝置，諸如電晶體、二極體、影像感測器、電阻、電容器、電感器、儲存單元或其組合。在一些實施例中，裝置200為電晶體，諸如平面場效應電晶體（planar field effect transistors；FETs）、FinFETs、奈米結構電晶體或其他合適的電晶體。奈米結構電晶體可包含奈米片狀電晶體、奈米線電晶體、閘極環繞（gate-all-around；GAA）電晶體、多橋通道（multi-bridge channel；MBC）電晶體或任何具有閘極電極環繞通道的電晶體。在基板102上形成的裝置200的一個例子為FinFET，顯示在圖1A及圖1B中。裝置200包含源極/汲極（source/drain；S/D）區124以及閘極堆疊140（圖1A中只顯示一個）。每一閘極堆疊140可設置在做為源極區的S/D區124以及做為汲極區的S/D區124之間。舉例而言，每一閘極堆疊140可沿著Y軸在一或多個做為源極區的S/D區124以及一或多個做為汲極區的S/D區124之間延伸。如圖1B所示，在基板102上形成兩個閘極堆疊140。在一些實施例中，在基板102上形成兩個以上的閘極堆疊140。在做為源極區的S/D區124以及做為汲極區的S/D區124之間形成通道區108。

S/D區124可包含半導體材料，諸如Si或Ge、III-V族化合物半導體、II-VI族化合物半導體或其他合適的半導體材料。示例性的S/D區124可包含但不限於Ge、SiGe、GaAs、AlGaAs、GaAsP、SiP、InAs、AlAs、InP、GaN、InGaAs、InAlAs、GaSb、AlP、GaP及類似材料。S/D區124可包含p型摻雜物，諸如硼；n型摻雜物，諸如磷或砷；及/或其他包含其組合的合適的摻雜物。S/D區124可藉由使用CVD、原子層沉積（ALD）或分子束磊晶（molecular beam epitaxy；MBE）的磊晶生長方法形成。通道區108可包含一或多個半導體材料，諸如Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP或InP。在一些實施例中，通道區108包含與基板102相同的半導體材料。在一些實施例中，裝置200為FinFET，以及通道區108為設置在閘極堆疊140下方的複數個鰭片。在一些實施例中，裝置200為奈米結構電晶體，以及通道區108藉由閘極堆疊140所圍繞。

如圖1A及圖1B所示，每一閘極堆疊140包含設置在通道區108之上的閘極電極層138（或者對於奈米結構電晶體而言，圍繞通道區108）。閘極電極層138可為含金屬的材料，諸如鎢、鈷、鋁、釕、銅、其多個層，或類似材料，以及可藉由ALD、電漿增強化學氣相沉積（PECVD）、MBD、物理氣相沉積（PVD）或任何合適的沉積技術而沉積。每一閘極堆疊140可進一步包含設置在通道區108之上的閘極電介質層136。閘極電極層138可設置在閘極電介質層136之上。在一些實施例中，可在通道區108以及閘極電介質層136之間設置介面層（未顯示），以及可在閘極電介質層136及閘極電極層138之間形成一或多個工作函數層（未顯示）。介面電介質層可包含電介質材料，諸如含氧材料或含氮材料，或其多個層，且可藉由任何合適的沉積方法而形成，諸如CVD、PECVD或ALD。閘極電介質層136可包含電介質材料，諸如含氧材料或含氮材料，具有大於二氧化矽的k值的高電介質常數材料，或其多個層。閘極電介質層136可藉由任何合適的方法形成，諸如CVD、PECVD或ALD。在一些實施例中，閘極電介質層136可為共形層。術語「共形」在本文中可用於描述在不同區之上具有實質上相同厚度的層。一或多個功函數層可包含碳化鋁鈦（aluminum titanium carbide）、氧化鋁鈦（aluminum titanium oxide）、氮化鋁鈦（aluminum titanium nitride）或類似物。

閘極間隔件122沿著閘極堆疊140的側壁（例如閘極電介質層136的側壁）而形成。閘極間隔件122可包含碳氧化矽、氮化矽、氮氧化矽、類似物、其多個層或其組合，以及可藉由CVD、ALD或其他合適的沉積技術而沉積。

如圖1A所示，鰭片式側壁間隔件123可設置在每一S/D區124的相對側邊，且鰭片式側壁間隔件123可包含與閘極間隔件122相同的材料。閘極堆疊140、閘極間隔件122以及鰭片式側壁間隔件123的多個部分可設置在隔離區114上。隔離區114設置在基板102上。隔離區114可包含絕緣材料，諸如含氧材料、含氮材料，或其組合。在一些實施例中，隔離區114為淺溝槽隔離（STI）。絕緣材料可藉由高密度電漿化學氣相沉積（HDP-CVD）、可流動化學氣相沉積（FCVD）或其他合適的沉積製程而形成。在一方面，隔離區114包含藉由FCVD製程而形成的氧化矽。

如圖1A及圖1B所示，在S/D區124以及隔離區114上形成接觸蝕刻停止層（CESL）126，且在CESL 126上形成層間電介質（ILD）層128。CESL 126可提供一種機制以在ILD層128中形成開口時停止蝕刻製程。CESL 126可共形地沉積在S/D區124以及隔離區114的表面上。CESL 126可包含含氧材料或含氮材料，諸如氮化矽、氮化矽碳、氮氧化矽、氮化碳、氧化矽、氧化矽碳或類似物，或其組合，及可藉由CVD、PECVD、ALD或任何合適的沉積技術而沉積。ILD層128可包含由四乙氧基矽烷（tetraethylorthosilicate；TEOS）、未摻雜的矽酸鹽玻璃或經摻雜的氧化矽形成的氧化物，諸如硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、熔融石英玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、摻硼矽玻璃（boron doped silicon glass；BSG）、有機矽酸鹽玻璃（organosilicate glass；OSG）、SiOC及/或任何合適的低電介質常數材料（例如具有低於二氧化矽的電介質常數的材料），且可藉由旋轉塗佈（spin-on）、CVD、FCVD、PECVD、PVD或任何合適的沉積技術而沉積。

可在ILD層128中及S/D區124之上設置導電接點（未顯示）。導電接點可為導電的，以及包含具有Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN或TaN中的一或多者的材料，且導電接點可藉由任何合適的方法形成，諸如電化學鍍覆（electro-chemical plating；ECP）或PVD。矽化物層（未顯示）可設置在導電接點以及S/D區124之間。

如圖2所示，半導體裝置結構100可進一步包含設置在裝置200以及基板102之上的內連結構300。內連結構300包含各種導電特徵件，諸如複數個第一導電特徵件304以及複數個第二導電特徵件306，以及金屬間電介質（IMD）層302以分開以及隔離各種導電特徵件304、306。為了清楚起見，可省略蝕刻停止層。在一些實施例中，複數個第一導電特徵件304為導電線，複數個第二導電特徵件306為導電孔。內連結構300包含多層階的導電特徵件304，及導電特徵件304配置在每一層階中，以提供給設置在下方的各種裝置200的電路徑。導電特徵件306提供從裝置200到導電特徵件304以及導電特徵件304之間的垂直電路由（electrical routing）。舉例而言，內連結構300的最底部的導電特徵件306可與設置在S/D區124（如圖1B所示）以及閘極電極層138如圖1B所示）之上的導電接點為電性連接。導電特徵件304以及導電特徵件306可由一或多個導電材料製成，諸如金屬、金屬合金、金屬氮化物或矽化物。舉例而言，導電特徵件304以及導電特徵件306為由銅、鋁、銠、釕、銥、鋁銅合金、鈦、鈦氮化物、鉭、鉭氮化物、鈦矽氮化物、鋯、金、銀、鈷、鎳、鎢、鎢氮化物、鎢矽氮化物、鉑、鉻、鉬、鉿、其他合適的導電材料，或其組合而製成。在一些實施例中，導電特徵件304、306可包含二維材料。

IMD層302包含一或多個電介質材料，以向各種導電特徵件304、306提供隔離功能。IMD層302可包含嵌入多個階層的導電特徵件304、306的多個電介質層。IMD層302為由電介質材料製成，諸如SiO _x、SiO _xC _yH _z或SiO _xC _y，其中x、y及z為整數或非整數。在一些實施例中，IMD層302包含具有約1至約5的k值的電介質材料。

圖3A至圖3H為根據一些實施例的製造內連結構300的各個階段的剖面側視圖。如圖3A所示，內連結構300包含電介質層310，其可為ILD層或IMD層。舉例而言，電介質層310可為ILD層128（如圖1A及圖1B所示）或IMD層302（如圖2所示）。電介質層310可包含與ILD層128或IMD層302相同的材料。在一些實施例中，電介質層310包含低電介質常數材料、SiO ₂、SiOC、SiON、SiOC、SiOCN，或其他合適的電介質材料。在一些實施例中，低電介質常數材料包含SiOCH。電介質層310可藉由CVD、FCVD、ALD、旋轉塗佈或其他合適的製程而形成。內連結構300包含主動區308A以及密封環區308S，區308A、308S可彼此相鄰或彼此間隔開。

一或多個導電特徵件312A、312S設置在電介質層310中。一或多個導電特徵件312A（僅示出一個）設置在電介質層310的主動區308A中，以及一或多個導電特徵件312S（僅示出一個）設置在密封環區308S中。導電特徵件312A、312S各包含一種導電材料，諸如Cu、Co、Ru、Mo、Cr、W、Mn、Rh、Ir、Ni、Pd、Pt、Ag、Au、Al、Ta、TaN、TiN、其合金或其他合適的材料。導電特徵件312A、312S為藉由任何合適的製程形成的，諸如ECP、無電解沉積（ELD）、PVD或CVD。在一些實施例中，導電特徵件312A、312S可為圖2中所示的導電特徵件306。舉例而言，導電特徵件312A、312S可為具有相同或不同尺寸的導電孔。在一些實施例中，導電特徵件312S的尺寸比導電特徵件312A大。在一些實施例中，可在電介質層310以及導電特徵件312A、312S之間形成阻障層（未顯示），並在阻隔層以及導電特徵件312A、312S之間形成襯墊（未顯示）。阻障層以及襯墊可藉由任何合適的製程而形成，諸如CVD、PECVD或ALD。

蝕刻停止層314形成在主動區308A以及密封環區308S中的電介質層310以及導電特徵件312A、312S上。蝕刻停止層314可包含含氮材料或含氧材料。舉例而言，蝕刻停止層314可為氮化物或氧化物，諸如氮化矽、金屬氮化物、氧化矽或金屬氧化物。在一些實施例中，蝕刻停止層314包含與CESL 126（如圖1A所示）相同的材料。蝕刻停止層314可藉由任何合適的製程而形成，諸如CVD、PECVD、ALD、PEALD或任何合適的製程。在一些實施例中，蝕刻停止層314為藉由ALD所形成的共形層。在主動區308A以及密封環區308S中的蝕刻停止層314上形成電介質層316。電介質層316可包含與電介質層310相同的材料，以及可藉由與電介質層310相同的製程而形成。

如圖3B所示，開口318A、318S分別在主動區308A以及密封環區308S中的電介質層316以及蝕刻停止層314中形成。每一開口318A、318S可藉由一或多個蝕刻過程形成。開口318S的尺寸比開口318A大。舉例而言，開口318A的底部臨界尺寸CD1小於約10奈米（nm），諸如從約6nm到約10nm。如圖3B所示，底部臨界尺寸CD1可為開口318A沿著X軸的最小尺寸。開口318A沿著x軸的臨界尺寸可從開口318A的頂部到底部逐漸減少。在一些實施例中，開口318A沿著x軸的臨界尺寸可實質上恒定，以及與底部臨界尺寸CD1相同。開口318S的底部臨界尺寸CD2大於約10nm，諸如從約20nm到約200nm。如圖3B所示，底部臨界尺寸CD2可為開口318S沿X軸的最小尺寸。開口318S沿著x軸的臨界尺寸可從開口318S的頂部到底部逐漸減少。在一些實施例中，開口318S沿著x軸的臨界尺寸可實質上恒定，並與底部臨界尺寸CD2相同。在一些實施例中，如圖3B所示，臨界尺寸CD1、CD2為沿著x軸。開口318A、318S沿著y軸的尺寸可分別實質上大於底部臨界尺寸CD1、CD2。在一些實施例中，底部臨界尺寸CD1、CD2為沿著y軸，及開口318A、318S沿著x軸的尺寸可分別實質上大於底部臨界尺寸CD1、CD2。在一些實施例中，開口318A、318S為溝槽。

如圖3C所示，第一導電層320形成在電介質層316上以及開口318A、318S中。第一導電層320形成在開口318A、318S中的電介質層316以及蝕刻停止層314的側壁上。第一導電層320包含3至6個二維（2D）材料層。本聲明中使用的術語「二維材料」是指單層材料或單層型材料，為具有層內共價鍵（intralayer covalent bonding）以及層間範德瓦爾斯鍵（interlayer van der Waals bonding）的原子薄的結晶性固體（atomically thin crystalline solid）。二維材料的示範例可包含石墨烯、六方氮化硼（h-BN）或過渡金屬二硫屬化物（MX ₂），其中M為過渡金屬元素，X為硫族化物元素。一些例示性的MX ₂材料可包含，但不限於CrSe ₂、CrTe ₂、VS ₂、VSe ₂、VTe ₂、TaS ₂、TaSe ₂、TaTe ₂、MoS ₂、MoSe ₂、MoT _e2、NbS ₂、NbSe ₂、NbTe ₂、WS ₂、WSe ₂、WTe ₂、TiS ₂、TiSe ₂、TiTe ₂，或其任何組合。在一些實施例中，二維材料包含S、Se、Te、FeS、FeSe、BP、Mo ₂C、Si、Ge、Sn、其他合適的二維材料，或其組合。在一些實施例中，第一導電層320選擇性地形成在電介質層316以及蝕刻停止層314的電介質材料上，而非形成在導電特徵件312A、312S上。舉例而言，第一導電層320可為使用水輔助CVD製程形成的石墨烯層。水輔助CVD製程不使用金屬催化劑。結果，第一導電層320因此沒有形成在導電特徵件312A、312S的金屬表面上。在另一個示範例中，如圖7A至圖7D中所詳細描述的，阻擋層702（如圖7A所示）選擇性地形成在導電特徵件312A、312S上，及阻擋第一導電層320的2D材料在導電特徵件312A、312S上的形成。

在一些實施例中，如圖3C-1所示，導電特徵件312A、312S的頂部表面中的每一者包含氧化層319。氧化層319可做為導電特徵件312A、312S在製程期間中的氧化結果而形成。氧化層319可為金屬氧化層，包含導電特徵件312A、312S的金屬。在一些實施例中，氧化層319也可形成在圖5A、圖5B、圖6A至圖6D及圖7A至圖7D所示的導電特徵件312A上。在一些實施例中，與圖3C所示的實施例類似，第一導電層320沒有形成在氧化層319上。舉例而言，第一導電層320的2D材料形成在電介質層316以及蝕刻停止層314的矽基氧化物及/或氮化物上，但不形成在氧化層319的金屬氧化物材料上。在另一個示範例中，阻擋層702（如圖7A所示）選擇性地形成在氧化層319上，以阻擋第一導電層320的2D材料在導電特徵件312A、312S上的形成。在一些實施例中，在形成第一導電層320之前，可移除氧化層319的暴露部分。

如圖3C-2所示，在一些實施例中，第一導電層320的部分320b形成在導電特徵件312A、312S上。該部分320b可具有小於形成在電介質層316上的第一導電層320的部分的厚度的一半。該部分320b的生長速度實質上比形成在電介質層316以及蝕刻停止層314上的第一導電層320的部分的生長速度慢。因此，該部分320b的厚度實質上小於形成在電介質層316以及蝕刻停止層314上的第一導電層320的部分的厚度。在一些實施例中，該部分320b也可形成在圖5A、圖5B及圖6A至圖6D所示的導電特徵件312A上。如圖3C-3所示，在一些實施例中，第一導電層320的部分320b形成在氧化層319上。在一些實施例中，在形成第一導電層320之前，可移除氧化層319的暴露部分。

當二維材料層的數量在3至6之間時，第一導電層320具有最低的電阻率。若2D材料層(二維材料層)的數量少於3或大於6，則第一導電層320的電阻率增加。在一些實施例中，2D材料層可摻入摻雜物以進一步降低電阻率。舉例而言，3至6個2D材料層可摻入Nb、Cu、Mn或其他合適的摻雜物。

在一些實施例中，第一導電層320藉由在電介質層316上以及在開口318A、318S中的電介質層316及蝕刻停止層314的側壁上形成第一2D材料層而形成。接著，在第一2D材料層上形成第二2D材料層，接著在第二2D材料層上形成第三2D材料層。在一些實施例中，在電介質層316上以及在開口318A、318S中的電介質層316以及蝕刻停止層314的側壁上形成3至6個2D材料層。因此，2D材料層為在實質上垂直於電介質層316的表面的方向上形成的。易言之，3至6個2D材料層在實質上垂直於電介質層316的表面的方向上堆疊，該2D材料層形成於此。圖6A至圖6D及圖7A至圖7D中描述了形成第一導電層320的各種方法。

在一些實施例中，包含3至6個2D材料層的第一導電層320具有約2nm至約9nm的厚度。即使在一些實施例中，第一導電層320可選擇性地形成在電介質材料上，但由於開口318A的底部臨界尺寸CD1(如圖3B所示)小，導電特徵件312A的至少一部分可被第一導電層320覆蓋。如上所述，開口318A的底部臨界尺寸CD1(如圖3B所示)可從約6nm到約10nm。因此，在一些實施例中，如圖3C所示，底部臨界尺寸CD1(如圖3B所示)大於第一導電層320厚度的兩倍，以及在開口318A的底部於第一導電層320的部分之間形成間隙。導電特徵件312A的一部分可暴露在該間隙中。在一些實施例中，如圖3D所示，底部臨界尺寸CD1(如圖3B所示)小於第一導電層320厚度的兩倍，第一導電層320形成在蝕刻停止層314的側壁上的部分被合併。易言之，開口318A的底部可被第一導電層320覆蓋，並且第一導電層320與導電特徵件312A接觸。第一導電層320可不形成在導電特徵件312S上，或者可覆蓋導電特徵件312S的邊緣部分。導電特徵件312S的至少一部分暴露在開口318S中。

如圖3E所示，在第一導電層320上形成第二導電層322。由於開口318A、318S的大小不同，第二導電層322填充開口318A，但沒有填充開口318S。第二導電層322填充開口318A中第一導電層320的部分之間的空間。在導電特徵件312A的一部分被暴露的實施例中，第二導電層322與導電特徵件312A的暴露部分接觸。第二導電層322包含一金屬，諸如Ru、Mo、Rh或Ir，與其他金屬諸如Cu或Co相比，其電阻率較低，尺寸小於約6nm。舉例而言，在開口318A中形成第一導電層320後，開口318A沿著x軸的底部臨界尺寸CD1(如圖3B所示)小於約6nm，這意味著設置在開口318A中的第二導電層322的底部沿著x軸的尺寸小於約6nm。藉由使用Ru、Mo、Rh或Ir做為第二導電層322，與使用Cu或Co做為第二導電層322相比，第二導電層322的電阻率降低。

第二導電層322藉由ALD製程形成，以改善開口318A的間隙填充。因此，如圖3E中所示，第二導電層322可為開口318S中的共形層。第二導電層322的部分形成在沿著界定開口318S的側壁形成的第一導電層320的部分上為共形的。此外，第二導電層322的部分可共形地形成在密封環區308S中的導電特徵件312S的暴露部分上。形成在開口318S中的第二導電層322的共形部分可具有從約1nm到約3nm的厚度。在一些實施例中，如圖3E所示，第二導電層322可與導電特徵件312A、312S接觸。在一些實施例中，第二導電層322可與第一導電層320的部分320b（如圖3C-2所示）接觸。在一些實施例中，第二導電層322可與氧化層319（如圖3C-1所示）接觸。

如圖3F所示，在第二導電層322上形成第三導電層324。第三導電層324填充開口318S。第三導電層324包含一金屬，諸如Cu，與其他金屬，諸如Ru、Mo、Rh或Ir相比，其電阻率較低，尺寸大於約6nm。舉例而言，在開口318S中形成第二導電層322後，開口318A沿著x軸的底部臨界尺寸CD1（圖3B）大於約10nm，這意味著設置在開口318S中的第三導電層324的底部沿著x軸的尺寸大於約6nm（第一以及第二導電層320、322可能佔據底部臨界尺寸CD2的一部分）。藉由使用Cu做為第三導電層324，與使用Ru、Mo、Rh或Ir做為第三導電層324相比，第三導電層324的電阻率有所降低。第三導電層324可藉由PVD或ECP形成，這與形成第二導電層322的ALD製程不同。

如圖3G所示，設置在電介質層316上的第一導電層320、第二導電層322以及第三導電層324的部分被移除。這些層的部分的移除可藉由平面化製程來執行，諸如化學機械拋光（CMP）製程。在開口318A中形成的第一導電層320以及第二導電層322的部分可為導電特徵件326A，以及在開口318S中形成的第一導電層320、第二導電層322以及第三導電層324的部分可為導電特徵件326S。導電特徵件326A具有沿著X軸的第一底部寬度，其可與底部臨界尺寸CD1相同。導電特徵件326S具有沿著X軸的第二底部寬度，這可與底部臨界尺寸CD2相同。第二寬度實質上大於第一寬度。導電特徵件326A、326S可為如圖2中所示的導電特徵件304。如圖3G所示，導電特徵件326A的底部寬度小於約10nm，以及包含第一導電層320以及第二導電層322。導電特徵件326A的接觸電阻以及片電阻低於那些包含銅以及阻障層的傳統導電特徵件。如上所述，當尺寸小於約6nm時，與第二導電層322的材料相比，銅的電阻率更高。導電特徵件326S的底部寬度大於約10nm，諸如從約20nm到約200nm，及包含第一導電層320、第二導電層322，以及第三導電層324。導電特徵件326S的接觸電阻以及片電阻低於包含銅以及阻擋層的傳統導電特徵件。傳統導電特徵件的阻障層可為TiN或TaN，與第一導電層320的材料相比，它具有更高的電阻率，諸如3至6層的二維材料。因此，設置在同一電介質層316中的兩個導電特徵件326A、326S具有不同數量的材料，以減少導電特徵件326A、326S的接觸電阻以及片電阻。舉例而言，導電特徵件326A包含2D材料以及金屬，而導電特徵件326S包含2D材料、金屬以及不同於金屬的另一種金屬。若導電特徵件326S的第三導電層324由與第二導電層322相同的材料製成，則導電特徵件326S的接觸電阻以及片電阻會增加，因為當尺寸大於約6nm時，第三導電層324的電阻率實質上低於第二導電層322的電阻。在一些實施例中，導電特徵件326S設置在主動區308A中。易言之，具有不同尺寸以及材料的兩個導電特徵件326A、326S設置在主動區308A中。

圖3H顯示具有形成在導電特徵件312A以及第二導電層322之間的第一導電層320的導電特徵件326A。如圖3D所述，形成在蝕刻停止層314的側壁上的第一導電層320的部分可合併及可覆蓋導電特徵件312A。因此，第二導電層322不與導電特徵件312A直接接觸，以及藉由第一導電層320而與導電特徵件312A電連接。

如上所述，第一導電層320包含在實質上垂直於電介質層316的側壁的方向上形成的3至6個2D材料層。在一些實施例中，電介質層316的側壁可實質上垂直於導電特徵件312A的頂部表面。在操作期間，電流可從導電特徵件326A流向導電特徵件312A，其方向實質上垂直於導電特徵件312A的頂部表面，電子從導電特徵件312A流向導電特徵件326A，其方向實質上垂直於導電特徵件312A的頂部表面。因此，3至6個2D材料層的形成方向實質上與電子流的方向平行，以及電子在相鄰的2D材料層之間流動。因此，與包含在實質上垂直於導電特徵件312A的頂部表面的方向上形成的多個2D材料層的導電特徵件相比，接觸電阻降低了，在該導電特徵件中，電子流過2D材料層。

圖4A至圖4C為根據一些實施例的製造內連結構300的各個階段中的一者的各種視圖。如圖4A所示，導電特徵件326A可藉由雙鑲嵌製程（dual-damascene）形成，且導電特徵件326A包含孔部分328以及線部分330。孔部分328以及線部分330中的每一者都包含第一導電層320以及第二導電層322。圖3G中所示的導電特徵件326A可為線部分330。如圖4B所示，由於X軸的尺寸較小，導電特徵件326A包含第二導電層322，與第三導電層324（如圖3H所示）相比，其電阻率較低，而不包含第三導電層324。圖4C為導電特徵件326A的俯視圖，其包含被第一導電層320圍繞的第二導電層322。

圖5A及5B為根據替代實施例的導電特徵件326S的剖面側視圖。如圖5A所示，在一些實施例中，由於CMP製程的淺碟凹陷效應（dishing effect），導電特徵件312A在Z軸上的厚度小於電介質層310的厚度，及第一導電層320的每一2D材料層可包含設置在導電特徵件312A上的傾斜部分。每一2D材料層可包含設置在電介質層310上的水平部分，及與傾斜部分相連。水平部分以及斜面部分可形成鈍角。第一導電層320可形成在導電特徵件312A的部分上，而第二導電層322則形成在導電特徵件312A的剩餘部分上。

如圖5B所示，導電特徵件312A可具有在X軸上實質上相同或大於導電特徵件326S的寬度。因此，在導電特徵件312A上沒有形成第一導電層320的水平部分。

圖6A至圖6D為根據一些實施例的製造第一導電層320的各個階段的剖面側視圖。如圖6A所示，在電介質層316以及蝕刻停止層314的電介質表面上選擇性地形成第一層602。第一層602可為過渡金屬氧化物，及可藉由ALD製程形成。如圖6A所示，在電介質層316以及蝕刻停止層314中形成兩個開口601。在一些實施例中，開口601為溝槽。在一些實施例中，開口601包含孔以及在孔之上形成的溝槽，用於雙鑲嵌層壓製程。導電特徵件312A暴露在兩個開口601中的一者。在兩個開口601中的另一開口601中，在圖6A中未顯示的沿著Y軸的位置，可暴露導電特徵件（未顯示）。在一些實施例中，兩個開口601中的另一個開口601中沒有暴露導電特徵件。第一層602沒有形成在導電特徵件312A的金屬表面上。

接著，如圖6B所示，在第一層602執行硫化製程以形成第二層604。在一些實施例中，第二層604包含過渡金屬硫化物，其可為2D材料。因此，第二層604可為2D材料層。第二層604可藉由ALD製程形成，且圖6A及圖6B中描述的層602、604的形成可為ALD製程的循環（cycle）。

接著，如圖6C中所示，在第二層604上形成第三層606。第三層606可為2D材料層，諸如包含過渡金屬硫化物的層。第三層606可包含與第二層604相同的材料，及可藉由與第二層604相同的製程形成。第三層606的形成可為自限制的（self-limited），因為第三層606為選擇性地形成在第二層604上。如圖6D所示，附加層608、610、612可在第三層606上形成。每一層608、610、612可包含與第二層604相同的材料，及可藉由與第二層604相同的製程形成。各層604、606、608、610、612可共同形成第一導電層320。雖然在圖6D中顯示了5層，但層的數量並不限於5。如上所述，第一導電層320可包含3至6個2D材料層。在形成第一導電層320之後，可執行後續的製程，諸如圖3E至圖3H中描述的製程，以填充開口601。

圖7A至圖7D為根據替代實施例的製造第一導電層320的各個階段的剖面側視圖。如圖7A所示，在電介質層316以及蝕刻停止層314中形成開口701，以及在導電特徵件312A的金屬表面上選擇性地形成阻擋層702。在一些實施例中，開口701為溝槽。在一些實施例中，開口701包含孔以及在孔之上形成的溝槽，用於雙鑲嵌製程。阻擋層702可包含具有頭端基團以及尾端基團的自組裝單層（SAM）。頭端基團選擇性地附接在導電特徵件312A上，而尾端基團防止在其上形成層。如圖7B所示，在電介質層316以及蝕刻停止層314上形成第一層704。阻擋層702阻擋第一層704在其上形成。若沒有阻擋層702，第一層704可形成在導電特徵件312A上。在一些實施例中，第一層704為2D材料層，諸如石墨烯層。在一些實施例中，石墨烯層可選擇性地形成在電介質層316以及蝕刻停止層314的電介質材料上，而不需要阻擋層702。

接著，如圖7C中所示，可在第一層704上形成附加層706、708、710、712。每一層706、708、710、712可包含與第一層704相同的材料。在一些實施例中，層706、708、710、712為石墨烯層，它們選擇性地形成在第一層704的石墨烯層上。各層704、706、708、710、712可共同形成第一導電層320。雖然在圖7D中顯示了5層，但層的數量並不限於5。如上所述，第一導電層320可包含3至6個2D材料層。如圖7D所示，執行電漿製程以移除阻擋層702。電漿製程不會對第一導電層320或導電特徵件412A產生實質性影響。在一些實施例中，阻擋層702在第一層704形成後但在層706、708、710、712形成前移除。可執行諸如圖3E至圖3H中描述的製程的後續製程以填充開口701。

在一些實施例中，由於移除阻擋層702，第一導電層320以及導電特徵件312A之間有一空間。第二導電層322可填充開口701及填充第一導電層320以及導電特徵件312A之間的空間。

在一些實施例中，如圖8所示，在形成層704之後以及形成層706、708、710、712之前移除阻擋層702。層706、708、710、712的底部可實體接觸下層的導電特徵件312A，而層704的底部可與下層的導電特徵件312A分開。

圖6A至圖6D及圖7A至圖7D說明用於在電介質層316以及蝕刻停止層314的電介質材料上選擇性地形成第一導電層320的各種方法。第一導電層320可通過其他合適的製程在電介質層316以及蝕刻停止層314的電介質材料上選擇性地形成。

本揭露在各種實施例中提供了一種內連結構以及形成該結構的方法。在一些實施例中，該內連結構包含設置在電介質層316中的第一導電特徵件326A以及設置在電介質層316中的第二導電特徵件326S。第一導電特徵件326A具有第一寬度以及包含第一導電層320及第二導電層322。第二導電特徵件326S以及第二寬度實質上大於第一寬度，及包含第一導電層320、第二導電層322以及第三導電層324。一些實施例可實現優勢。舉例而言，導電特徵件326A、326S的接觸電阻以及片電阻降低。

一實施例為一種內連結構。該結構包含第一電介質層，設置在一或多個裝置之上；第一導電特徵件，設置在第一電介質層中；第二導電特徵件，設置在第一電介質層中；蝕刻停止層，設置在第一電介質層上；第二電介質層，設置在蝕刻停止層上；第三導電特徵件，設置在第二電介質層以及蝕刻停止層中。第三導電特徵件包含第一導電層，其包含二維材料。該結構進一步包含第四導電特徵件，設置在第二電介質層以及蝕刻停止層中。第三導電特徵件以及第四導電特徵件包含不同數量的層。

另一實施例為一種內連結構。該結構包含第一電介質層，設置在一或多個裝置之上；以及第一導電特徵件，設置在第一電介質層中。第一導電特徵件包含第一導電層，與第一電介質層接觸；及第二導電層，填充第一導電層的各部分之間的空間。第一導電層包含石墨烯或過渡金屬二硫屬化物。該結構進一步包含第二導電特徵件，設置在第一電介質層中。第二導電特徵件包含第一導電層，與第一電介質層接觸；第二導電層，與第一導電層接觸；以及第三導電層，與第二導電層接觸及被第二導電層圍繞。

另一實施例為一種形成內連結構的方法。該方法包含形成第一電介質層在第二電介質層之上以及形成第一以及第二開口在第一電介質層中。第一以及第二開口具有不同的底部臨界尺寸。該方法進一步包含形成第一導電層在第一及第二開口中，以及第一導電層包含二維材料。該方法進一步包含形成第二導電層，以及第二導電層填充第一開口及在第二開口中為共形層。該方法進一步包含形成第三導電層。第三導電層形成在第一開口之上以及填充第二開口。

上述內容概述了幾個實施例或示範例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各方面。本技術領域中具有通常知識者應認識到，其可很容易地將本揭露做為設計或修改其他製程及結構的基礎，以實現相同的目的及/或實現本文介紹的實施例或示範例的相同優勢。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本文進行各種改變、替代及改動。

100:半導體裝置結構 102:基板 108:通道區 114:隔離區 122:閘極間隔件 123:鰭片式側壁間隔件 124:源極/汲極區；S/D區 126:接觸蝕刻停止層/CESL 128:層間電介質層/ILD層 136:閘極電介質層 138:閘極電極層 140:閘極堆疊 200:裝置 300:內連結構 302:金屬間電介質層/IMD層 304:第一導電特徵件/導電特徵件 306:第二導電特徵件/導電特徵件 308A:主動區/區 308S:密封環區/區 310:電介質層 312A:導電特徵件 312S:導電特徵件 314:蝕刻停止層 316:電介質層 318A:開口 318S:開口 319:氧化層 320:第一導電層 320b:部分 322:第二導電層 324:第三導電層 326A:導電特徵件 326S:導電特徵件 328:孔部分 330:線部分 601:開口 602:第一層/層 604:第二層/層 606:第三層/層 608:附加層/層 610:附加層/層 612:附加層/層 701:開口 702:阻擋層 704:第一層/層 706:附加層/層 708:附加層/層 710:附加層/層 712:附加層/層 CD1:底部臨界尺寸/臨界尺寸 CD2:底部臨界尺寸/臨界尺寸

當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵未按比例繪製。實際上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。

圖1A為根據一些實施例的製造半導體裝置結構的各種階段中之一者的透視圖。

圖1B為根據一些實施例，沿著圖1A的A-A線擷取的製造半導體裝置結構的階段的剖面側視圖。

圖2為根據一些實施例的製造半導體裝置結構的階段的剖面側視圖。

圖3A至圖3H為根據一些實施例的製造內連結構的各個階段的剖面側視圖。

圖4A至圖4C為根據一些實施例的製造內連結構的各個階段中之一者的各種視圖。

圖5A及圖5B為根據替代實施例的導電特徵件的剖面側視圖。

圖6A至圖6D為根據一些實施例的製造導電層的各個階段的剖面側視圖。

圖7A至圖7D為根據替代實施例的製造導電層的各個階段的剖面側視圖。

圖8為根據替代實施例，製造導電層的各個階段中之一者的剖面側視圖。

100:半導體裝置結構

102:基板

114:隔離區

122:閘極間隔件

123:鰭片式側壁間隔件

124:源極/汲極區；S/D區

126:接觸蝕刻停止層/CESL

128:層間電介質層/ILD層

136:閘極電介質層

138:閘極電極層

140:閘極堆疊

200:裝置

Claims

一種設置在一基板之上的內連結構，包含：一第一電介質層，設置在一或多個裝置之上；一第一導電特徵件，設置在該第一電介質層中；一第二導電特徵件，設置在該第一電介質層中；一蝕刻停止層，設置在該第一電介質層上；一第二電介質層，設置在該蝕刻停止層上；一第三導電特徵件，設置在該第二電介質層以及該蝕刻停止層中，其中該第三導電特徵件包含一第一導電層，其中該第一導電層包含一二維材料，其中，在該蝕刻停止層中，該二維材料沒有沿平行於該第一電介質層的表面延伸或者是該二維材料以小於一半的厚度沿平行於該第一電介質層的表面延伸；以及一第四導電特徵件，設置在該第二電介質層以及該蝕刻停止層中，其中該第三導電特徵件以及該第四導電特徵件包含不同數量的層。
如請求項1所述的內連結構，其中該第三導電特徵件基本上由該第一導電層以及一第二導電層組成。
如請求項1所述的內連結構，其中該第三導電特徵件具有一第一寬度，及該第四導電特徵件具有實質上大於該第一寬度的一第二寬度。
一種設置在一基板之上的內連結構，包含：一第一電介質層，設置在一或多個裝置之上；一第一導電特徵件，設置該在第一電介質層中，該第一導電特徵件包含：一第一導電層，與該第一電介質層接觸，其中該第一導電層包含過渡金屬二硫屬化物；以及一第二導電層，填充該第一導電層的各部分之間的一空間；以及一第二導電特徵件，設置在該第一電介質層中，該第二導電特徵件包含：該第一導電層，與該第一電介質層接觸；該第二導電層，與該第一導電層接觸；以及一第三導電層，與該第二導電層接觸及被該第二導電層圍繞。
如請求項4所述的內連結構，進一步包含：一第二電介質層，設置在該第一電介質層下方；一第三導電特徵件，設置在該第二電介質層中；以及一第四導電特徵件，設置在該第二電介質層中。
如請求項4所述的內連結構，其中該第二導電特徵件的該第二導電層為一共形層。
如請求項4所述的內連結構，其中該第一導電特徵件具有一有第一寬度，以及該第二導電特徵件具有實質上大於該第一寬度的一第二寬度。
一種形成一內連結構的方法，包含：形成一第一電介質層在一第二電介質層之上；形成第一及第二開口在該第一電介質層中，其中該第一以及第二開口具有不同的底部臨界尺寸；形成一第一導電層在該第一及第二開口中，其中該第一導電層包含一二維材料，其中，在該第二開口中，該二維材料沒有沿平行於該第二電介質層的表面延伸或者是該二維材料以小於一半的厚度沿平行於該第二電介質層的表面延伸；形成一第二導電層，其中該第二導電層填充該第一開口及在該第二開口中為一共形層；以及形成一第三導電層，其中該第三導電層形成在該第一開口之上以及填充該第二開口。
如請求項8所述的方法，其中形成該第一導電層包含形成複數個二維材料層。
如請求項8所述的方法，其中該第二導電層以及該第三導電層為藉由不同的製程所形成。