CN113629037A - 半导体装置 - Google Patents

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李长镐
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Abstract

提供了一种半导体装置。所述半导体装置包括：晶体管，位于基底上；第一层间绝缘层，位于晶体管上；下互连线，位于第一层间绝缘层的上部中；蚀刻停止层，位于第一层间绝缘层和下互连线上；第二层间绝缘层，位于蚀刻停止层上；上互连线，位于第二层间绝缘层中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分；蚀刻停止图案，位于蚀刻停止层上并且与通路部分的第一侧壁接触。第二层间绝缘层在蚀刻停止图案和蚀刻停止层的其上没有蚀刻停止图案的顶表面上延伸。蚀刻停止图案的介电常数比蚀刻停止层的介电常数高。

Description

半导体装置
本专利申请要求于2020年5月7日在韩国知识产权局提交的第10-2020-0054420号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用被完全包含于此。
技术领域
发明构思的实施例涉及一种半导体装置，更具体地，涉及一种包括场效应晶体管的半导体装置及制造其的方法。
背景技术
半导体装置可以包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体装置的尺寸和设计规则已经减小，MOSFET已经成比例减小。半导体装置的操作特性会由于MOSFET尺寸的减小而劣化。因此，已经研究了用于形成具有优异性能同时克服因高集成度引起的限制的半导体装置的各种方法。
发明内容
发明构思的实施例可以提供一种能够改善电特性和可靠性的半导体装置。
在一方面，半导体装置可以包括：晶体管，位于基底上；第一层间绝缘层，位于晶体管上；下互连线，位于第一层间绝缘层的上部中；蚀刻停止层，位于第一层间绝缘层和下互连线上；第二层间绝缘层，位于蚀刻停止层上；上互连线，位于第二层间绝缘层中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分；以及蚀刻停止图案，位于蚀刻停止层上并且与通路部分的第一侧壁接触。第二层间绝缘层可以在蚀刻停止图案和蚀刻停止层的其上没有蚀刻停止图案的顶表面上延伸。蚀刻停止层可以包括其上有蚀刻停止图案的表面处理区域。表面处理区域中的碳的浓度可以比蚀刻停止层的与表面处理区域不同的另一区域中的碳的浓度低。
在一方面，半导体装置可以包括：晶体管，位于基底上；第一层间绝缘层，位于晶体管上；下互连线，位于第一层间绝缘层的上部中；蚀刻停止层，位于第一层间绝缘层和下互连线上；第二层间绝缘层，位于蚀刻停止层上；上互连线，位于第二层间绝缘层中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分；以及蚀刻停止图案，位于蚀刻停止层上并且与通路部分的相对的侧壁接触。与蚀刻停止图案接触的通路部分可以在第一方向上具有第一宽度，蚀刻停止图案在第一方向上的最大宽度可以为第二宽度。第二宽度可以在第一宽度的约1.2倍至约3倍的范围内。
在一方面，半导体装置可以包括：基底，包括有源区域；器件隔离层，在有源区域上限定有源图案，其中，器件隔离层覆盖有源图案中的每个的下部的侧壁，并且有源图案中的每个的上部从器件隔离层突出；源极/漏极图案和源极/漏极图案之间的沟道图案，位于有源图案中的每个的上部中；栅电极，与沟道图案交叉并且在第一方向上延伸；栅极间隔件，位于栅电极的相对的侧壁上并且在第一方向上沿着栅电极延伸；栅极介电图案，位于栅电极与沟道图案之间以及位于栅电极与栅极间隔件之间；栅极覆盖图案，位于栅电极的顶表面上并且在第一方向上沿着栅电极延伸；第一层间绝缘层，位于栅极覆盖图案上；有源接触件，穿透第一层间绝缘层并且电连接到源极/漏极图案中的至少一个；第一金属层，位于第二层间绝缘层中，第二层间绝缘层位于第一层间绝缘层上；第二金属层，位于第三层间绝缘层中，第三层间绝缘层位于第二层间绝缘层上；蚀刻停止层，位于第二层间绝缘层与第三层间绝缘层之间；以及蚀刻停止图案，位于蚀刻停止层上。第一金属层可以包括在与第一方向交叉的第二方向上延伸的下互连线，并且下互连线可以电连接到有源接触件。第二金属层可以包括电连接到下互连线的上互连线。上互连线可以包括穿透蚀刻停止层以接触下互连线的通路部分。蚀刻停止图案可以与通路部分的第一侧壁接触。第三层间绝缘层可以覆盖蚀刻停止图案和蚀刻停止层的其上没有蚀刻停止图案的顶表面。蚀刻停止图案的第一介电常数可以比蚀刻停止层的第二介电常数高。
附图说明
鉴于附图和随附的详细描述，发明构思将变得更加清楚。
图1是示出根据发明构思的一些实施例的半导体装置的平面图。
图2A、图2B、图2C和图2D分别是沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图3是图2D的区域“M”的放大剖视图。
图4、图6、图8和图10是示出根据发明构思的一些实施例的制造半导体装置的方法的平面图。
图5、图7A、图9A和图11A分别是沿着图4、图6、图8和图10的线A-A'截取的剖视图。
图7B、图9B和图11B分别是沿着图6、图8和图10的线B-B'截取的剖视图。
图9C和图11C分别是沿着图8和图10的线C-C'截取的剖视图。
图9D和图11D分别是沿着图8和图10的线D-D'截取的剖视图。
图12、图13、图14、图15、图16和图17是图2D的区域“M”的放大剖视图以示出根据发明构思的一些实施例的形成上互连线的方法。
图18是沿着图1的线D-D'截取的剖视图以示出根据发明构思的一些实施例的半导体装置。
图19是图18的区域“M”的放大剖视图。
图20是沿着图1的线D-D'截取的剖视图以示出根据发明构思的一些实施例的半导体装置。
图21是图20的区域“M”的放大剖视图。
图22A、图22B、图22C和图22D分别是沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图以示出根据发明构思的一些实施例的半导体装置。
图23、图24和图25是根据发明构思的一些实施例的图2D的区域“M”的放大剖视图。
具体实施方式
图1是示出根据发明构思的一些实施例的半导体装置的平面图。图2A、图2B、图2C和图2D分别是沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图3是图2D的区域“M”的放大剖视图。
参照图1以及图2A至图2D，逻辑单元LC可以设置在基底100上。在本说明书中，逻辑单元LC可以表示用于执行特定功能的逻辑元件(例如，反相器、触发器等)或者(否则)包括用于执行特定功能的逻辑元件(例如，反相器、触发器等)。换言之，逻辑单元LC可以包括构成逻辑元件的晶体管和将晶体管彼此连接的互连线。
基底100可以包括第一有源区域PR和第二有源区域NR。术语“第一”、“第二”等在这里可以仅用于将一个元件、区域、层、特性等与另一元件、区域、层、特性等区分开。当元件、层或区域被称为直接在彼此上时，不存在中间元件、层或区域。在一些实施例中，第一有源区域PR可以是PMOSFET区域，第二有源区域NR可以是NMOSFET区域。基底100可以是包括硅、锗或硅-锗的半导体基底，或者可以是化合物半导体基底。在一些实施例中，基底100可以是硅基底。
第一有源区域PR和第二有源区域NR可以由形成在基底100的上部中的第二沟槽TR2限定。第二沟槽TR2可以设置在第一有源区域PR与第二有源区域NR之间。第一有源区域PR和第二有源区域NR可以在第一方向D1上彼此间隔开，且第二沟槽TR2置于它们之间。第一有源区域PR和第二有源区域NR中的每者可以在与第一方向D1交叉的第二方向D2上延伸。
第一有源图案AP1可以设置在第一有源区域PR上，第二有源图案AP2可以设置在第二有源区域NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上彼此平行地延伸。第一有源图案AP1和第二有源图案AP2可以是基底100的在竖直方向(即，第三方向D3)上的突出部。第一沟槽TR1可以被限定在彼此相邻的第一有源图案AP1之间以及彼此相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括氧化硅层。第一有源图案AP1的上部和第二有源图案AP2的上部可以从器件隔离层ST竖直向上突出(见图2D)。第一有源图案AP1的上部和第二有源图案AP2的上部中的每者可以具有鳍形状。器件隔离层ST可以不覆盖第一有源图案AP1的上部和第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1的下部的侧壁和第二有源图案AP2的下部的侧壁。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部中。第一源极/漏极图案SD1可以是具有第一导电类型(例如，P型)的掺杂区。第一沟道图案CH1可以设置在一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部中。第二源极/漏极图案SD2可以是具有第二导电类型(例如，N型)的掺杂区。第二沟道图案CH2可以设置在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以包括通过选择性外延生长(SEG)工艺而形成的外延图案。在一些示例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以与第一沟道图案CH1和第二沟道图案CH2的顶表面共面。在其它示例中，相对于基底100，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以比第一沟道图案CH1和第二沟道图案CH2的顶表面高。
第一源极/漏极图案SD1可以包括其晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，SiGe)。因此，第一源极/漏极图案SD1可以将压缩应力提供到第一沟道图案CH1。例如，第二源极/漏极图案SD2可以与基底100包括相同的半导体元素(例如，硅)。
栅电极GE可以在第一方向D1上延伸，以与第一有源图案AP1和第二有源图案AP2交叉。栅电极GE可以在第二方向D2上以第一节距P1布置。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直叠置。栅电极GE中的每者可以围绕第一沟道图案CH1和第二沟道图案CH2中的每者的顶表面以及两个(例如，相对的)侧壁。
再次参照图2D，栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1以及第一沟道图案CH1的至少一个第一侧壁S1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2以及第二沟道图案CH2的至少一个第二侧壁S2上。换言之，根据本实施例的晶体管可以是三维(3D)场效应晶体管(例如，FinFET)，其中，栅电极GE三维地围绕沟道图案CH1和CH2。
再次参照图1以及图2A至图2D，一对栅极间隔件GS可以分别设置在每个栅电极GE的两个(例如，相对的)侧壁上。栅极间隔件GS可以在第一方向D1上沿着栅电极GE延伸。栅极间隔件GS的顶表面可以比栅电极GE的顶表面高。栅极间隔件GS的顶表面可以与稍后将描述的第一层间绝缘层110的顶表面共面。栅极间隔件GS可以包括SiCN、SiCON和SiN中的至少一种。在某些实施例中，每个栅极间隔件GS可以具有由SiCN、SiCON和SiN中的至少两种形成的多层结构。
栅极覆盖图案GP可以设置在每个栅电极GE上。栅极覆盖图案GP可以在第一方向D1上沿着栅电极GE延伸。栅极覆盖图案GP可以包括相对于稍后将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极介电图案GI可以设置在栅电极GE与第一有源图案AP1之间以及栅电极GE与第二有源图案AP2之间。栅极介电图案GI可以沿着位于其上的栅电极GE的底表面延伸。例如，栅极介电图案GI可以覆盖第一沟道图案CH1的第一顶表面TS1和第一侧壁S1。栅极介电图案GI可以覆盖第二沟道图案CH2的第二顶表面TS2和第二侧壁S2。栅极介电图案GI可以覆盖栅电极GE下面的器件隔离层ST的顶表面(见图2D)。
在一些实施例中，栅极介电图案GI可以包括其介电常数比氧化硅的介电常数高的高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
栅电极GE可以包括第一金属以及位于第一金属上的第二金属。第一金属可以设置在栅极介电图案GI上，并且可以与第一沟道图案CH1和第二沟道图案CH2相邻。第一金属可以包括用于调节晶体管的阈值电压的逸出功金属。可以通过调节第一金属的厚度和成分来获得期望的阈值电压。
第一金属可以包括金属氮化物。例如，第一金属可以包括氮(N)以及选自钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种金属。第一金属还可以包括碳(C)。在一些实施例中，第一金属可以包括多个堆叠的逸出功金属层。
第二金属可以包括电阻比第一金属的电阻低的金属。例如，第二金属可以包括选自钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种金属。
第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可以与栅极覆盖图案GP的顶表面和栅极间隔件GS的顶表面基本共面。第二层间绝缘层120可以设置在第一层间绝缘层110和栅极覆盖图案GP上。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。例如，第一层间绝缘层110至第四层间绝缘层140中的每者可以包括氧化硅层。
一对隔离结构DB可以分别设置在逻辑单元LC的两侧处，隔离结构DB在第二方向D2上彼此相对。隔离结构DB可以在第一方向D1上平行于栅电极GE延伸。隔离结构DB和与其相邻的栅电极GE之间的节距可以等于第一节距P1。
隔离结构DB可以穿透第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案AP1和第二有源图案AP2中。隔离结构DB可以穿透第一有源图案AP1的上部和第二有源图案AP2的上部。隔离结构DB可以将逻辑单元LC的第一有源区域PR和第二有源区域NR与相邻的逻辑单元的有源区域隔离。
有源接触件AC可以穿透第二层间绝缘层120和第一层间绝缘层110，以电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。每个有源接触件AC可以设置在一对栅电极GE之间。
有源接触件AC可以是自对准接触件。换言之，可以使用栅极覆盖图案GP和栅极间隔件GS将有源接触件AC形成为自对准。例如，有源接触件AC可以覆盖栅极间隔件GS的侧壁的至少一部分。即使未在附图中示出，有源接触件AC也可以覆盖栅极覆盖图案GP的顶表面的一部分。
硅化物图案SC可以分别设置在有源接触件AC与第一源极/漏极图案SD1之间以及有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC可以通过硅化物图案SC电连接到源极/漏极图案SD1或SD2。硅化物图案SC可以包括金属硅化物，并且可以包括例如硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。
栅极接触件GC可以穿透第二层间绝缘层120和栅极覆盖图案GP，以接触并且电连接到栅电极GE。当在平面图中观察时，栅极接触件GC可以设置在第一有源区域PR与第二有源区域NR之间。栅极接触件GC的底表面可以与栅电极GE的顶表面接触。栅极接触件GC的顶表面可以与第二层间绝缘层120的顶表面共面。
有源接触件AC和栅极接触件GC中的每者可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案BM可以覆盖导电图案FM的底表面和侧壁。阻挡图案BM可以包括金属层/金属氮化物层。金属层可以包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的至少一者。
第一金属层M1可以设置在第三层间绝缘层130中。第一金属层M1可以包括第一下互连线LIL1、第二下互连线LIL2和下通路VI。下通路VI可以设置在第一下互连线LIL1和第二下互连线LIL2下面。
第一下互连线LIL1可以与逻辑单元LC交叉，并且可以在第二方向D2上延伸。第一下互连线LIL1可以是电力/源极互连线。例如，漏极电压VDD或源极电压VSS可以施加到第一下互连线LIL1。
参照图1，在第二方向D2上延伸的第一单元边界CB1可以被限定在逻辑单元LC的一侧处。在第二方向D2上延伸的第二单元边界CB2可以被限定在逻辑单元LC的与第一单元边界CB1相对的另一侧处。被施加有漏极电压VDD(即，电力电压)的第一下互连线LIL1可以设置在第一单元边界CB1上。被施加有漏极电压VDD的第一下互连线LIL1可以在第二方向D2上沿着第一单元边界CB1延伸。被施加有源极电压VSS(即，地电压)的第一下互连线LIL1可以设置在第二单元边界CB2上。被施加有源极电压VSS的第一下互连线LIL1可以在第二方向D2上沿着第二单元边界CB2延伸。
第二下互连线LIL2可以设置在被施加有漏极电压VDD的第一下互连线LIL1与被施加有源极电压VSS的第一下互连线LIL1之间。第二下互连线LIL2可以在第二方向D2上彼此平行地延伸。当在平面图中观察时，第二下互连线LIL2中的每条可以具有线形状或条形状。第二下互连线LIL2可以在第一方向D1上以第二节距P2布置。第二节距P2可以比第一节距P1小。
每条第一下互连线LIL1的线宽可以为第一宽度W1。每条第二下互连线LIL2的线宽可以为第二宽度W2。例如，沿着与基底100的表面平行的方向D1，第二宽度W2可以比第一宽度W1小。例如，第二宽度W2可以比约12nm小。第一宽度W1可以比约12nm大。
下通路VI中的一些下通路VI可以设置在有源接触件AC与第一下互连线LIL1和第二下互连线LIL2之间。下通路VI中的其它下通路VI可以设置在栅极接触件GC与第二下互连线LIL2之间。
蚀刻停止层ESL可以设置在第三层间绝缘层130与第四层间绝缘层140之间。蚀刻停止层ESL可以包括第一蚀刻停止层ESL1和第二蚀刻停止层ESL2。第一蚀刻停止层ESL1可以直接覆盖第一下互连线LIL1和第二下互连线LIL2。第一蚀刻停止层ESL1可以覆盖第三层间绝缘层130的顶表面。第二蚀刻停止层ESL2可以覆盖第一蚀刻停止层ESL1的顶表面。
第一蚀刻停止层ESL1可以是高k介电层，并且可以是低密度层。第一蚀刻停止层ESL1可以是金属氧化物层或金属氮化物层，并且可以包含选自Al、Zr、Y、Hf和Mo中的至少一种金属。例如，第一蚀刻停止层ESL1可以包括氧化铝、氧化铪、氧化铪锆、氮化铝、氮化铪或氮化铪锆。
第二蚀刻停止层ESL2可以是低k介电层，并且可以是高密度层。第二蚀刻停止层ESL2的介电常数可以比第一蚀刻停止层ESL1的介电常数低。第二蚀刻停止层ESL2的密度可以比第一蚀刻停止层ESL1的密度高。
第二蚀刻停止层ESL2可以包含X、Y和碳(C)。这里，“X”可以是选自Si、Ge、Al、Zr、Y、Hf和Mo中的元素，“Y”可以是O或N。例如，第二蚀刻停止层ESL2可以包括SiOC、SiNC、GeOC或GeNC。
第二蚀刻停止层ESL2中的碳(C)的含量(或浓度)可以在约10at％(原子百分比)至约25at％的范围内。具体地，第二蚀刻停止层ESL2中的碳(C)的含量可以在约15at％至约20at％的范围内。第二蚀刻停止层ESL2中的“X”的含量(或浓度)可以在约30at％至约50at％的范围内。
第二蚀刻停止层ESL2可以包括表面处理区域STR。例如，表面处理区域STR可以是被照射极紫外(EUV)光的区域。表面处理区域STR中的碳的含量(或浓度)可以比第二蚀刻停止层ESL2的另一区域中的碳的含量(或浓度)低。表面处理区域STR中的碳的含量(或浓度)可以在约1at％至约5at％的范围内。
蚀刻停止图案ESP可以设置在第二蚀刻停止层ESL2的表面处理区域STR上。蚀刻停止图案ESP可以与表面处理区域STR竖直叠置。蚀刻停止图案ESP可以包括金属氧化物，并且可以包含选自Al、Zr、Y、Hf和Mo中的至少一种金属。例如，蚀刻停止图案ESP可以包括氧化铝。
在一些实施例中，蚀刻停止图案ESP可以与第一蚀刻停止层ESL1包括相同的材料。在某些实施例中，蚀刻停止图案ESP可以包括与第一蚀刻停止层ESL1的材料不同的材料。蚀刻停止图案ESP的介电常数可以比第二蚀刻停止层ESL2的介电常数高。蚀刻停止图案ESP的密度可以比第二蚀刻停止层ESL2的密度低。
第四层间绝缘层140可以覆盖蚀刻停止图案ESP和第二蚀刻停止层ESL2的未被蚀刻停止图案ESP覆盖的顶表面。第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可以包括上互连线UIL。上互连线UIL可以在第一方向D1上彼此平行地延伸。当在平面图中观察时，每条上互连线UIL可以具有线形状或条形状。上互连线UIL可以在第二方向D2上布置。
上互连线UIL可以包括线部分HEP和通路部分VEP。线部分HEP可以设置在第四层间绝缘层140的上部中，并且可以在第一方向D1上延伸。通路部分VEP可以设置在第四层间绝缘层140的下部中，并且可以从线部分HEP朝向第一金属层M1延伸。换言之，通路部分VEP可以是设置在线部分HEP与第一金属层M1之间的通路，以将线部分HEP连接到第一金属层M1。
通路部分VEP可以朝向第一金属层M1延伸，同时穿透第四层间绝缘层140、蚀刻停止图案ESP和蚀刻停止层ESL。换言之，蚀刻停止图案ESP可以与通路部分VEP相邻，并且可以与通路部分VEP的侧壁接触。
线部分HEP和通路部分VEP可以在一个主体(即，单体结构)中彼此连接，以构成单个导体(即，单条上互连线UIL)。线部分HEP和通路部分VEP可以通过双镶嵌工艺(dualdamascene process)形成为单条上互连线UIL。
将参照图3更详细地描述根据本实施例的第二下互连线LIL2、上互连线UIL、蚀刻停止层ESL和蚀刻停止图案ESP。
第二下互连线LIL2可以包括阻挡金属图案BAP、阻挡金属图案BAP上的金属图案MEP和金属图案MEP上的金属覆盖图案CAP。
阻挡金属图案BAP可以具有U形形状。阻挡金属图案BAP的顶表面可以与第三层间绝缘层130的顶表面基本共面。可选地，阻挡金属图案BAP的顶表面可以比第三层间绝缘层130的顶表面低。
阻挡金属图案BAP可以改善第二下互连线LIL2与第三层间绝缘层130之间的粘附。阻挡金属图案BAP可以用作用于减少或者防止金属图案MEP的金属元素扩散到第三层间绝缘层130中的阻挡物。阻挡金属图案BAP可以包括氮化钽(TaN)层、氮化钛(TiN)层、氧化钽(TaO)层、氧化钛(TiO)层、氮化锰(MnN)层和氧化锰(MnO)层中的至少一者。
金属图案MEP可以设置在阻挡金属图案BAP上。阻挡金属图案BAP可以覆盖金属图案MEP的底表面和两个(例如，相对的)侧壁。金属图案MEP可以具有凸形顶表面。金属图案MEP的顶表面的最高水平可以比第三层间绝缘层130的顶表面低。在构成第二下互连线LIL2的组件之中，金属图案MEP可以具有最大体积。例如，金属图案MEP可以包括铜(Cu)、钌(Ru)、钴(Co)、钨(W)或钼(Mo)。
金属覆盖图案CAP可以覆盖金属图案MEP的顶表面。金属覆盖图案CAP可以具有薄且均匀的厚度。例如，金属覆盖图案CAP可以包括钌(Ru)、钴(Co)或石墨烯。
第一蚀刻停止层ESL1可以覆盖第二下互连线LIL2的顶表面和第三层间绝缘层130。例如，沿着与基底100的表面垂直的第三方向D3，第一蚀刻停止层ESL1可以在第三层间绝缘层130的顶表面上具有第一厚度T1。例如，第一厚度T1可以在约2nm至约5nm的范围内。
第二蚀刻停止层ESL2可以覆盖第一蚀刻停止层ESL1的顶表面。第二蚀刻停止层ESL2可以具有第二厚度T2。第二厚度T2可以比第一厚度T1大。例如，第二厚度T2可以在约3nm至约10nm的范围内。
第二蚀刻停止层ESL2的表面处理区域STR可以与第二下互连线LIL2竖直叠置(即，可以沿着与基底100的表面垂直的方向(例如，沿着第三方向D3)与第二下互连线LIL2叠置)。在第二蚀刻停止层ESL2的表面处理区域STR中的碳的浓度分布中，碳的浓度可以随着从表面处理区域STR的顶表面朝向第一蚀刻停止层ESL1的距离增大而增大，也就是说，碳的浓度可以随着从表面处理区域STR的顶表面朝向第一蚀刻停止层ESL1的距离而增大。第二蚀刻停止层ESL2的碳的浓度可以在表面处理区域STR的顶表面处具有最小值(例如，约3at％)。与第一蚀刻停止层ESL1相邻的第二蚀刻停止层ESL2的碳的浓度可以为最大值(例如，约20at％)。第二蚀刻停止层ESL2的与表面处理区域STR不同的一个或更多个其它区域的碳的浓度可以与最大值基本相等。
蚀刻停止图案ESP可以设置在第二蚀刻停止层ESL2的表面处理区域STR上。蚀刻停止图案ESP的最大厚度可以为第三厚度T3。例如，沿着第三方向D3，第三厚度T3可以比第二厚度T2小。例如，第三厚度T3可以在约2nm至约5nm的范围内。蚀刻停止图案ESP的厚度可以随着距通路部分VEP的水平距离增大而减小。第二蚀刻停止层ESL2的除了表面处理区域STR之外的另一(其它)区域或不同于表面处理区域STR的另一(其它)区域可以被第四层间绝缘层140覆盖。
上互连线UIL的通路部分VEP可以穿透蚀刻停止图案ESP和蚀刻停止层ESL，以与第二下互连线LIL2的顶表面接触。第一蚀刻停止层ESL1、第二蚀刻停止层ESL2和蚀刻停止图案ESP可以用作具有三层结构的三重蚀刻停止层。
可以通过根据本实施例的三重蚀刻停止层ESL1、ESL2、ESP来实现很高的蚀刻选择性。因此，上互连线UIL的通路部分VEP可以与第二下互连线LIL2的顶表面稳定接触而没有工艺缺陷。
如上所述，蚀刻停止图案ESP和第一蚀刻停止层ESL1可以包括高k介电材料。因此，如果蚀刻停止图案ESP的相应体积和第一蚀刻停止层ESL1的相应体积增大，那么第一金属层M1与第二金属层M2之间的电容会增大，从而使装置的性能劣化。
然而，根据本实施例的蚀刻停止图案ESP可以不设置在第二蚀刻停止层ESL2的整个表面上，而是可以仅部分地设置在上互连线UIL的通路部分VEP穿透的表面处理区域STR上。换言之，蚀刻停止图案ESP可以具有用于执行蚀刻停止层的功能的减小的体积或最小体积。由于蚀刻停止图案ESP的尺寸或体积减小或者最小化，因此可以减小第一金属层M1与第二金属层M2之间的电容，以改善装置的性能。
上互连线UIL的通路部分VEP可以具有与第四层间绝缘层140接触的第一侧壁SW1以及与蚀刻停止层ESL接触的第二侧壁SW2。在一些示例中，第一侧壁SW1和第二侧壁SW2可以具有基本相同的倾斜度。在其它示例中，第一侧壁SW1和第二侧壁SW2可以具有不同的倾斜度。
通路部分VEP还可以具有在第一侧壁SW1与第二侧壁SW2之间延伸的中间表面DS。中间表面DS可以位于第二蚀刻停止层ESL2与蚀刻停止图案ESP之间的界面处或附近。中间表面DS可以是基本平坦的。换言之，中间表面DS的倾斜度可以比第一侧壁SW1和第二侧壁SW2中的每者的倾斜度平缓或者不如第一侧壁SW1和第二侧壁SW2中的每者的倾斜度陡峭。中间表面DS可以为通路部分VEP的侧壁倾斜度在第一侧壁SW1与第二侧壁SW2之间突然改变或不连续过渡处的位置。
通路部分VEP在第一方向D1上的宽度可以通过中间表面DS或在中间表面DS处突然改变(例如，通路部分VEP在第一方向D1上的宽度可以在两个不同宽度之间以阶梯式过渡突然改变)。通路部分VEP的宽度可以从线部分HEP朝向第二下互连线LIL2变小，并且可以在中间表面DS所在的位置处突然减小。
通路部分VEP的与蚀刻停止图案ESP接触的区域可以在第一方向D1上具有第三宽度W3。蚀刻停止图案ESP在第一方向D1上的最大宽度可以为第四宽度W4。第四宽度W4可以在第三宽度W3的约1.2倍至约3倍的范围内。蚀刻停止图案ESP的最大宽度W4可以被限制在表面处理区域STR的宽度内。换言之，具有较高介电常数的蚀刻停止图案ESP可以具有减小的面积或最小面积，用于执行蚀刻停止层的功能，从而减小相关联的电容。
图4、图6、图8和图10是示出根据发明构思的一些实施例的制造半导体装置的方法的平面图。图5、图7A、图9A和图11A分别是沿着图4、图6、图8和图10的线A-A'截取的剖视图。图7B、图9B和图11B分别是沿着图6、图8和图10的线B-B'截取的剖视图。图9C和图11C分别是沿着图8和图10的线C-C'截取的剖视图。图9D和图11D分别是沿着图8和图10的线D-D'截取的剖视图。
参照图4和图5，可以设置包括第一有源区域PR和第二有源区域NR的基底100。第一有源区域PR和第二有源区域NR可以在基底100上限定逻辑单元LC。
可以使基底100图案化，以形成第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可以形成在第一有源区域PR上，第二有源图案AP2可以形成在第二有源区域NR上。可以在第一有源图案AP1之间以及第二有源图案AP2之间形成第一沟槽TR1。可以使基底100图案化，以在第一有源区域PR与第二有源区域NR之间形成第二沟槽TR2。第二沟槽TR2可以比第一沟槽TR1深。
可以在基底100上形成器件隔离层ST，以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括绝缘材料，例如，氧化硅层。器件隔离层ST可以凹陷直到第一有源图案AP1的上部和第二有源图案AP2的上部被暴露。因此，第一有源图案AP1的上部和第二有源图案AP2的上部可以从器件隔离层ST向上竖直突出，也就是说，第一有源图案AP1的上部和第二有源图案AP2的上部可以背离基底100竖直突出。
参照图6、图7A和图7B，可以形成牺牲图案PP以与第一有源图案AP1和第二有源图案AP2交叉。牺牲图案PP可以具有在第一方向D1上延伸的线形状或条形状。如图1中所示，可以在第二方向D2上以第一间距P1布置牺牲图案PP。
例如，形成牺牲图案PP的步骤可以包括：在基底100的整个顶表面上形成牺牲层；在牺牲层上形成硬掩模图案MA；以及使用硬掩模图案MA作为蚀刻掩模来使牺牲层图案化。牺牲层可以包括多晶硅。
可以分别在每个牺牲图案PP的两个(例如，相对的)侧壁上形成一对栅极间隔件GS。形成栅极间隔件GS的步骤可以包括：在基底100的整个顶表面上共形地形成栅极间隔件层并且各向异性地蚀刻栅极间隔件层。例如，栅极间隔件层可以包括SiCN、SiCON和SiN中的至少一种。在某些实施例中，可以由包括SiCN、SiCON和SiN中的至少两种的多层形成栅极间隔件层。
参照图8以及图9A至图9D，可以在第一有源图案AP1的上部中形成第一源极/漏极图案SD1。可以在每个牺牲图案PP的两侧(例如，相对侧)处形成一对第一源极/漏极图案SD1。
详细地，可以使用硬掩模图案MA和栅极间隔件GS作为蚀刻掩模来蚀刻第一有源图案AP1的上部，以形成第一凹部RSR1。第一有源图案AP1之间的器件隔离层ST可以在第一有源图案AP1的上部被蚀刻的同时凹陷(见图9C)。
可以通过使用第一有源图案AP1的第一凹部RSR1的内表面作为种子层执行选择性外延生长(SEG)工艺来形成第一源极/漏极图案SD1。由于形成了第一源极/漏极图案SD1，因此第一沟道图案CH1可以被限定在一对第一源极/漏极图案SD1之间。例如，SEG工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1可以包括其晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，SiGe)。在一些实施例中，可以由多个堆叠的半导体层形成第一源极/漏极图案SD1中的每个。
在一些实施例中，可以在用于形成第一源极/漏极图案SD1的SEG工艺期间将掺杂剂原位注入到第一源极/漏极图案SD1中。在某些实施例中，可以在用于形成第一源极/漏极图案SD1的SEG工艺之后将掺杂剂注入或者植入到第一源极/漏极图案SD1中。第一源极/漏极图案SD1可以掺杂有掺杂剂，以具有第一导电类型(例如，P型)。
可以在第二有源图案AP2的上部中形成第二源极/漏极图案SD2。可以在每个牺牲图案PP的两侧或相对侧处形成一对第二源极/漏极图案SD2。
详细地，可以使用硬掩模图案MA和栅极间隔件GS作为蚀刻掩模来蚀刻第二有源图案AP2的上部，以形成第二凹部RSR2。可以通过使用第二有源图案AP2的第二凹部RSR2的内表面作为种子层执行SEG工艺来形成第二源极/漏极图案SD2。由于形成了第二源极/漏极图案SD2，因此第二沟道图案CH2可以被限定在一对第二源极/漏极图案SD2之间。例如，第二源极/漏极图案SD2可以与基底100包括相同的半导体元素(例如，硅)。第二源极/漏极图案SD2可以掺杂有掺杂剂，以具有第二导电类型(例如，N型)。
可以通过彼此不同的工艺顺序地形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。换言之，第一源极/漏极图案SD1可以不与第二源极/漏极图案SD2同时形成。
参照图10以及图11A至图11D，可以形成第一层间绝缘层110，以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA和栅极间隔件GS。例如，第一层间绝缘层110可以包括氧化硅层。
可以使第一层间绝缘层110平坦化，直到牺牲图案PP的顶表面被暴露。可以使用回蚀工艺或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化工艺。可以在平坦化工艺期间完全去除硬掩模图案MA。结果，第一层间绝缘层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔件GS的顶表面基本共面。
可以分别用栅电极GE代替牺牲图案PP。更详细地，可以选择性地去除暴露的牺牲图案PP。可以通过去除牺牲图案PP来形成空的空间。可以在每个空的空间中形成栅极介电图案GI、栅电极GE和栅极覆盖图案GP。栅电极GE可以包括第一金属和位于第一金属上的第二金属。可以由能够调节晶体管的阈值电压的逸出功金属形成第一金属，并且可以由低电阻金属形成第二金属。
可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层。可以在第二层间绝缘层120和第一层间绝缘层110中形成有源接触件AC。有源接触件AC可以穿透第二层间绝缘层120和第一层间绝缘层110，以电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触件GC可以穿透第二层间绝缘层120和栅极覆盖图案GP，以电连接到栅电极GE。
可以分别在逻辑单元LC的在第二方向D2上彼此相对的两侧处形成一对隔离结构DB。隔离结构DB可以形成为分别与形成在逻辑单元LC的两侧处的栅电极GE叠置。例如，形成隔离结构DB的步骤可以包括：形成穿透第一层间绝缘层110、第二层间绝缘层120和栅电极GE并延伸到第一有源图案AP1和第二有源图案AP2中的孔；以及用绝缘层填充孔。
再次参照图1以及图2A至图2D，可以在第二层间绝缘层120上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层M1。形成第一金属层M1的步骤可以包括：形成第一下互连线LIL1、第二下互连线LIL2和下通路VI。
可以在第一金属层M1上形成蚀刻停止层ESL。可以在蚀刻停止层ESL上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层M2。形成第二金属层M2的步骤可以包括：形成上互连线UIL。例如，可以通过双镶嵌工艺形成上互连线UIL。
图12至图17是图2D的区域“M”的放大剖视图以示出根据发明构思的一些实施例的形成上互连线的方法。在下文中，将参照图12至图17详细描述根据发明构思的形成上互连线UIL的方法。
参照图12，可以在第三层间绝缘层130的上部中形成第二下互连线LIL2。例如，可以通过单镶嵌工艺形成第二下互连线LIL2。可以通过在阻挡金属图案BAP上顺序地形成金属图案MEP和金属覆盖图案CAP来形成第二下互连线LIL2。
参照图13，可以形成第一蚀刻停止层ESL1，以覆盖第三层间绝缘层130的顶表面和第二下互连线LIL2的顶表面。第一蚀刻停止层ESL1可以形成为具有约2nm至约5nm的厚度T1。第一蚀刻停止层ESL1可以由具有高k介电性质和低密度性质的材料形成。第一蚀刻停止层ESL1可以包括含有选自Al、Zr、Y、Hf和Mo中的至少一种金属的金属氧化物。
可以在第一蚀刻停止层ESL1上形成第二蚀刻停止层ESL2。第二蚀刻停止层ESL2可以形成为具有约3nm至约10nm的厚度T2。第二蚀刻停止层ESL2的厚度T2可以比第一蚀刻停止层ESL1的厚度T1大。第二蚀刻停止层ESL2可以由具有低k介电性质和高密度性质的材料形成。第二蚀刻停止层ESL2可以包含X、Y和碳(C)。这里，“X”可以是选自Si、Ge、Al、Zr、Y、Hf和Mo中的元素，“Y”可以是O或N。例如，第二蚀刻停止层ESL2可以包括SiOC、SiNC、GeOC或GeNC。第二蚀刻停止层ESL2中的碳(C)的含量可以在约10at％至约25at％的范围内(具体地，约15at％至约20at％)。
参照图14，可以在第二蚀刻停止层ESL2上形成具有开口OP的掩模图案PRP。掩模图案PRP的开口OP可以暴露第二蚀刻停止层ESL2的部分区域。例如，掩模图案PRP可以包括通过光刻工艺形成的光致抗蚀剂图案。
可以将光子能量PEN施加到第二蚀刻停止层ESL2的被开口OP暴露的表面。例如，光子能量PEN可以是极紫外(EUV)光。可以通过光子能量PEN处理第二蚀刻停止层ESL2的暴露部分，从而形成与开口OP叠置的表面处理区域STR。
当光子能量PEN施加到第二蚀刻停止层ESL2时，第二蚀刻停止层ESL2中的X-C键、Y-C键和C-C键可以被破坏，以生成含碳气体作为副产物。换言之，光子能量PEN可以减少第二蚀刻停止层ESL2中的碳(C)的含量。
光子能量PEN可以以这样的方式应用：使得表面处理区域STR中的碳的含量在约1at％至约5at％的范围内。例如，通过调节EUV光的功率、照射时间和/或照射次数，表面处理区域STR中的碳的含量可以在约1at％至约5at％的范围内(具体地，可以小于约3at％)。
由于光子能量PEN未施加到被掩模图案PRP覆盖的第二蚀刻停止层ESL2，因此其中的碳的含量可以不改变。换言之，被掩模图案PRP覆盖的第二蚀刻停止层ESL2中的碳的含量可以保持在约10at％至约25at％的范围内，并且被掩模图案PRP暴露的表面处理区域STR中的碳的含量可以减少到约1at％至约5at％的范围。
第二蚀刻停止层ESL2的表面可以是疏水的。然而，由于表面处理区域STR中的碳的含量降低，因此表面处理区域STR的表面可以是亲水的。
参照图15，可以选择性地去除掩模图案PRP。可以在第二蚀刻停止层ESL2的表面处理区域STR上选择性地形成蚀刻停止图案ESP。换言之，蚀刻停止图案ESP可以不形成在第二蚀刻停止层ESL2的除了表面处理区域STR之外或不同于表面处理区域STR的另一(另一些)区域上。
如上所述，由于第二蚀刻停止层ESL2的表面是疏水的而表面处理区域STR的表面是亲水的，因此可以使用其沉积速率在亲水表面上比在疏水表面上高的材料来选择性地形成蚀刻停止图案ESP。
蚀刻停止图案ESP可以形成为具有约2nm至约5nm的第三厚度T3。蚀刻停止图案ESP可以由具有高k介电性质和低密度性质的材料形成。蚀刻停止图案ESP可以包括含有选自Al、Zr、Y、Hf和Mo中的至少一种金属的金属氧化物。
例如，氧化铝(AlO)可以在氧化硅(SiO)表面上具有高沉积速率，但是可以在碳化硅(SiC)表面上具有低沉积速率。当执行AlO的沉积循环和AlO的蚀刻循环时，AlO可以沉积在具有SiO表面的表面处理区域STR上，但是可以不沉积在第二蚀刻停止层ESL2的除了表面处理区域STR之外或不同于表面处理区域STR的另一(其它)区域上。
根据发明构思的实施例，可以在没有用于选择性地形成蚀刻停止图案ESP的抑制剂或其它约束条件的情况下使用相对简单的曝光工艺选择性地形成蚀刻停止图案ESP。因此，可以使用简单或低复杂性工艺有效地执行蚀刻停止图案ESP的选择性形成。
第一蚀刻停止层ESL1、第二蚀刻停止层ESL2和蚀刻停止图案ESP可以用作具有三层结构的三重蚀刻停止层。三重蚀刻停止层可以提供高蚀刻选择性。
参照图16，可以在第二蚀刻停止层ESL2和蚀刻停止图案ESP上形成第四层间绝缘层140。可以在第四层间绝缘层140的上部中形成限定上互连线UIL的互连线孔ILH。互连线孔ILH可以形成在比蚀刻停止图案ESP高的水平处。
可以对互连线孔ILH的部分区域执行第一蚀刻工艺，以形成通路孔VIH。通路孔VIH可以形成在与第二下互连线LIL2竖直叠置的区域中。可以执行第一蚀刻工艺直到通路孔VIH穿透蚀刻停止图案ESP，以暴露第二蚀刻停止层ESL2。通路孔VIH可以具有从互连线孔ILH延伸到第二蚀刻停止层ESL2的顶表面的第一内侧壁ISW1。
参照图17，可以对通路孔VIH执行第二蚀刻工艺，因此通路孔VIH可以延伸到第二下互连线LIL2的顶表面。可以执行第二蚀刻工艺直到通路孔VIH穿透第二蚀刻停止层ESL2和第一蚀刻停止层ESL1，以暴露第二下互连线LIL2的顶表面。
通路孔VIH可以具有从第二蚀刻停止层ESL2的顶表面延伸到第二下互连线LIL2的第二内侧壁ISW2。第二内侧壁ISW2的倾斜度可以与第一内侧壁ISW1的倾斜度相同或不同。
通路孔VIH还可以具有在第一内侧壁ISW1与第二内侧壁ISW2之间的内中间表面IDS。内中间表面IDS的倾斜度可以比第一内侧壁ISW1和第二内侧壁ISW2中的每者的倾斜度平缓，或者可以不如第一内侧壁ISW1和第二内侧壁ISW2中的每者的倾斜度陡峭。可以形成内中间表面IDS原因是：第一蚀刻工艺改变为第二蚀刻工艺。
根据发明构思的实施例，三重蚀刻停止层可以在用于形成通路孔VIH的蚀刻工艺期间提供高蚀刻选择性，因此通路孔VIH可以稳定地暴露第二下互连线LIL2的顶表面。换言之，可以防止其中通路孔VIH不暴露第二下互连线LIL2的工艺缺陷或其中第二下互连线LIL2及其周围区域被用于形成通路孔VIH的蚀刻工艺过蚀刻的工艺缺陷。
再次参照图3，可以通过用导电材料填充互连线孔ILH和通路孔VIH来形成上互连线UIL。虽然未在附图中示出，但是形成上互连线UIL的步骤可以包括：在互连线孔ILH和通路孔VIH中形成阻挡层；以及在阻挡层上形成金属层。
图18是沿着图1的线D-D'截取的剖视图以示出根据发明构思的一些实施例的半导体装置。图19是图18的区域“M”的放大剖视图。在本实施例中，为了易于和便于说明的目的，将省略对与图1、图2A至图2D以及图3的实施例中相同的技术特征的描述。换言之，在下文中将主要描述本实施例与图1、图2A至图2D以及图3的实施例之间的差异。
参照图18和图19，与图3中的包括第一蚀刻停止层ESL1和第二蚀刻停止层ESL2的蚀刻停止层ESL相比，根据本实施例的蚀刻停止层ESL可以由单层形成。
蚀刻停止层ESL可以是包含碳(C)的低k介电层。例如，蚀刻停止层ESL可以包括SiOC、SiNC、GeOC或GeNC。蚀刻停止层ESL可以与上述第二蚀刻停止层ESL2基本相同。
蚀刻停止层ESL可以包括彼此相邻的第一表面处理区域STR1和第二表面处理区域STR2。第一表面处理区域STR1和第二表面处理区域STR2可以分别与第二下互连线LIL2的两侧或相对侧相邻。
第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以分别设置在第一表面处理区域STR1和第二表面处理区域STR2上。第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以分别与第一表面处理区域STR1和第二表面处理区域STR2竖直叠置。第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以与上述蚀刻停止图案ESP基本相同。
第一蚀刻停止图案ESP1可以具有面向第二蚀刻停止图案ESP2的第三侧壁SW3，并且第二蚀刻停止图案ESP2可以具有面向第一蚀刻停止图案ESP1的第四侧壁SW4。凹槽HO可以被限定在第三侧壁SW3与第四侧壁SW4之间。凹槽HO可以与第二下互连线LIL2竖直叠置。
上互连线UIL的通路部分VEP可以通过第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2对准，因此可以与第二下互连线LIL2的顶表面接触。更具体地，通路部分VEP可以设置在凹槽HO中，并且可以沿着第三侧壁SW3和第四侧壁SW4向下延伸。通路部分VEP可以穿透凹槽HO下面的蚀刻停止层ESL，以电连接到第二下互连线LIL2。
通路部分VEP的中间表面DS可以与第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2中的至少一者的顶表面接触。换言之，通路部分VEP可以从第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2中的每者的顶表面沿着其侧壁向下延伸。第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以引导通路部分VEP，使得通路部分VEP不电连接到与其相邻的另一互连线，而是仅电连接到与目标对应的第二下互连线LIL2或如预期的第二下互连线LIL2。
填充凹槽HO的通路部分VEP可以在第一方向D1上具有第三宽度W3。蚀刻停止图案ESP1和ESP2在第一方向D1上的最大宽度(即，第一蚀刻停止图案ESP1的外侧壁与第二蚀刻停止图案ESP2的外侧壁之间的最大宽度)可以为第四宽度W4。第四宽度W4可以在第三宽度W3的约1.2倍至3倍的范围内。
根据发明构思的实施例，第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以防止通路部分VEP的未对准。第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以防止在通路部分VEP和与其相邻的另一下互连线之间发生电短路。结果，第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以防止工艺缺陷(例如，通路部分VEP的未对准和电短路)，以改善装置的可靠性。
此外，根据本发明构思的实施例，第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以包括高k介电材料。然而，第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以分别仅选择性地设置在蚀刻停止层ESL的第一表面处理区域STR1和第二表面处理区域STR2上，因此第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以具有能够引导通路部分VEP的减小的体积或最小体积。由于第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2的相应尺寸或体积减小或者最小化，因此可以减小第一金属层M1与第二金属层M2之间的电容，以改善装置的性能。
图20是沿着图1的线D-D'截取的剖视图以示出根据发明构思的一些实施例的半导体装置。图21是图20的区域“M”的放大剖视图。在本实施例中，为了易于和便于说明的目的，将省略对与图1、图2A至图2D、图3、图18和图19的实施例中相同的技术特征的描述。换言之，在下文中将主要描述本实施例与图1、图2A至图2D、图3、图18和图19的实施例之间的差异。
参照图20和图21，第一蚀刻停止层ESL1可以设置在第三层间绝缘层130上。第一蚀刻停止层ESL1可以与上面参照图19描述的蚀刻停止层ESL基本相同。
第一蚀刻停止层ESL1可以包括一对第一表面处理区域STR1。一对第一表面处理区域STR1可以与上面参照图19描述的第一表面处理区域STR1和第二表面处理区域STR2基本相同。一对第一蚀刻停止图案ESP1可以分别设置在一对第一表面处理区域STR1上。一对第一蚀刻停止图案ESP1可以与上面参照图19描述的第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2基本相同。
第二蚀刻停止层ESL2可以设置在第一蚀刻停止层ESL1和第一蚀刻停止图案ESP1上。第二蚀刻停止层ESL2可以与上面参照图3描述的第二蚀刻停止层ESL2基本相同。
第二蚀刻停止层ESL2可以包括第二表面处理区域STR2。第二表面处理区域STR2可以与上面参照图3描述的表面处理区域STR基本相同。第二蚀刻停止图案ESP2可以设置在第二表面处理区域STR2上。第二蚀刻停止图案ESP2可以与上面参照图3描述的蚀刻停止图案ESP基本相同。
第一蚀刻停止图案ESP1的最大厚度可以等于或者大于第二蚀刻停止图案ESP2的最大厚度。第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以包括相同的材料或者可以包括不同的材料。
类似于图3的蚀刻停止图案ESP和蚀刻停止层ESL，本实施例的第二蚀刻停止图案ESP2和第二蚀刻停止层ESL2可以提供高蚀刻选择性。类似于图19的第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2，本实施例的一对第一蚀刻停止图案ESP1可以将通路部分VEP引导到与目标对应的第二下互连线LIL2。
结果，根据本实施例，可以减少或者防止其中通路部分VEP未电连接到第二下互连线LIL2的工艺缺陷以及其中通路部分VEP电连接到与预期的第二下互连线LIL2相邻但不同的另一互连线的工艺缺陷。因此，可以改善半导体装置的可靠性和电特性。
图22A、图22B、图22C和图22D分别是沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图以示出根据发明构思的一些实施例的半导体装置。在本实施例中，为了易于和便于说明的目的，将省略对与图1以及图2A至图2D的实施例中相同的技术特征的描述。换言之，在下文中将主要描述本实施例与图1以及图2A至图2D的实施例之间的差异。
参照图1以及图22A至图22D，可以设置包括第一有源区域PR和第二有源区域NR的基底100。器件隔离层ST可以设置在基底100上。器件隔离层ST可以在基底100的上部中限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以分别被限定在第一有源区域PR和第二有源区域NR上。
第一有源图案AP1可以包括竖直堆叠的第一沟道图案CH1。堆叠的第一沟道图案CH1可以在第三方向D3上彼此间隔开。堆叠的第一沟道图案CH1可以彼此竖直叠置。第二有源图案AP2可以包括竖直堆叠的第二沟道图案CH2。堆叠的第二沟道图案CH2可以在第三方向D3上彼此间隔开。堆叠的第二沟道图案CH2可以彼此竖直叠置。第一沟道图案CH1和第二沟道图案CH2可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。
第一有源图案AP1还可以包括第一源极/漏极图案SD1。堆叠的第一沟道图案CH1可以设置在彼此相邻的一对第一源极/漏极图案SD1之间。堆叠的第一沟道图案CH1可以将彼此相邻的一对第一源极/漏极图案SD1连接。
第二有源图案AP2还可以包括第二源极/漏极图案SD2。堆叠的第二沟道图案CH2可以设置在彼此相邻的一对第二源极/漏极图案SD2之间。堆叠的第二沟道图案CH2可以将彼此相邻的一对第二源极/漏极图案SD2连接。
栅电极GE可以在第一方向D1上延伸，以与第一沟道图案CH1和第二沟道图案CH2交叉。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直叠置。一对栅极间隔件GS可以分别设置在栅电极GE的两个(例如，相对的)侧壁上。栅极覆盖图案GP可以设置在栅电极GE上。
栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每者(见图22D)。栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1、至少一个第一侧壁S1以及第一底表面BS1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2、至少一个第二侧壁S2以及第二底表面BS2上。换言之，栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每者的顶表面、底表面和两个(例如，相对的)侧壁。根据本实施例的晶体管可以是3D场效应晶体管(例如MBCFET)，其中，栅电极GE三维地围绕沟道图案CH1和CH2。
栅极介电图案GI可以设置在栅电极GE与第一沟道图案CH1和第二沟道图案CH2中的每者之间。栅极介电图案GI可以围绕第一沟道图案CH1和第二沟道图案CH2中的每者。
绝缘图案IP可以在第二有源区域NR上设置在栅极介电图案GI与第二源极/漏极图案SD2之间。栅电极GE可以通过栅极介电图案GI和绝缘图案IP与第二源极/漏极图案SD2间隔开。在一些实施例中，可以在第一有源区域PR上省略绝缘图案IP。
第一层间绝缘层110和第二层间绝缘层120可以设置在基底100的整个顶表面上。有源接触件AC可以穿透第二层间绝缘层120和第一层间绝缘层110，以接触并电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触件GC可以穿透第二层间绝缘层120和栅极覆盖图案GP，以接触并电连接到栅电极GE。
第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。第一金属层M1可以设置在第三层间绝缘层130中。第二金属层M2可以设置在第四层间绝缘层140中。第一金属层M1和第二金属层M2可以与上面参照图1以及图2A至图2D描述的基本相同。
图23、图24和图25是根据发明构思的一些实施例的图2D的区域“M”的放大剖视图。在本实施例中，为了易于和便于说明的目的，将省略对与图1、图2A至图2D以及图3的实施例中的相同的技术特征的描述。换言之，在下文中将主要描述本实施例与图1、图2A至图2D以及图3的实施例之间的差异。
参照图23，蚀刻停止图案ESP可以包括第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2。第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以分别是蚀刻停止图案ESP的一部分。
第一蚀刻停止图案ESP1可以与上互连线UIL的通路部分VEP的第一侧壁SW1接触。第二蚀刻停止图案ESP2可以与上互连线UIL的通路部分VEP的相对侧壁接触。
第一蚀刻停止图案ESP1在第一方向D1上的最大宽度可以为第七宽度W7。第二蚀刻停止图案ESP2在第一方向D1上的最大宽度可以为第六宽度W6。第七宽度W7可以比第六宽度W6大。换言之，与通路部分VEP的一侧接触的第一蚀刻停止图案ESP1的尺寸可以不同于与通路部分VEP的另一侧接触的第二蚀刻停止图案ESP2的尺寸，或者相对于与通路部分VEP的另一侧接触的第二蚀刻停止图案ESP2的尺寸不对称。
参照图24和图25，第一蚀刻停止图案ESP1和第二蚀刻停止图案ESP2可以具有彼此不同的高度。例如，第一蚀刻停止图案ESP1可以具有距第二蚀刻停止层ESL2的顶表面的第一高度H1(即，最大高度)。第二蚀刻停止图案ESP2可以具有距第二蚀刻停止层ESL2的顶表面的第二高度H2(即，最大高度)。参照图24，第一高度H1可以比第二高度H2大。参照图25，第一高度H1可以比第二高度H2小。
在根据发明构思的半导体装置中，具有高介电常数的蚀刻停止图案可以具有能够执行蚀刻停止层的功能的最小体积。因此，可以减小第一金属层与第二金属层之间的电容，以改善装置的性能。根据发明构思的蚀刻停止图案可以减少或者防止其中上互连线的通路未电连接到下互连线的工艺缺陷和/或其中通路电连接到与预期的下互连线相邻但不同的另一互连线的工艺缺陷。因此，可以改善半导体装置的可靠性。
虽然已经参照示例实施例描述了发明构思，但是对于本领域技术人员将明显的是，在不脱离发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应理解的是，上述实施例不是限制性的，而是说明性的。因此，发明构思的范围将由权利要求及其等同物的最广泛允许的解释来确定，并且不应受前述描述约束或限制。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
晶体管，位于基底上；
第一层间绝缘层，位于晶体管上；
下互连线，位于第一层间绝缘层的上部中；
蚀刻停止层，位于第一层间绝缘层和下互连线上；
第二层间绝缘层，位于蚀刻停止层上；
上互连线，位于第二层间绝缘层中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分；以及
蚀刻停止图案，位于蚀刻停止层上并且与通路部分的第一侧壁接触，
其中，第二层间绝缘层在蚀刻停止图案上和蚀刻停止层的其上没有蚀刻停止图案的顶表面上延伸，
其中，蚀刻停止层包括其上有蚀刻停止图案的表面处理区域，并且
其中，表面处理区域中的碳的第一浓度比蚀刻停止层的与表面处理区域不同的另一区域中的碳的第二浓度低。
2.根据权利要求1所述的半导体装置，其中，蚀刻停止图案的最大厚度比蚀刻停止层的厚度小，并且其中，蚀刻停止图案的最大宽度被限制在表面处理区域的宽度内。
3.根据权利要求1所述的半导体装置，其中，表面处理区域中的碳的第一浓度在从1at％至5at％的范围内，并且
其中，蚀刻停止层的所述另一区域中的碳的第二浓度在10at％至25at％的范围内。
4.根据权利要求1所述的半导体装置，其中，表面处理区域中的碳的第一浓度随着从表面处理区域的顶表面朝向第一层间绝缘层的距离而增大。
5.根据权利要求1所述的半导体装置，其中，通路部分还包括：
第二侧壁，与蚀刻停止层接触；以及
中间表面，在第一侧壁与第二侧壁之间延伸，
其中，中间表面的倾斜度不如第一侧壁和第二侧壁中的每者的倾斜度陡峭。
6.根据权利要求1所述的半导体装置，其中，表面处理区域限定蚀刻停止层的上表面，并且蚀刻停止图案接触蚀刻停止层的上表面。
7.根据权利要求1至6中的任意一项所述的半导体装置，其中，蚀刻停止层包括：
第一蚀刻停止层，覆盖第一层间绝缘层的顶表面；以及
第二蚀刻停止层，位于第一蚀刻停止层上，第二蚀刻停止层包括表面处理区域和所述另一区域，
其中，第一蚀刻停止层的第一厚度比第二蚀刻停止层的第二厚度小，并且
其中，蚀刻停止图案的第一介电常数比第二蚀刻停止层的第二介电常数高。
8.根据权利要求7所述的半导体装置，其中，第一蚀刻停止层的第三介电常数比第二蚀刻停止层的第二介电常数高，并且其中，其上有蚀刻停止图案的表面处理区域包括亲水表面，并且所述另一区域包括疏水表面。
9.根据权利要求1所述的半导体装置，其中，与蚀刻停止图案接触的通路部分在第一方向上具有第一宽度，
其中，蚀刻停止图案在第一方向上的最大宽度为第二宽度，并且其中，第二宽度在第一宽度的1.2倍至3倍的范围内。
10.根据权利要求1所述的半导体装置，其中，蚀刻停止图案包括：
彼此相邻的第一蚀刻停止图案和第二蚀刻停止图案，
其中，通路部分设置在第一蚀刻停止图案与第二蚀刻停止图案之间的凹槽中，并且接触下互连线。
11.一种半导体装置，所述半导体装置包括：
晶体管，位于基底上；
第一层间绝缘层，位于晶体管上；
下互连线，位于第一层间绝缘层的上部中；
蚀刻停止层，位于第一层间绝缘层和下互连线上；
第二层间绝缘层，位于蚀刻停止层上；
上互连线，位于第二层间绝缘层中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分；以及
蚀刻停止图案，位于蚀刻停止层上并且与通路部分的相对的侧壁接触，
其中，与蚀刻停止图案接触的通路部分在第一方向上在相对的侧壁之间具有第一宽度，
其中，蚀刻停止图案在第一方向上的最大宽度为第二宽度，并且
其中，第二宽度在第一宽度的1.2倍至3倍的范围内。
12.根据权利要求11所述的半导体装置，其中，蚀刻停止图案的第一介电常数比蚀刻停止层的第二介电常数高，并且
其中，蚀刻停止图案的第一密度比蚀刻停止层的第二密度低。
13.根据权利要求11所述的半导体装置，其中，蚀刻停止图案的最大厚度比蚀刻停止层的厚度小。
14.根据权利要求11至13中的任意一项所述的半导体装置，其中，蚀刻停止层包括其上有蚀刻停止图案的表面处理区域，
其中，表面处理区域中的碳的第一浓度比蚀刻停止层的与表面处理区域不同的另一区域中的碳的第二浓度低，并且其中，蚀刻停止图案的最大宽度被限制在表面处理区域的宽度内。
15.根据权利要求11所述的半导体装置，其中，蚀刻停止层包括包含选自由Al、Zr、Y、Hf和Mo组成的组中的至少一种金属的金属氧化物层或金属氮化物层，并且
其中，蚀刻停止图案包括包含选自由Al、Zr、Y、Hf和Mo组成的组中的至少一种金属的金属氧化物。
16.一种半导体装置，所述半导体装置包括：
基底，包括有源区域；
器件隔离层，在有源区域上限定有源图案，其中，器件隔离层覆盖有源图案中的每个的下部的侧壁，并且有源图案中的每个的上部从器件隔离层突出；
源极/漏极图案以及源极/漏极图案之间的沟道图案，位于有源图案中的每个的上部中；
栅电极，与沟道图案交叉并且在第一方向上延伸；
栅极间隔件，位于栅电极的相对的侧壁上并且在第一方向上沿着栅电极延伸；
栅极介电图案，位于栅电极与沟道图案之间以及位于栅电极与栅极间隔件之间；
栅极覆盖图案，位于栅电极的顶表面上并且在第一方向上沿着栅电极延伸；
第一层间绝缘层，位于栅极覆盖图案上；
有源接触件，穿透第一层间绝缘层并且电连接到源极/漏极图案中的至少一个；
第一金属层，位于第二层间绝缘层中，第二层间绝缘层位于第一层间绝缘层上；
第二金属层，位于第三层间绝缘层中，第三层间绝缘层位于第二层间绝缘层上；
蚀刻停止层，位于第二层间绝缘层与第三层间绝缘层之间；以及
蚀刻停止图案，位于蚀刻停止层上，
其中，第一金属层包括在与第一方向交叉的第二方向上延伸的下互连线，并且下互连线电连接到有源接触件，
其中，第二金属层包括电连接到下互连线的上互连线，
其中，上互连线包括穿透蚀刻停止层以接触下互连线的通路部分，
其中，蚀刻停止图案与通路部分的第一侧壁接触，
其中，第三层间绝缘层在蚀刻停止图案和蚀刻停止层的其上没有蚀刻停止图案的顶表面上延伸，并且
其中，蚀刻停止图案的第一介电常数比蚀刻停止层的第二介电常数高。
17.根据权利要求16所述的半导体装置，其中，蚀刻停止图案的最大厚度比蚀刻停止层的厚度小。
18.根据权利要求17所述的半导体装置，其中，蚀刻停止层包括其上有蚀刻停止图案的表面处理区域，并且
其中，表面处理区域中的碳的第一浓度比蚀刻停止层的与表面处理区域不同的另一区域中的碳的第二浓度低，并且其中，蚀刻停止图案的最大宽度被限制在表面处理区域的宽度内。
19.根据权利要求16所述的半导体装置，其中，通路部分还包括：
第二侧壁，与蚀刻停止层接触；以及
中间表面，在第一侧壁与第二侧壁之间延伸，
其中，中间表面的倾斜度不如第一侧壁和第二侧壁中的每者的倾斜度陡峭。
20.根据权利要求16所述的半导体装置，其中，下互连线包括被构造为分别接收漏极电压(VDD)和源极电压(VSS)的一对第一下互连线，并且还包括：
第二下互连线，在第一方向上布置在所述一对第一下互连线之间，并且
其中，逻辑单元被限定在所述一对第一下互连线之间。
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