KR20210009493A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20210009493A
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한규희
김한성
이장호
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Abstract

BEOL(Back-End-Of-Line) 공정에서 금속성 저항을 형성함으로써, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 층간 절연막 내에 배치되는 도전 패턴, 도전 패턴 상에 배치되는 저항 패턴, 저항 패턴과 이격되어 저항 패턴의 상면을 따라 연장되고, 제1 금속을 포함하는 상부 식각 정지막, 도전 패턴 상에, 제1 층간 절연막의 상면을 따라 연장되고, 제2 금속을 포함하는 하부 식각 정지막, 및 상부 식각 정지막 및 하부 식각 정지막 상에 배치되는 제2 층간 절연막을 포함하고, 제2 층간 절연막의 상면으로부터 상부 식각 정지막의 상면까지의 거리는 제2 층간 절연막의 상면으로부터 하부 식각 정지막의 상면까지의 거리보다 작다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로 금속성 저항을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다. 반도체 칩의 고집적화 및 저전력화의 요구에 대응하기 위해, 반도체 장치의 피쳐 크기(feature size)는 계속해서 감소되고 있다.
배선과 배선 사이의 연결에 다양한 컨택 형태가 사용됨에 따라 컨택의 길이가 증가할 수 있다. 이로 인한 컨택 저항이 증가할 수 있다.
본 발명이 해결하려는 과제는, BEOL(Back-End-Of-Line) 공정에서 금속성 저항을 형성함으로써, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, BEOL(Back-End-Of-Line) 공정에서 금속성 저항을 형성함으로써, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 층간 절연막 내에 배치되는 도전 패턴, 도전 패턴 상에 배치되는 저항 패턴, 저항 패턴과 이격되어 저항 패턴의 상면을 따라 연장되고, 제1 금속을 포함하는 상부 식각 정지막, 도전 패턴 상에, 제1 층간 절연막의 상면을 따라 연장되고, 제2 금속을 포함하는 하부 식각 정지막, 및 상부 식각 정지막 및 하부 식각 정지막 상에 배치되는 제2 층간 절연막을 포함하고, 제2 층간 절연막의 상면으로부터 상부 식각 정지막의 상면까지의 거리는 제2 층간 절연막의 상면으로부터 하부 식각 정지막의 상면까지의 거리보다 작다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 층간 절연막 내에 배치되는 제1 연결 배선, 층간 절연막 상의 저항 패턴, 저항 패턴의 상면 상에 배치되는 제1 식각 정지막, 층간 절연막 상에, 층간 절연막의 상면, 저항 패턴의 측벽 및 제1 식각 정지막의 상면을 따라 연장되고, 금속을 포함하는 제2 식각 정지막, 및 제2 식각 정지막을 관통하고, 제1 연결 배선과 연결되는 제1 비아를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 층간 절연막 내에 배치된 제1 연결 배선, 제1 층간 절연막 상의 제1 식각 정지막, 제1 식각 정지막 상에 배치되고, 티타늄 질화물(TiN)을 포함하는 저항 패턴, 저항 패턴 상에, 저항 패턴의 상면과 접촉하고, 저항 패턴의 측벽 상으로 비연장되는 제2 식각 정지막, 제1 식각 정지막의 상면, 저항 패턴의 측벽, 제2 식각 정지막의 측벽 및 제2 식각 정지막의 상면을 따라 연장되고, 알루미늄을 포함하는 제3 식각 정지막, 제3 식각 정지막 상의 제2 층간 절연막, 제2 층간 절연막 내에 배치되고, 제3 식각 정지막 및 제1 식각 정지막을 관통하여 제1 연결 배선과 연결되는 배선 비아, 제2 층간 절연막 내에 배치되고, 제3 식각 정지막 및 제2 식각 정지막을 관통하여 저항 패턴과 연결되는 저항 비아, 및 배선 비아 및 저항 비아 상에, 배선 비아 및 저항 비아 중 적어도 하나와 연결되는 제2 연결 배선을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 제1 층간 절연막 상에, 순차적으로 저항 패턴 및 제1 식각 정지막을 형성하고, 제1 층간 절연막 및 제1 식각 정지막 상에, 제1 금속을 포함하는 제2 식각 정지막을 형성하고, 제2 식각 정지막 상에, 제2 층간 절연막을 형성하고, 제2 층간 절연막 상에, 제2 금속을 포함하는 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 이용하여, 제2 식각 정지막을 노출시키는 비아 트렌치를 형성하고, 하드 마스크 패턴과, 비아 트렌치에 의해 노출된 상기 제2 식각 정지막을 동시에 제거하여, 제1 식각 정지막의 일부를 노출시키고, 비아 트렌치에 의해 노출된 제1 식각 정지막의 일부를 제거하여, 저항 패턴을 노출시키고, 비아 트렌치를 채우고, 저항 패턴과 연결되는 비아를 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2a 및 도 2b는 도 1의 점선 부분을 확대한 예시적인 도면들이다.
도 3은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 내지 25는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2a 및 도 2b는 도 1의 점선 부분을 확대한 예시적인 도면들이다.
도 1 내지 도 2b를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 도전 패턴(60), 저항 패턴(120), 제1 하부 식각 정지막(110), 제1 상부 식각 정지막(130), 하부 식각 정지 캡핑막(141), 상부 식각 정지 캡핑막(143), 제1 연결 배선(160), 제1 배선 비아(165), 저항 비아(166)를 포함할 수 있다.
도전 패턴(60)은 하부 층간 절연막(50) 내에 배치될 수 있다. 하부 층간 절연막(50)은 도전 패턴 트렌치(60t)를 포함할 수 있다. 도전 패턴(60)은 도전 패턴 트렌치(60t)를 채울 수 있다. 도전 패턴(60)은 도전 패턴 트렌치(60t)의 측벽을 따라 연장되는 배리어막과, 배리어막 상의 필링막을 포함할 수 있다.
하부 층간 절연막(50)은 FEOL(Front-end-of-Line) 공정에서 형성된 트랜지스터의 게이트 전극 및 소오스/드레인을 덮을 수 있다. 또는, 하부 층간 절연막(50)은 BEOL(Back-end-of-line) 공정에서 형성된 층간 절연막일 수 있다.
다르게 설명하면, 일 예로, 도전 패턴(60)은 MOL(Middle-of-Line) 공정에서 형성된 컨택 또는 컨택 배선일 수 있다. 다른 예로, 도전 패턴(60)은 BEOL(Back-end-of-line) 공정에서 형성된 연결 배선일 수 있다.
이에 대한 설명은 도 10 내지 도 12를 이용하여 후술한다.
하부 층간 절연막(50)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
예를 들어, 하부 층간 절연막(50)은 도전 패턴 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다.
한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아질 수 있다. 하지만, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)를 포함할 수 있다.
저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 하부 식각 정지막(110)은 하부 층간 절연막(50) 상에 배치될 수 있다. 제1 하부 식각 정지막(110)은 하부 층간 절연막(50)의 상면 및 도전 패턴(60)의 상면을 따라 연장될 수 있다.
제1 하부 식각 정지막(110)은 예를 들어, 실리콘 계열의 절연 물질을 포함할 수 있다. 제1 하부 식각 정지막(110)은 실리콘 계열의 절연 물질막을 포함할 수 있다.
저항 패턴(120)은 제1 하부 식각 정지막(110) 상에 배치될 수 있다. 저항 패턴(120)은 도전 패턴(60) 상에 배치될 수 있다. 저항 패턴(120)과 도전 패턴(60) 사이에 제1 하부 식각 정지막(110)이 배치되므로, 저항 패턴(120)은 도전 패턴(60)과 이격될 수 있다.
저항 패턴(120)은 제1 하부 식각 정지막(110)의 상면 상에 배치될 수 있다. 저항 패턴(120)은 제1 하부 식각 정지막(110)의 상면의 일부를 따라 연장될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 저항 패턴(120)은 제1 하부 식각 정지막(110)과 접촉할 수 있다.
저항 패턴(120)은 예를 들어, 티타늄(Ti)를 포함하는 도전성 물질, 탄탈륨(Ta)을 포함하는 도전성 물질 또는 텅스텐(W)을 포함하는 도전성 물질 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 저항 패턴(120)은 티타늄 질화물(TiN)을 포함하는 티타늄 질화물막을 포함할 수 있다. 여기에서, 티타늄 질화물(TiN)은 티타늄(Ti)와 질소(N)을 포함한다는 것이지, 티타늄(Ti)과 질소(N) 사이의 비율을 의미하는 것은 아니다.
예를 들어, 저항 패턴(120)은 BEOL(Back-end-of-line) 공정에서 형성될 수 있다.
제1 상부 식각 정지막(130)은 저항 패턴(120) 상에 배치될 수 있다. 제1 상부 식각 정지막(130)은 저항 패턴(120)의 상면을 따라 연장될 수 있다. 저항 패턴(120)은 제1 상부 식각 정지막(130)과 제1 하부 식각 정지막(110) 사이에 배치될 수 있다.
제1 상부 식각 정지막(130)은 예를 들어, 실리콘 계열의 절연 물질을 포함할 수 있다. 제1 상부 식각 정지막(130)은 실리콘 계열의 절연 물질막을 포함할 수 있다.
제1 상부 식각 정지막(130) 및 제1 하부 식각 정지막(110)은 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 예를 들어, 실리콘 탄산화물(SiCO)은 실리콘(Si), 탄소(C) 및 산소(O)를 포함한다는 것이지, 실리콘(Si), 탄소(C) 및 산소(O) 사이의 비율을 의미하는 것은 아니다.
하부 식각 정지 캡핑막(141)은 제1 하부 식각 정지막(110) 상에 배치될 수 있다. 하부 식각 정지 캡핑막(141)은 도전 패턴(60) 상에 배치될 수 있다. 제1 하부 식각 정지막(110)은 하부 식각 정지 캡핑막(141) 및 도전 패턴(60) 사이와, 하부 식각 정지 캡핑막(141) 및 하부 층간 절연막(50) 사이에 배치될 수 있다.
하부 식각 정지 캡핑막(141)은 제1 하부 식각 정지막(110)의 상면을 따라 연장될 수 있다. 하부 식각 정지 캡핑막(141)은 제1 하부 식각 정지막(110)과 접촉할 수 있다.
하부 식각 정지 캡핑막(141)은 저항 패턴(120)의 상면을 따라 연장되지 않는다. 몇몇 실시예들에 따른 반도체 장치에서, 하부 식각 정지 캡핑막(141)은 저항 패턴(120) 및 제1 하부 식각 정지막(110) 사이로 연장되지 않을 수 있다.
상부 식각 정지 캡핑막(143)은 저항 패턴(120) 상에 배치될 수 있다. 상부 식각 정지 캡핑막(143)은 저항 패턴(120)의 상면을 따라 연장될 수 있다.
상부 식각 정지 캡핑막(143)은 저항 패턴(120)과 이격될 수 있다. 제1 상부 식각 정지막(130)은 상부 식각 정지 캡핑막(143) 및 저항 패턴(120) 사이에 배치될 수 있다. 상부 식각 정지 캡핑막(143)은 제1 상부 식각 정지막(130)과 접촉할 수 있다.
연결 식각 정지 캡핑막(142)은 제1 하부 식각 정지막(110) 상에 배치될 수 있다. 연결 식각 정지 캡핑막(142)은 저항 패턴(120)의 측벽 상에 배치될 수 있다.
일 예로, 연결 식각 정지 캡핑막(142)은 저항 패턴(120)의 측벽과 접촉할 수 있다. 다른 예로, 연결 식각 정지 캡핑막(142)은 저항 패턴(120)의 측벽과 접촉하지 않을 수 있다.
연결 식각 정지 캡핑막(142)은 하부 식각 정지 캡핑막(141) 및 상부 식각 정지 캡핑막(143)을 연결할 수 있다. 연결 식각 정지 캡핑막(142)은 하부 식각 정지 캡핑막(141)과 직접 연결된다. 연결 식각 정지 캡핑막(142)은 상부 식각 정지 캡핑막(143)과 직접 연결된다.
하부 식각 정지 캡핑막(141)은 예를 들어, 제1 금속을 포함하는 절연 물질을 포함할 수 있다. 상부 식각 정지 캡핑막(143) 및 연결 식각 정지 캡핑막(142)은 예를 들어, 제2 금속을 포함하는 절연 물질을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 금속은 제2 금속과 동일할 수 있다. 제1 금속 및 제2 금속은 예를 들어, 알루미늄(Al)일 수 있다.
하부 식각 정지 캡핑막(141), 상부 식각 정지 캡핑막(143) 및 연결 식각 정지 캡핑막(142)은 각각 예를 들어, 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 중 적어도 하나를 포함할 수 있다.
예를 들어, 알루미늄 산탄화물(AlOC)은 알루미늄(Al), 산소(O) 및 탄소(C)를 포함한다는 것이지, 알루미늄(Al), 산소(O) 및 탄소(C) 사이의 비율을 의미하는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 상부 식각 정지 캡핑막(143)의 두께(t13)는 연결 식각 정지 캡핑막(142)의 두께(t12)와 동일할 수 있다. 또한, 상부 식각 정지 캡핑막(143)의 두께(t13)는 하부 식각 정지 캡핑막(141)의 두께(t11)와 동일할 수 있다.
여기에서, "동일 두께"는 비교 대상의 두께가 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
식각 정지 캡핑막은 하부 식각 정지 캡핑막(141)과, 상부 식각 정지 캡핑막(143)과, 연결 식각 정지 캡핑막(142)을 포함할 수 있다. 식각 정지 캡핑막은 식각 정지막의 역할을 할 수 있다. 즉, 하부 식각 정지 캡핑막(141)과, 상부 식각 정지 캡핑막(143)과, 연결 식각 정지 캡핑막(142) 각각은 식각 정지막의 역할을 할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 식각 정지 캡핑막(141, 142, 143)은 동일한 증착 공정을 통해 형성될 수 있다.
식각 정지 캡핑막(141, 142, 143)은 하부 층간 절연막(50) 및 도전 패턴(60) 상에 배치될 수 있다. 식각 정지 캡핑막(141, 142, 143)은 하부 층간 절연막(50)의 상면, 저항 패턴(120)의 측벽 및 저항 패턴(120)의 상면을 따라 연장될 수 있다. 식각 정지 캡핑막(141, 142, 143)은 제1 하부 식각 정지막(110)의 상면, 저항 패턴(120)의 측벽 및 제1 상부 식각 정지막(130)의 상면을 따라 연장될 수 있다.
식각 정지 캡핑막(141, 142, 143)은 제1 하부 식각 정지막(110) 및 제1 상부 식각 정지막(130)과 접촉할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 저항 패턴(120)의 상면과 중첩되는 식각 정지 캡핑막의 두께(t13)는 저항 패턴(120)의 측벽 상에서 식각 정지 캡핑막의 두께(t12)와 동일할 수 있다. 또한, 저항 패턴(120)의 상면과 중첩되는 식각 정지 캡핑막의 두께(t13)는 저항 패턴(120)의 상면과 비중첩되는 식각 정지 캡핑막의 두께(t11)와 동일할 수 있다.
제1 하부 식각 정지막(110) 및 하부 식각 정지 캡핑막(141)은 하부 식각 정지 구조체를 이룰 수 있다. 제1 상부 식각 정지막(130)과 상부 식각 정지 캡핑막(143)은 상부 식각 정지 구조체를 이룰 수 있다.
상부 식각 정지 구조체는 저항 패턴(120)의 상면 상에 배치될 수 있다. 하부 식각 정지 구조체는 저항 패턴(120)의 상면 상에 배치되지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 하부 층간 절연막(50) 상에 배치되는 하부 식각 정지 구조체는 상부 식각 정지 구조체와 동일한 적층 구조를 가질 수 있다. 예를 들어, 하부 식각 정지 구조체 및 상부 식각 정지 구조체는 각각 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 순차적으로 적층된 적층 구조를 가질 수 있다.
제1 층간 절연막(150)은 하부 식각 정지 캡핑막(141)과, 상부 식각 정지 캡핑막(143)과, 연결 식각 정지 캡핑막(142) 상에 배치될 수 있다. 제1 층간 절연막(150)은 제1 연결 배선 트렌치(160t)와, 제1 배선 비아 트렌치(165t)와, 저항 비아 트렌치(166t)를 포함할 수 있다. 제1 연결 배선 트렌치(160t)의 측벽의 일부는 라운딩된 모양을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 배선 비아 트렌치(165t)는 하부 식각 정지 캡핑막(141) 및 제1 하부 식각 정지막(110)을 지나, 도전 패턴(60)을 노출시킬 수 있다. 저항 비아 트렌치(166t)는 상부 식각 정지 캡핑막(143) 및 제1 상부 식각 정지막(130)을 지나, 저항 패턴(120)을 노출시킬 수 있다. 제1 배선 비아 트렌치(165t) 및 저항 비아 트렌치(166t)는 예를 들어, 제1 연결 배선 트렌치(160t)의 바닥면에 형성될 수 있다.
제1 연결 배선(160), 제1 배선 비아(165) 및 저항 비아(166)는 제1 층간 절연막(150) 내에 배치될 수 있다. 제1 연결 배선(160)은 제1 배선 비아(165) 및 저항 비아(166)와 연결될 수 있다.
제1 연결 배선(160)은 제1 연결 배선 트렌치(160t)를 채울 수 있다. 제1 배선 비아(165)는 제1 배선 비아 트렌치(165t)를 채울 수 있다. 제1 배선 비아(165)는 하부 식각 정지 캡핑막(141) 및 제1 하부 식각 정지막(110)을 관통하여, 도전 패턴(60)과 연결될 수 있다. 저항 비아(166)는 저항 비아 트렌치(166t)를 채울 수 있다. 저항 비아(166)는 상부 식각 정지 캡핑막(143) 및 제1 상부 식각 정지막(130)을 관통하여, 저항 패턴(120)과 연결될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 층간 절연막(150)의 상면으로부터 상부 식각 정지 캡핑막(143)의 상면까지의 거리(h12)는 제1 층간 절연막(150)의 상면으로부터 하부 식각 정지 캡핑막(141)의 상면까지의 거리(h11)보다 작다. 예를 들어, 상부 식각 정지 캡핑막(143)과, 하부 식각 정지 캡핑막(141) 사이에 단차가 있다.
제1 연결 배선(160), 제1 배선 비아(165) 및 저항 비아(166)는 각각 배리어막(161)과, 필링막(162)을 포함할 수 있다. 배리어막(161)은 제1 연결 배선 트렌치(160t)의 측벽 및 바닥면과, 제1 배선 비아 트렌치(165t)의 측벽 및 바닥면과, 저항 비아 트렌치(166t)의 측벽 및 바닥면을 따라 연장될 수 있다. 필링막(162)은 배리어막(161) 상에 형성될 수 있다.
도 2a에서, 배리어막(161)은 서로 마주보는 제1 상부 식각 정지막(130)의 일면 및 제1 층간 절연막(150)의 일면 사이로 만입되지 않는다. 제1 상부 식각 정지막(130)의 일면 및 제1 층간 절연막(150)의 일면은 상부 식각 정지 캡핑막(143)을 사이에 두고 마주본다.
도 2b에서, 배리어막(161)의 일부는 서로 마주보는 제1 상부 식각 정지막(130)의 일면 및 제1 층간 절연막(150)의 일면 사이로 만입될 수 있다.
배리어막(161) 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
필링막(162)는 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 중 적어도 하나를 포함할 수 있다.
필링막(162)이 구리를 포함할 경우, 각각의 필링막(162)에 포함된 구리는 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수도 있다.
도 1에서, 저항 패턴(120) 및 도전 패턴(60)은 제1 연결 배선(160), 제1 배선 비아(165) 및 저항 비아(166)를 통해 연결되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 저항 패턴(120)은 도전 패턴(60)과 제1 연결 배선(160)을 통해 연결되지 않을 수도 있다.
제1 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제2 식각 정지막(210) 및 제2 층간 절연막(250)은 제1 층간 절연막(150) 및 제1 연결 배선(160) 상에 순차적으로 배치될 수 있다. 제2 식각 정지막(210)은 실리콘 계열의 절연 물질막을 포함할 수 있다. 제2 식각 정지막(210)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(250)은 제2 연결 배선 트렌치(260t)와, 제2 배선 비아 트렌치(265t)를 포함할 수 있다. 제2 배선 비아 트렌치(265t)는 제2 식각 정지막(210)을 지나, 제1 연결 배선(160)을 노출시킬 수 있다.
제2 연결 배선(260) 및 제1 배선 비아(165)는 제2 층간 절연막(250) 내에 배치될 수 있다. 제2 연결 배선(260)은 제2 배선 비아(265)와 연결될 수 있다.
제2 연결 배선(260)은 제2 연결 배선 트렌치(260t)를 채울 수 있다. 제2 배선 비아(265)는 제2 배선 비아 트렌치(265t)를 채울 수 있다. 제2 배선 비아(265)는 제2 식각 정지막(210)을 관통하여, 제1 연결 배선(160)과 연결될 수 있다. 제2 연결 배선 트렌치(260t)의 측벽의 일부는 라운딩된 모양을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 하부 층간 절연막(50) 상에 배치되는 하부 식각 정지 구조체(110, 141)는 제2 식각 정지막(210)과 다른 적층 구조를 가질 수 있다. 예를 들어, 하부 식각 정지 구조체(110, 141)는 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 순차적으로 적층된 적층 구조를 가질 수 있다. 반면, 제2 식각 정지막(210)은 단일막 구조를 갖거나, 복수의 실리콘 계열의 절연 물질막이 적층된 적층막 구조를 가질 수 있다.
제2 배선 비아(265)가 관통하는 제2 식각 정지막(210)의 적층 구조는 제1 배선 비아(165)가 관통하는 하부 식각 정지 구조체(110, 141)의 적층 구조와 다를 수 있다.
제2 연결 배선(260) 및 제2 배선 비아(265)는 각각 배리어막 및 필링막을 포함할 수 있다.
제2 층간 절연막(250)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막은 예를 들어, 제2 식각 정지막(210)과 식각 선택비를 갖는 물질을 포함할 수 있다.
도 3은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 2b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 3을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 식각 정지 캡핑막(143)의 두께(t13)는 연결 식각 정지 캡핑막(142)의 두께(t12)보다 크다.
반면, 상부 식각 정지 캡핑막(143)의 두께(t13)는 하부 식각 정지 캡핑막(141)의 두께(t11)와 동일할 수 있다.
도 3에서, 상부 식각 정지 캡핑막(143)과 연결 식각 정지 캡핑막(142)이 연결되는 부분에, 오버행(overhang)이 형성된 것으로 도시하였지만, 이에 제안되는 것은 아니다.
다르게 설명하면, 저항 패턴(120)의 상면과 중첩되는 식각 정지 캡핑막(141, 142, 143)의 두께(t13)는 저항 패턴(120)의 측벽 상에서 식각 정지 캡핑막(141, 142, 143)의 두께(t12)보다 크다.
한편, 저항 패턴(120)의 상면과 중첩되는 식각 정지 캡핑막(141, 142, 143)의 두께(t13)는 저항 패턴(120)의 상면과 비중첩되는 식각 정지 캡핑막(141, 142, 143)의 두께(t11)와 동일할 수 있다.
도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 2b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 4를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 식각 정지 캡핑막(141)은 저항 패턴(120) 및 하부 층간 절연막(50) 사이로 연장될 수 있다.
하부 식각 정지 캡핑막(141)의 일부는 저항 패턴(120)의 하면과 하부 층간 절연막(50)의 상면 사이로 연장될 수 있다. 식각 정지 캡핑막(141, 142, 143)의 일부는 저항 패턴(120)과 하부 층간 절연막(50) 사이로 연장될 수 있다.
하부 식각 정지 캡핑막(141)은 제1 서브 하부 식각 정지 캡핑막(141p)과, 제2 서브 하부 식각 정지 캡핑막(141q)을 포함할 수 있다. 제1 서브 하부 식각 정지 캡핑막(141p)은 제1 하부 식각 정지막(110)과 하부 층간 절연막(50) 사이로 연장될 수 있다. 하부 식각 정지 캡핑막(141)은 제1 하부 식각 정지막(110)에 의해 두 부분으로 분리될 수 있다.
저항 패턴(120)은 제1 서브 하부 식각 정지 캡핑막(141p) 상에 배치될 수 있다. 제1 서브 하부 식각 정지 캡핑막(141p)은 저항 패턴(120)과 중첩되는 부분과, 중첩되지 않는 부분을 포함한다.
제1 서브 하부 식각 정지 캡핑막(141p)과, 제2 서브 하부 식각 정지 캡핑막(141q)는 서로 다른 증착 공정을 통해 형성될 수 있다. 예를 들어, 제2 서브 하부 식각 정지 캡핑막(141q)과, 상부 식각 정지 캡핑막(143)과, 연결 식각 정지 캡핑막(142)은 동일한 증착 공정을 통해 형성될 수 있다. 제1 서브 하부 식각 정지 캡핑막(141p)는 제2 서브 하부 식각 정지 캡핑막(141q)보다 전에 진행되는 증착 공정을 통해 형성될 수 있다.
제1 서브 하부 식각 정지 캡핑막(141p)과, 제2 서브 하부 식각 정지 캡핑막(141q)은 알루미늄(Al)을 포함하는 절연 물질을 포함할 수 있다. 하지만, 제1 서브 하부 식각 정지 캡핑막(141p)과, 제2 서브 하부 식각 정지 캡핑막(141q)은 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 식각 정지 캡핑막(141)은 저항 패턴(120) 및 제1 하부 식각 정지막(110) 사이로 연장될 수 있다. 제1 서브 하부 식각 정지 캡핑막(141p)은 저항 패턴(120)과 제1 하부 식각 정지막(110) 사이에 배치될 수 있다.
제1 서브 하부 식각 정지 캡핑막(141p)의 일부는 서로 마주보는 저항 패턴(120)의 바닥면과, 제1 하부 식각 정지막(110)의 상면 사이에 배치될 수 있다. 제1 서브 하부 식각 정지 캡핑막(141p)은 서로 마주보는 저항 패턴(120)의 바닥면과, 제1 하부 식각 정지막(110)의 상면 사이로 연장되는 부분을 포함할 수 있다.
식각 정지 캡핑막(141, 142, 143)의 일부는 저항 패턴(120) 및 제1 하부 식각 정지막(110) 사이로 연장될 수 있다. 식각 정지 캡핑막(141, 142, 143)은 서로 마주보는 저항 패턴(120)의 바닥면과, 하부 층간 절연막(50)의 상면 사이로 연장되는 부분을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 상부 식각 정지 캡핑막(143)의 두께(t13)는 하부 식각 정지 캡핑막(141)의 두께(t11)보다 작다. 다르게 설명하면, 저항 패턴(120)의 상면과 중첩되는 식각 정지 캡핑막(141, 142, 143)의 두께(t13)는 저항 패턴(120)의 상면과 비중첩되는 식각 정지 캡핑막(141, 142, 143)의 두께(t11)보다 작다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 2b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 식각 정지 캡핑막(141)은 제1 하부 식각 정지막(110) 상의 제2 서브 하부 식각 정지 캡핑막(141q)과 제3 서브 하부 식각 정지 캡핑막(141r)을 포함할 수 있다.
저항 패턴(120)은 제3 서브 하부 식각 정지 캡핑막(141r) 상에 배치될 수 있다. 제3 서브 하부 식각 정지 캡핑막(141r)은 저항 패턴(120)과 제1 하부 식각 정지막(110) 사이로 연장될 수 있다.
제3 서브 하부 식각 정지 캡핑막(141r)은 저항 패턴(120)과 중첩되는 부분을 포함하지만, 저항 패턴(120)과 중첩되지 않는 부분을 포함하지 않을 수 있다. 제3 서브 하부 식각 정지 캡핑막(141r)은 서로 마주보는 저항 패턴(120)의 바닥면과, 제1 하부 식각 정지막(110)의 상면 사이에 배치될 수 있다.
제2 서브 하부 식각 정지 캡핑막(141q)과, 제3 서브 하부 식각 정지 캡핑막(141r)는 서로 다른 증착 공정을 통해 형성될 수 있다. 제3 서브 하부 식각 정지 캡핑막(141r)는 제2 서브 하부 식각 정지 캡핑막(141q)보다 전에 진행되는 증착 공정을 통해 형성될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 저항 패턴(120)의 상면과 중첩되는 식각 정지 캡핑막(141, 142, 143)의 두께는 저항 패턴(120)의 상면과 비중첩되는 식각 정지 캡핑막(141, 142, 143)의 두께와 동일할 수 있다.
제2 서브 하부 식각 정지 캡핑막(141q)과, 제3 서브 하부 식각 정지 캡핑막(141r)은 알루미늄(Al)을 포함하는 절연 물질을 포함할 수 있다. 하지만, 제2 서브 하부 식각 정지 캡핑막(141q)과, 제3 서브 하부 식각 정지 캡핑막(141r)은 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 2b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 식각 정지 캡핑막(143)은 하부 식각 정지 캡핑막(141)과 연결되지 않을 수 있다.
연결 식각 정지 캡핑막(도 1의 142)이 저항 패턴(120)의 측벽 상에 형성되지 않는다. 하부 식각 정지 캡핑막(141)은 저항 패턴(120)과 중첩되는 부분과, 중첩되지 않는 부분을 포함할 수 있다. 하부 식각 정지 캡핑막(141)의 일부는 서로 마주보는 저항 패턴(120)의 바닥면과, 제1 하부 식각 정지막(110)의 상면 사이에 배치될 수 있다.
예를 들어, 상부 식각 정지 캡핑막(143)과 하부 식각 정지 캡핑막(141)은 서로 다른 증착 공정을 통해 형성될 수 있다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 2b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 제2 식각 정지막(210)과 제1 층간 절연막(150) 사이에 배치되는 제2 하부 식각 정지막(211)을 더 포함할 수 있다.
제2 하부 식각 정지막(211)은 제1 층간 절연막(150)의 상면을 따라 연장될 수 있다. 제2 배선 비아(265)는 제2 식각 정지막(210) 및 제2 하부 식각 정지막(211)을 관통하여, 제1 연결 배선(160)과 연결될 수 있다.
제2 하부 식각 정지막(211)은 예를 들어, 알루미늄을 포함하는 절연 물질을 포함할 수 있다. 제2 하부 식각 정지막(211)은 예를 들어, 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 하부 식각 정지막(211)은 알루미늄 질화물(AlN)을 포함할 수 있다.
제1 하부 식각 정지막(110) 및 하부 식각 정지 캡핑막(141)은 하부 식각 정지 구조체를 이룰 수 있다. 제2 상부 식각 정지막(211) 및 제2 식각 정지막(210)은 제1 식각 정지 구조체를 이룰 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 하부 식각 정지 구조체(110, 141) 및 제1 식각 정지 구조체(210, 211)는 각각 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 적층된 적층 구조를 가질 수 있다. 다만, 하부 식각 정지 구조체(110, 141) 및 제1 식각 정지 구조체(210, 211)은 적층 순서가 다른 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막을 포함할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제2 식각 정지막(210) 상에 배치되는 제2 상부 식각 정지막(212)을 더 포함할 수 있다.
제2 상부 식각 정지막(212)은 제2 식각 정지막(210)의 상면을 따라 연장될 수 있다. 제2 배선 비아(265)는 제2 상부 식각 정지막(212), 제2 식각 정지막(210) 및 제2 하부 식각 정지막(211)을 관통하여, 제1 연결 배선(160)과 연결될 수 있다.
제2 상부 식각 정지막(212)은 예를 들어, 알루미늄을 포함하는 절연 물질을 포함할 수 있다. 제2 상부 식각 정지막(212)은 예를 들어, 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 중 적어도 하나를 포함할 수 있다.
예를 들어, 제2 상부 식각 정지막(212), 제2 식각 정지막(210) 및 제2 하부 식각 정지막(211)은 제1 식각 정지 구조체를 이룰 수 있다.
일 예로, 하부 층간 절연막(50) 상에 배치되는 하부 식각 정지 구조체(110, 141)는 제1 식각 정지 구조체(210, 211, 212)와 서로 다른 적층 구조를 가질 수 있다.
예를 들어, 하부 식각 정지 구조체(110, 141)는 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 순차적으로 적층된 적층 구조를 가질 수 있다. 제1 식각 정지 구조체(210, 211, 212)는 알루미늄을 포함하는 절연 물질막, 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 순차적으로 적층된 적층 구조를 가질 수 있다.
다른 예로, 도시된 것과 달리, 하부 식각 정지 구조체(110, 141)은 도 4와 같은 적층 구조를 가질 수 있다. 이와 같은 경우, 저항 패턴(120)과 중첩되지 않는 부분에서, 하부 식각 정지 구조체(110, 141) 및 제1 식각 정지 구조체(210, 211, 212)는 알루미늄을 포함하는 절연 물질막, 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 순차적으로 적층된 적층 구조를 가질 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 2b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 연결 배선(160)의 필링막(162)과, 제1 배선 비아(165)의 필링막(162)은 제1 연결 배선(160)의 배리어막(161)에 의해 분리될 수 있다.
예를 들어, 제1 배선 비아 트렌치(165t)를 채우는 제1 배선 비아(165)를 형성한 후, 제1 연결 배선 트렌치(160t)가 형성될 수 있다. 이어서, 제1 연결 배선 트렌치(160t)를 채우는 제1 연결 배선(160)이 형성될 수 있다.
제1 배선 비아 트렌치(165t)의 상부와, 제2 배선 비아 트렌치(265t)의 상부는 라운딩된 모양을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 2b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 도전 패턴(60)은 MOL(Middle-of-Line) 공정에서 형성된 컨택 또는 컨택 배선일 수 있다.
기판(10)은 필드 영역과, 활성 영역을 포함할 수 있다. 필드 영역은 필드 절연막(13)이 형성된 영역일 수 있다. 트랜지스터(15)는 기판(10)의 활성 영역에 형성될 수 있다.
도전 패턴(60)은 예를 들어, 기판(10) 상의 트랜지스터(15)를 제1 연결 배선(160)과 전기적으로 연결시킬 수 있다. 일 예로, 도전 패턴(60)은 트랜지스터(15)와 제1 배선 비아(165) 사이에 배치되는 하부 컨택(62) 및 상부 컨택(61)을 포함할 수 있다. 하지만, 도시된 것과 달리, 도전 패턴(60)은 트랜지스터(15)와 제1 배선 비아(165) 사이에 형성된 하나의 컨택을 포함할 수도 있다.
하부 컨택(62)은 하부 층간 절연막(50) 내의 하부 컨택홀(62t)를 채울 수 있다. 상부 컨택(61)은 하부 컨택(62) 상에 배치될 수 있다. 상부 컨택(61)은 하부 층간 절연막(50) 내의 상부 컨택홀(61t)을 채울 수 있다.
하부 컨택(62) 및 상부 컨택(61)은 예를 들어, 배리어막 및 필링막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
기판(10) 상의 트랜지스터(15)는 게이트 전극(12)과 소오스/드레인(11)을 포함할 수 있다. 기판(10) 상의 전금속 절연층(pre metal dielectric layer)(20)은 게이트 전극(12)의 측벽을 덮을 수 있다. 소오스/드레인(11)은 기판(10) 내에 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 게이트 전극(12) 상에 캡핑 패턴이 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도전 패턴(60)은 게이트 전극(12) 및 소오스/드레인(11) 중 적어도 하나와 연결될 수 있다. 도 11에서, 도전 패턴(60)이 게이트 전극(12)과 연결되는 것이 예시적으로 도시되었다.
도 11에서, 트랜지스터(15)는 기판(10) 상에 형성되는 평면(planar) 트랜지스터인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 트랜지스터(15)는 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 트랜지스터(15)는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
또한, 게이트 전극(12)은 리플레이스먼트 금속 게이트(replacement metal gate, RMG)인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 저항 패턴(120)은 MOL(Middle-of-Line) 공정에서 형성된 도전 패턴(60)보다 높은 금속 레벨에 형성될 수 있다. 하지만, 저항 패턴(120)이 형성된 금속 레벨은 BEOL(Back-end-of-line) 공정에서 형성된 제1 연결 배선(160)의 금속 레벨보다 낮을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 저항 패턴(120)은 기판(10)의 활성 영역과 수직으로 중첩되는 하부 층간 절연막(50) 상에 배치될 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 저항 패턴(120)은 기판(10)의 필드 영역과 수직으로 중첩되는 하부 층간 절연막(50) 상에 배치될 수 있다.
저항 패턴(120)은 필드 절연막(13) 상에 배치될 수 있다. 저항 패턴(120)은 필드 절연막(13)과 수직으로 중첩될 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13 및 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 필드 절연막(13) 상에 배치된 더미 트랜지스터(15_1)를 더 포함할 수 있다.
더미 트랜지스터(15_1)는 필드 절연막(13 상에 형성되므로, 더미 트랜지스터(15_1)은 소오스/드레인을 포함하지 않고, 게이트 전극을 포함하는 게이트 스택만을 포함할 수도 있다.
저항 패턴(120)은 더미 트랜지스터(15_1) 상에 배치될 수 있다.
도 13에서, 트랜지스터(15)의 게이트 스택의 폭(W1)은 더미 트랜지스터(15_1)의 게이트 스택의 폭(W2)와 동일할 수 있다.
도 14에서, 트랜지스터(15)의 게이트 스택의 폭(W1)은 더미 트랜지스터(15_1)의 게이트 스택의 폭(W2)보다 작을 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 2b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 도전 패턴(60)은 BEOL(Back-end-of-line) 공정에서 형성된 연결 배선일 수 있다.
도전 패턴(60)은 제3 연결 배선(63)과, 제3 배선 비아(64)를 포함할 수 있다. 제3 연결 배선(63)은 제3 연결 배선 트렌치(63t)를 채울 수 있다. 제3 배선 비아(64)는 제3 배선 비아 트렌치(64t)를 채울 수 있다.
제3 연결 배선(63)은 제1 연결 배선(160)과 다른 금속 레벨에 배치될 수 있다. 제3 연결 배선(63)은 제1 연결 배선(160)보다 낮은 금속 레벨에 배치될 수 있다.
제3 배선 비아(64)는 제3 식각 정지막(70)을 관통하여, 하부 도전 패턴(360)과 연결될 수 있다. 하부 도전 패턴(360)은 제3 층간 절연막(350) 내에 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하부 도전 패턴(360)은 연결 배선, 컨택, 도전성 패드 등일 수도 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 이에 제한되는 것은 아니다.
제3 식각 정지막(70)은 하부 층간 절연막(50)과, 제3 층간 절연막(350) 사이에 배치될 수 있다. 제3 식각 정지막(70)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 제3 식각 정지막(70)은 하부 층간 절연막(50)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다.
제3 층간 절연막(350)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 하부 층간 절연막(50) 상에 배치되는 하부 식각 정지 구조체(110, 141)는 제3 식각 정지막(70)과 다른 적층 구조를 가질 수 있다. 예를 들어, 하부 식각 정지 구조체(110, 141)는 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 순차적으로 적층된 적층 구조를 가질 수 있다. 반면, 제3 식각 정지막(70)은 단일막 구조를 갖거나, 복수의 실리콘 계열의 절연 물질막이 적층된 적층막 구조를 가질 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 9 및 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 도전 패턴(60)은 BEOL(Back-end-of-line) 공정에서 형성된 연결 배선일 수 있다.
제3 배선 비아(64)는 제3 상부 식각 정지막(70c), 제3 삽입 식각 정지막(70b) 및 제3 하부 식각 정지막(70a)을 관통하여, 하부 도전 패턴(360)과 연결될 수 있다.
제3 상부 식각 정지막(70c), 제3 삽입 식각 정지막(70b) 및 제3 하부 식각 정지막(70a)은 하부 층간 절연막(50)과, 제3 층간 절연막(350) 사이에 순차적으로 배치될 수 있다.
제3 삽입 식각 정지막(70b)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 제3 상부 식각 정지막(70c) 및 제3 하부 식각 정지막(70a)은 각각 예를 들어, 알루미늄을 포함하는 절연 물질을 포함할 수 있다. 제3 상부 식각 정지막(70c) 및 제3 하부 식각 정지막(70a)은 각각 예를 들어, 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 중 적어도 하나를 포함할 수 있다.
제2 상부 식각 정지막(212), 제2 식각 정지막(210) 및 제2 하부 식각 정지막(211)은 제1 식각 정지 구조체를 이룰 수 있다. 제3 상부 식각 정지막(70c), 제3 삽입 식각 정지막(70b) 및 제3 하부 식각 정지막(70a)은 제2 식각 정지 구조체를 이룰 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 하부 층간 절연막(50) 상에 배치되는 하부 식각 정지 구조체(110, 141)는 제1 식각 정지 구조체(210, 211, 212)와 서로 다른 적층 구조를 가질 수 있다. 또한, 하부 식각 정지 구조체(110, 141)는 제2 식각 정지 구조체(70a, 70b, 70c)와 서로 다른 적층 구조를 가질 수 있다.
예를 들어, 하부 식각 정지 구조체(110, 141)는 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 순차적으로 적층된 적층 구조를 가질 수 있다. 각각의 제1 식각 정지 구조체(210, 211, 212) 및 제2 식각 정지 구조체(70a, 70b, 70c)는 알루미늄을 포함하는 절연 물질막, 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 순차적으로 적층된 적층 구조를 가질 수 있다.
도시된 것과 달리, 제2 식각 정지 구조체(70a, 70b, 70c)는 제1 식각 정지 구조체(210, 211, 212)와 서로 다른 적층 구조를 가질 수 있다. 예를 들어, 제1 정지 구조체는 도 8과 같은 적층 구조(210, 211)를 가질 수도 있고, 도 1의 제2 식각 정지막(210)과 같은 구조를 가질 수도 있다.
또는, 제2 식각 정지 구조체는 도 8의 제1 식각 정지 구조체(210, 211)와 같은 적층 구조를 가질 수도 있다.
또 다른 예로, 도시된 것과 달리, 하부 식각 정지 구조체(110, 141)은 도 4와 같은 적층 구조를 가질 수 있다. 이와 같은 경우, 저항 패턴(120)과 중첩되지 않는 부분에서, 하부 식각 정지 구조체(110, 141) 및 제1 식각 정지 구조체(210, 211, 212)는 알루미늄을 포함하는 절연 물질막, 실리콘 계열의 절연 물질막과, 알루미늄을 포함하는 절연 물질막이 순차적으로 적층된 적층 구조를 가질 수 있다.
도 17 내지 25은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 17 내지 도 25는 도 1에서 도시된 저항 패턴(120)의 일부만이 도시된다.
도 17을 참고하면, 도전 패턴(60)이 형성된 하부 층간 절연막(50) 상에, 제1 하부 식각 정지막(110)과, 저항막(120p)과, 프리 식각 정지막(130p)이 순차적으로 형성될 수 있다.
저항막(120p)은 예를 들어, 티타늄(Ti)를 포함하는 도전성 물질, 탄탈륨(Ta)을 포함하는 도전성 물질 또는 텅스텐(W)을 포함하는 도전성 물질 중 적어도 하나를 포함할 수 있다. 이하의 설명에서, 저항막(120p)은 티타늄 질화물(TiN)을 포함하는 것으로 설명한다.
프리 식각 정지막(130p)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 18을 참고하면, 저항막(120p)과, 프리 식각 정지막(130p)을 패터닝하여, 제1 하부 식각 정지막(110) 상에 저항 패턴(120) 및 제1 상부 식각 정지막(130)이 형성될 수 있다.
프리 식각 정지막(130p) 상에 마스크 패턴을 형성한 후, 마스크 패턴을 이용하여, 프리 식각 정지막(130p)의 일부와 저항막(120p)의 일부를 제거할 수 있다. 프리 식각 정지막(130p)의 일부를 제거하는 식각 공정과 저항막(120p)의 일부를 제거하는 식각 공정은 익시츄(ex-situ)로 진행될 수도 있고, 인시츄(in-situ)로 진행될 수도 있다.
도 19를 참고하면, 제1 하부 식각 정지막(110) 및 제1 상부 식각 정지막(130) 상에, 식각 정지 캡핑막(141, 142, 143)이 형성될 수 있다.
식각 정지 캡핑막(141, 142, 143)은 제1 하부 식각 정지막(110)의 상면, 저항 패턴(120)의 측벽 및 제1 상부 식각 정지막(130)의 상면을 따라 형성될 수 있다.
식각 정지 캡핑막(141, 142, 143)은 하부 식각 정지 캡핑막(141), 연결 식각 정지 캡핑막(142) 및 상부 식각 정지 캡핑막(143)을 포함할 수 있다.
도 20을 참고하면, 하부 식각 정지 캡핑막(141), 연결 식각 정지 캡핑막(142) 및 상부 식각 정지 캡핑막(143) 상에, 제1 층간 절연막(150)이 형성될 수 있다.
제1 층간 절연막(150) 상에, 하드 마스크 패턴(HM)이 형성될 수 있다. 하드 마스크 패턴(HM)은 예를 들어, 금속을 포함할 수 있다. 하드 마스크 패턴(HM)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.
도 21 및 도 22를 참고하면, 제1 층간 절연막(150) 및 하드 마스크 패턴(HM) 상에, 비아 마스크 패턴(MASK)이 형성될 수 있다.
비아 마스크 패턴(MASK)은 도 23의 저항 비아 트렌치(166t) 및 제1 배선 비아 트렌치(165t)에 대응되는 개구부를 포함할 수 있다.
비아 마스크 패턴(MASK)를 이용하여, 제1 층간 절연막(150) 내에 프리 저항 비아 트렌치(166_1) 및 프리 배선 비아 트렌치(165_1)이 형성될 수 있다.
이어서, 비아 마스크 패턴(MASK)이 제거될 수 있다.
도 23을 참고하면, 하드 마스크 패턴(HM)을 이용하여, 하부 식각 정지 캡핑막(141)을 노출시키는 제1 배선 비아 트렌치(165t)가 형성될 수 있다. 하드 마스크 패턴(HM)을 이용하여, 상부 식각 정지 캡핑막(143)을 노출시키는 저항 비아 트렌치(166t)가 형성될 수 있다.
덧붙여, 제1 층간 절연막(150) 내에 제1 연결 배선 트렌치(160t)가 형성될 수 있다.
도 24를 참고하면, 하드 마스크 패턴(HM)과 저항 비아 트렌치(166t)에 의해 노출된 상부 식각 정지 캡핑막(143)을 동시에 제거하여, 제1 상부 식각 정지막(130)의 일부가 노출될 수 있다.
하드 마스크 패턴(HM)과 제1 배선 비아 트렌치(165t)에 의해 노출된 하부 식각 정지 캡핑막(141)을 동시에 제거하여, 제1 하부 식각 정지막(110)의 일부가 노출될 수 있다.
즉, 하드 마스크 패턴(HM)과, 식각 정지 캡핑막(141, 142, 143)의 일부는 동시에 제거될 수 있다.
도 25를 참고하면, 저항 비아 트렌치(166t)에 의해 노출된 제1 상부 식각 정지막(130)이 제거되어, 저항 패턴(120)이 노출될 수 있다.
제1 배선 비아 트렌치(165t)에 의해 노출된 제1 하부 식각 정지막(110)이 제거되어, 도전 패턴(60)이 노출될 수 있다.
저항 비아 트렌치(166t)에 의해 노출된 제1 상부 식각 정지막(130)과, 제1 배선 비아 트렌치(165t)에 의해 노출된 제1 하부 식각 정지막(110)이 제거되는 동안, 제1 연결 배선 트렌치(160t), 제1 배선 비아 트렌치(165t) 및 저항 비아 트렌치(166t)의 모서리 부분은 라운딩될 수 있다.
도 1에서, 제1 연결 배선 트렌치(160t), 제1 배선 비아 트렌치(165t) 및 저항 비아 트렌치(166t)를 채우는 제1 연결 배선(160), 제1 배선 비아(165) 및 저항 비아(166)가 형성될 수 있다.
저항 비아(166)는 저항 패턴(120)과 연결되고, 제1 배선 비아(165)는 도전 패턴(60)과 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
60: 도전 패턴 110, 130: 식각 정지막
120: 저항 패턴 141, 142, 143: 식각 정지 캡핑막

Claims (20)

  1. 제1 층간 절연막 내에 배치되는 도전 패턴;
    상기 도전 패턴 상에 배치되는 저항 패턴;
    상기 저항 패턴과 이격되어 상기 저항 패턴의 상면을 따라 연장되고, 제1 금속을 포함하는 상부 식각 정지막;
    상기 도전 패턴 상에, 상기 제1 층간 절연막의 상면을 따라 연장되고, 제2 금속을 포함하는 하부 식각 정지막; 및
    상기 상부 식각 정지막 및 상기 하부 식각 정지막 상에 배치되는 제2 층간 절연막을 포함하고,
    상기 제2 층간 절연막의 상면으로부터 상기 상부 식각 정지막의 상면까지의 거리는 상기 제2 층간 절연막의 상면으로부터 상기 하부 식각 정지막의 상면까지의 거리보다 작은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 금속 및 상기 제2 금속은 각각 알루미늄인 반도체 장치.
  3. 제2 항에 있어서,
    상기 하부 식각 정지막 및 상부 식각 정지막은 각각 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 중 적어도 하나를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 층간 절연막 상의 제1 식각 정지막과,
    상기 상부 식각 정지막 및 상기 저항 패턴 사이에 배치되는 제2 식각 정지막을 더 포함하고,
    상기 저항 패턴은 상기 제1 식각 정지막 상에 배치되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 식각 정지막 및 상기 제2 식각 정지막은 각각 실리콘 계열의 절연 물질막을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 하부 식각 정지막 및 상기 상부 식각 정지막을 연결하고, 상기 저항 패턴의 측벽 상에 배치되는 연결 식각 정지막을 더 포함하고,
    상기 연결 식각 정지막은 상기 제1 금속을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 연결 식각 정지막의 두께는 상기 상부 식각 정지막의 두께와 동일한 반도체 장치.
  8. 제6 항에 있어서,
    상기 연결 식각 정지막의 두께는 상기 상부 식각 정지막의 두께보다 작은 반도체 장치.
  9. 제1 항에 있어서,
    상기 하부 식각 정지막은 상기 제1 층간 절연막의 상면과 상기 저항 패턴의 바닥면 사이로 연장되는 반도체 장치.
  10. 제1 항에 있어서,
    기판 상에 배치되는 게이트 전극 및 소오스/드레인 영역을 더 포함하고,
    상기 도전 패턴은 상기 게이트 전극 및 소오스/드레인 영역 중 적어도 하나와 연결되는 컨택 구조체인 반도체 장치.
  11. 기판 상의 층간 절연막 내에 배치되는 제1 연결 배선;
    상기 층간 절연막 상의 저항 패턴;
    상기 저항 패턴의 상면 상에 배치되는 제1 식각 정지막;
    상기 층간 절연막 상에, 상기 층간 절연막의 상면, 상기 저항 패턴의 측벽 및 상기 제1 식각 정지막의 상면을 따라 연장되고, 금속을 포함하는 제2 식각 정지막; 및
    상기 제2 식각 정지막을 관통하고, 상기 제1 연결 배선과 연결되는 제1 비아를 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제2 식각 정지막은 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 중 적어도 하나를 포함하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 저항 패턴의 상면 상에서 상기 제2 식각 정지막의 두께는 상기 저항 패턴의 측벽 상에서 상기 제2 식각 정지막의 두께와 동일한 반도체 장치.
  14. 제11 항에 있어서,
    상기 저항 패턴의 상면과 중첩되는 영역에서 상기 제2 식각 정지막의 두께는 상기 저항 패턴의 상면과 비중첩되는 영역에서 상기 제2 식각 정지막의 두께와 동일한 반도체 장치.
  15. 제11 항에 있어서,
    상기 기판 상의 제2 연결 배선과, 상기 제2 연결 배선 상의 제1 식각 정지 구조체와, 상기 제1 식각 정지 구조체를 관통하고, 상기 제2 연결 배선과 연결되는 제2 비아를 더 포함하고,
    상기 제1 비아는 상기 제2 식각 정지막 및 상기 층간 절연막 사이에 배치되는 제3 식각 정지막을 관통하고,
    상기 제2 식각 정지막 및 상기 제3 식각 정지막은 제2 식각 정지 구조체를 이루고,
    상기 제2 연결 배선은 상기 제1 연결 배선과 다른 금속 레벨에 배치되고,
    상기 제1 식각 정지 구조체의 적층 구조는 상기 제2 식각 정지 구조체의 적층 구조와 다른 반도체 장치.
  16. 제1 층간 절연막 내에 배치된 제1 연결 배선;
    상기 제1 층간 절연막 상의 제1 식각 정지막;
    상기 제1 식각 정지막 상에 배치되고, 티타늄 질화물(TiN)을 포함하는 저항 패턴;
    상기 저항 패턴 상에, 상기 저항 패턴의 상면과 접촉하고, 상기 저항 패턴의 측벽 상으로 비연장되는 제2 식각 정지막;
    상기 제1 식각 정지막의 상면, 상기 저항 패턴의 측벽, 상기 제2 식각 정지막의 측벽 및 상기 제2 식각 정지막의 상면을 따라 연장되고, 알루미늄을 포함하는 제3 식각 정지막;
    상기 제3 식각 정지막 상의 제2 층간 절연막;
    상기 제2 층간 절연막 내에 배치되고, 상기 제3 식각 정지막 및 상기 제1 식각 정지막을 관통하여 상기 제1 연결 배선과 연결되는 배선 비아;
    상기 제2 층간 절연막 내에 배치되고, 상기 제3 식각 정지막 및 상기 제2 식각 정지막을 관통하여 상기 저항 패턴과 연결되는 저항 비아; 및
    상기 배선 비아 및 상기 저항 비아 상에, 상기 배선 비아 및 상기 저항 비아 중 적어도 하나와 연결되는 제2 연결 배선을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제3 식각 정지막은 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 중 적어도 하나를 포함하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 식각 정지막 및 상기 제2 식각 정지막은 각각 실리콘 계열의 절연 물질막을 포함하는 반도체 장치.
  19. 제16 항에 있어서,
    상기 제3 식각 정지막은 상기 저항 패턴과 접촉하는 반도체 장치.
  20. 제1 층간 절연막 상에, 순차적으로 저항 패턴 및 제1 식각 정지막을 형성하고,
    상기 제1 층간 절연막 및 상기 제1 식각 정지막 상에, 제1 금속을 포함하는 제2 식각 정지막을 형성하고,
    상기 제2 식각 정지막 상에, 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막 상에, 제2 금속을 포함하는 하드 마스크 패턴을 형성하고,
    상기 하드 마스크 패턴을 이용하여, 상기 제2 식각 정지막을 노출시키는 비아 트렌치를 형성하고,
    상기 하드 마스크 패턴과, 상기 비아 트렌치에 의해 노출된 상기 제2 식각 정지막을 동시에 제거하여, 상기 제1 식각 정지막의 일부를 노출시키고,
    상기 비아 트렌치에 의해 노출된 상기 제1 식각 정지막의 일부를 제거하여, 상기 저항 패턴을 노출시키고,
    상기 비아 트렌치를 채우고, 상기 저항 패턴과 연결되는 비아를 형성하는 것을 포함하는 반도체 장치 제조 방법.
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