JP4277542B2

JP4277542B2 - 半導体装置及びその製造方法

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Publication number: JP4277542B2
Application number: JP2003065136A
Authority: JP
Inventors: 浩次江口
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-03-11
Filing date: 2003-03-11
Publication date: 2009-06-10
Anticipated expiration: 2023-03-11
Also published as: JP2004273925A

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜抵抗を有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来、半導体リニア回路の電気的特性の調整方法として、薄膜調整抵抗を層間絶縁膜上に形成する方法がある（例えば、特許文献１参照）。
【０００３】
この一例として、図７に薄膜抵抗が層間絶縁膜上に形成されている半導体装置の断面図を示す。図７に示す半導体装置は、図示しない半導体基板上の層間絶縁膜２、３の上に、Ｃｒ−Ｓｉ系合金等の薄膜調整抵抗４と、ＴｉＮ等のバリア膜５と、Ａｌ等のストッパ膜６とが形成されている。バリア膜５及びストッパ膜６は薄膜調整抵抗４の電極部である。バリア膜５は薄膜調整抵抗４とストッパ膜６との接触抵抗を低減させるためのものである。それらの上には、層間絶縁膜７と金属配線膜８とが順に形成されており、層間絶縁膜７に形成されたホール９を介して金属配線膜８はストッパ膜６と電気的に接続されている。
【０００４】
この半導体装置は、例えば次のようにして製造される。
【０００５】
層間絶縁膜２、３の上にＣｒ−Ｓｉ系合金膜を成膜し、フォトリソグラフィ及びエッチングによりパターニングすることで、薄膜調整抵抗４を形成する。その後、ＴｉＮ膜及びＡｌ膜を成膜し、フォトリソグラフィ及びエッチングによりパターニングすることで、バリア膜５及びストッパ膜６を形成する。それらの上に層間絶縁膜７を堆積し、フォトリソグラフィ及びドライエッチングにより、ホール９を形成する。このとき、ストッパ膜６によりエッチングの進行をストップさせることができる。そして、そのホール９内を含む層間絶縁膜７上に、Ａｌ膜を成膜し、パターニングすることで、金属配線膜８を形成する。このようにして、図７に示す半導体装置が製造される。
【０００６】
【特許文献１】
特開平５−３２６８４７号公報
【０００７】
【発明が解決しようとする課題】
上記した製造工程では、ストッパ膜６を設けることで層間絶縁膜７にホール９を形成するときのエッチング量を調整している。しかし、このように製造している場合であっても、以下に説明するような種々の理由により、層間絶縁膜７が貫通し、層間絶縁膜２、３にもホール２１が形成され、基板表面まで到達してしまう場合がある。
【０００８】
例えば、バリア膜５及びストッパ膜６をパターニングしたとき、マスクずれによって、バリア膜５及びストッパ膜６の位置がずれてしまった場合である。この場合、層間絶縁膜７にホール９を形成したとき、図８に示すように、層間絶縁膜２、３を貫通してホール２１が形成され、ホール２１が基板表面まで到達してしまう。このため、金属配線膜８を形成したとき、金属配線膜８と基板とが導通するという問題が発生する。
【０００９】
また、この問題が発生する他の場合としては、ストッパ膜６のうち、ホール９に対向する領域にパーティクルが存在している場合である。この場合においても、パーティクルが存在する領域にはストッパ膜６が存在しないため、図９に示すように、バリア膜５を貫通して、層間絶縁膜２、３にもホール２１が形成されてしまう。その他にも、バリア膜５及びストッパ膜６をパターニングするとき、使用する薬液の混合比によっては、ストッパ膜６が除去されてしまう場合がある。この場合においても、図１０に示すように、層間絶縁膜７を貫通し、層間絶縁膜２、３にもホール２１が形成されてしまう。
【００１０】
ところで、薄膜調整抵抗４と金属配線層８との接続状態は、基板に形成されているデバイスや、薄膜調整抵抗４が接続されている回路の電気特性を評価することで、良否判定される。したがって、ホール９が薄膜調整抵抗４の下側の層間絶縁膜２、３を貫通した場合では、金属配線膜８と基板とが導通しているので、電気特性が異常となるため、不良であると判定することができる。
【００１１】
しかし、ホール９がバリア膜５を貫通し、層間絶縁膜２、３に形成された場合でも、そのホール２１が基板まで到達していなければ、金属配線膜８と基板とが導通しないので、電気特性評価で不良と判定されないという問題がある。
【００１２】
また、ホール２１が基板まで到達していても、そのホール２１の下側（基板側）まで、金属配線膜８が埋め込まれず、ホール２１の上側にしか金属配線膜８が形成されない場合がある。この場合も同様に電気特性評価で不良と判定されない。
【００１３】
これらの場合、ホール９内の金属配線膜８の側面と、バリア膜５等とが接触した状態である。これは、金属配線膜８と電極部とが良好に接続されている場合と比較して、金属配線膜８と電極部との接触面積が小さいため、外部要因の熱応力により、金属配線膜８とバリア膜５等との接続が切断される可能性が高い。このため、このような状態の半導体装置が製品として出荷された場合、市場で問題を引き起こす可能性がある。
【００１４】
本発明は上記点に鑑みて、絶縁膜上に薄膜抵抗を有する半導体装置を製造する際、薄膜抵抗の電極部と金属配線層とを接続するためのホール形成時に、ホールが半導体基板表面まで到達するのを防止することができる半導体装置及びその製造方法を提供することを第１の目的とする。
【００１５】
また、電極部と金属配線膜との接続状態を検査する工程において、ホールが電極部下の絶縁膜にまで形成されたときの状態を、接続不良であると判定できる半導体装置の製造方法を提供することを第２の目的とする。
【００２０】
【課題を解決するための手段】
請求項１に記載の発明では、第１の絶縁膜の上であって、ホール形成予定領域の真下の領域に、少なくともホールに対応する大きさである金属膜（１０）を形成する工程を有し、金属膜を形成する工程では、第１の絶縁膜上にデバイス部に電気的に接続される金属配線層（１５）を形成すると同時に、かつ、この金属配線層と同電位である金属膜（１０）を形成し、
第３の絶縁膜（７）にホール（９）を形成する工程では、デバイス部が形成されている領域にて、第１の絶縁膜上のデバイス部に接続された金属配線層（１５）に到達するように第２、第３の絶縁膜（３、７）に第１のホール（１８）を形成すると同時に、薄膜抵抗が形成されている領域にて第２のホール（９）を形成し、金属配線層を形成する工程の後に、デバイス部の電気特性若しくは薄膜抵抗が接続されている回路の電気特性を調べることで、薄膜抵抗における電極部（５、６）と金属配線層（８）との接続を検査する工程を有することを特徴としている。
【００２１】
従来、ホールの形成予定領域に対応する領域にストッパ膜が形成されていないとき、ホールが第２の絶縁膜に形成されているがホール内の金属配線層と半導体基板とが導通状態でないため、電極部と金属配線層との接続状態を不良である判定することができないものがあった。
【００２２】
これに対して、本発明では、ホールの形成を、デバイス部における例えばビアホールの形成と同時に行うので、ストッパ膜が正常に形成されていないとき、電極部に形成されるホールは第２の絶縁膜の下に位置する金属膜まで到達する。このため、ストッパ膜が正常に形成されていないとき、薄膜抵抗に接続された金属配線層（８）を、デバイス部に接続されている金属配線層（１５）と導通状態とすることができる。
【００２３】
これにより、デバイス部の出力特性若しくは薄膜抵抗が接続されている回路特性を調べると、デバイスの出力特性や回路特性が異常となるため、上記した状態を不良であると判断することができる。これにより、市場において問題を起こす可能性が高い半導体装置を低減することができる。
なお、金属膜の形成では、請求項２に示すように、電極部（５、６）の形成予定領域の真下の領域に、電極部に対応する大きさである金属膜を形成することができる。また、請求項３に示すように、薄膜抵抗（４、５、６）の形成予定領域の真下の領域に、薄膜抵抗に対応する大きさである金属膜を形成することができる。
【００２７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２８】
【発明の実施の形態】
（第１実施形態）
図１（ａ）に本実施形態における半導体装置の平面図を示し、また、図１（ｂ）に図１（ａ）中のＡ−Ａ’線断面図を示す。なお、図１（ａ）では、第１層絶縁膜２、第２層絶縁膜３、第３層絶縁膜７を省略している。
【００２９】
図１に示す半導体装置は薄膜抵抗調整部とバイポーラトランジスタが形成されているデバイス部とを有している。
【００３０】
薄膜抵抗調整部は、半導体基板１の上に形成された第１層絶縁膜２、第２層絶縁膜３の上に、上記従来の技術の欄にて説明した図７に示す半導体装置と同様に、薄膜調整抵抗４、バリア膜５、及びストッパ膜６が形成されている。バリア膜５及びストッパ膜６は、薄膜調整抵抗４の上から第２層絶縁膜３の上に至って配置されている。なお、薄膜調整抵抗４が薄膜抵抗の抵抗部であり、バリア膜５及びストッパ膜６が薄膜抵抗の電極部である。
【００３１】
そして、薄膜調整抵抗４、バリア膜５、及びストッパ膜６の上には第３層絶縁膜７、金属配線膜８が順に形成されており、第３層絶縁膜７に形成されたホール９を介して、金属配線膜８がストッパ膜６と接続されている。
【００３２】
本実施形態では、第１層絶縁膜２と第２層絶縁膜３との間に、例えばＡｌにより構成されたストッパ金属膜１０が形成されている。ストッパ金属膜１０は電極部の真下に配置されており、電極部に対応した大きさとなっている。すなわち、ストッパ金属膜１０は、電極部の直下に配置されており、基板表面と平行な方向での大きさが電極部と同じである。言い換えると、基板表面の上方から基板表面を見たとき、ストッパ金属膜１０は電極部と重なっている形状及び位置に配置されている。
【００３３】
一方、デバイス部は薄膜調整抵抗部と離れたところに位置しており、デバイス部では、半導体基板１にＮ＋型エミッタ領域１１、Ｐ型ベース領域１２、Ｎ型コレクタ領域１３、Ｎ＋型コレクタコンタクト領域１４が形成されている。
【００３４】
第１層絶縁膜２の上には、第１層金属配線層１５が形成されており、第１層金属配線層１５はコンタクトホール１６を介して、Ｎ＋型コレクタコンタクト領域１４と接続されている。なお、図１（ａ）中の斜線の領域が第１層金属配線層１５である。さらに、第３層絶縁膜７の上には第２層金属配線層１７が形成されており、第２層金属配線層１７はビアホール１８を介して第１層金属配線層１５と電気的に接続されている。
【００３５】
薄膜調整抵抗部のストッパ金属膜１０は、デバイス部の第１層金属配線層１５が延長されたものであり、すなわち、第１層金属配線層１５と電気的に接続された状態である。
【００３６】
デバイス部の第１層金属配線層１５は、ビアホール１８の形成時に全てがエッチングされない膜厚に設定されており、例えば、３００〜５００ｎｍとなっている。ストッパ金属膜１０も第１層金属配線層１５と同じ膜厚である。
【００３７】
次に、本実施形態の半導体装置の製造工程を図１を参照しながら説明する。
【００３８】
Ｎ＋型エミッタ領域１１、Ｐ型ベース領域１２、Ｎ型コレクタ領域１３、Ｎ＋型コレクタコンタクト領域１４が形成された半導体基板１の上に第１層絶縁膜２を形成する。第１層絶縁膜２にコンタクトホール１６を形成する。
【００３９】
そして、第１層絶縁膜２の上に金属膜を成膜し、フォトリソグラフィ及びエッチングにより、金属膜をパターニングすることで、デバイス部に第１層金属配線層１５を形成すると共に、薄膜調整抵抗部にストッパ金属膜１０を形成する。このとき、後に形成する電極部の形成予定領域の真下の領域に配置され、かつ、電極部に対応する大きさとなるように、ストッパ金属膜１０を形成する。
【００４０】
続いて、ストッパ金属膜１０及び第１層金属配線層１５の上に第２層絶縁膜３を形成する。第２層絶縁膜３の上に、従来の技術の欄にて説明したように、薄膜調整抵抗４、バリア膜５、及びストッパ膜６を形成し、それらの上に第３層絶縁膜７を形成する。
【００４１】
第３層絶縁膜７に対するフォトリソグラフィ及びエッチングにより、薄膜調整抵抗部にホール９を形成すると共に、デバイス部にビアホール１８を形成する。このエッチングでは、例えばＦ（フッ素）系のガスを用い、デバイス部においてビアホール１８が第１層金属配線層１５に到達するように行う。
【００４２】
その後、金属膜をホール９及びビアホール１８に埋め込むと共に、第３層絶縁膜７の上に形成し、パターニングする。これにより、薄膜調整抵抗部に金属配線膜８を形成すると共に、デバイス部に第２層金属配線層１７を形成する。その後、図示しないが、保護膜を形成する工程や薄膜抵抗における電極部と金属配線膜８との接続の良否判定を行う検査工程等を行う。このような工程を経ることで、図１に示す半導体装置を製造することができる。
【００４３】
以下に本実施形態の特徴を説明する。
【００４４】
図２にストッパ金属膜１０の機能を説明するための図を示す。ストッパ膜６が位置ずれ等によりホール９の形成予定領域の真下に存在しない場合、第３層絶縁膜７をエッチングするとき、薄膜抵抗の下側の第２層絶縁膜３がＦ系ガスとのラジカル反応でエッチングされる。このとき、本実施形態では、ストッパ金属膜１０を電極部の形成予定領域の真下に配置しており、すなわち、ホール９の形成予定領域の真下に配置しているため、図２に示すように、エッチングの進行をこのストッパ金属膜１０でストップさせることができる。
【００４５】
また、本実施形態では、ホール９の形成をデバイス部のビアホール１８の形成と同時に行っている。ビアホール１８は第２層絶縁膜３及び第３層絶縁膜７を貫通して、第１層金属配線層１５に到達するように形成している。このため、ストッパ膜６が位置ずれ等によりホール９の形成予定領域の真下に存在しない場合、ホール９も同様にストッパ金属膜１０に到達する。その後、ホール９の内部に金属膜を埋め込んで金属配線膜８を形成すると、金属配線膜８とデバイス部の第１層金属配線層１５とが導通した状態となる。
【００４６】
検査工程の良否判定は、例えば、デバイス部のコレクタの電圧電流特性（Ｖｃ−Ｉｃ特性）を調べたり、薄膜調整抵抗４が接続されている回路の特性を調べることで行っている。
【００４７】
したがって、ホール９が電極部を貫通した場合、上記したように金属配線膜８とデバイス部の第１層金属配線層１５とが導通した状態となるので、Ｖｃ−Ｉｃ特性、回路特性等の本来必要とするところの電気特性が変動する。このため、ホール９が電極部を貫通した状態となっている半導体装置を不良と判定できる。これにより、市場において問題を起こす可能性が高い半導体装置を低減することができる。
【００４８】
なお、本実施形態では、ストッパ金属膜１０をコレクタ領域と接続されている第１層金属配線層１５と同電位となるように形成していたが、第１層金属配線層１５に限らず、第２層金属配線層１７と同電位となるように形成することもできる。すなわち、多層配線の場合、薄膜調整抵抗４はどの層間膜上に形成しても良く、その場合、基板表面からの高さが同じである配線層とストッパ金属膜１０とを同電位とすることができる。
【００４９】
また、本実施形態では、コレクタ領域に接続された第１層金属配線層１５と同電位としたが、これに限らず他の配線層と同電位とすることもできる。
【００５０】
（第２実施形態）
第１実施形態では、ストッパ金属膜１０を電極部に対応する大きさとしていたが、他の大きさとすることもできる。図３、４に本実施形態の第１、第２の例における半導体装置の断面図を示す。なお、図１と同じ構成部においては、同一の符号を付すことで説明を省略する。
【００５１】
図３に示すように、薄膜調整抵抗４、バリア膜５、及びストッパ膜６の薄膜抵抗全体の真下に、薄膜抵抗全体に対応する大きさのストッパ金属膜１０を配置することもできる。この場合、製造工程では、薄膜抵抗全体が形成される予定領域の真下の領域に、薄膜抵抗全体に対応する大きさのストッパ金属膜１０を形成する。
【００５２】
また、図４に示すように、ホール９の真下に、ホール９の開口形状と同じ大きさのストッパ金属膜１０を配置することもできる。この場合、製造工程では、ホール９の形成時の位置ずれ等を考慮した大きさにて、ホール９の形成予定領域の真下にストッパ金属膜１０を形成する。
【００５３】
これらのように、基板の表面上から見たときのストッパ金属膜１０の大きさが、少なくともホールの開口形状と同じであり、ストッパ金属膜１０がホール９の真下に配置されていれば良い。これにより、電極部が貫通し、第２層絶縁膜３がエッチングされても、このストッパ金属膜１０によりエッチングの進行をストップさせることができる。なお、ストッパ金属膜１０の大きさは上記した大きさに限らず、他の領域において邪魔にならなければどのような大きさでも良い。
【００５４】
（他の実施形態）
また、図５に示すように、バリア膜５、ストッパ膜６を薄膜調整抵抗４の上にのみ形成することもできる。
【００５５】
また、図６に示すように、デバイス部の金属配線層をストッパ金属膜１０として用いることもできる。図６に示す半導体装置は、半導体基板１にＮ＋型エミッタ領域１１、Ｐ型ベース領域１２、Ｎ型コレクタ領域１３、Ｎ＋型コレクタコンタクト領域１４が形成されている。そして、金属配線層１０がＮ＋型コレクタコンタクト領域１４と接続されている。
【００５６】
このように構成されているデバイス部上の第２層絶縁膜３のが平坦化されており、このデバイス上に薄膜調整抵抗４、バリア膜５、ストッパ膜６、及び金属配線膜８が形成されている。
【００５７】
そして、ホール９の真下にデバイス部の金属配線層１０が配置されている。このような構造の半導体装置においても、金属配線層１０がストッパ金属膜１０の役目を果たすため、上記した実施形態と同様の効果を有する。
【００５８】
なお、第１、２実施形態では、製造工程の簡略化の観点により、ストッパ金属膜１０としてデバイス部の第１層金属配線層１５と同じＡｌを用いていたが、Ａｌに限らず、Ｃｕ等の他の金属膜を用いることもできる。
【００５９】
また、上記した各実施形態では、ストッパ金属膜１０を第１層金属配線層１５等の他の配線と電気的に接続した状態とする場合を説明したが、ストッパ金属膜１０を他の配線と電気的に孤立した状態とすることもできる。この場合、薄膜抵抗の電極部と金属配線層８とを接続するためのホール９の形成時に、ホール９が半導体基板１の表面まで到達するのを防止することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１実施形態における半導体装置の平面図であり、（ｂ）は（ａ）中のＡ−Ａ’線断面図である。
【図２】ストッパ金属膜１０の機能を説明するための断面図である。
【図３】第２実施形態の第１の例における半導体装置の断面図である。
【図４】第２実施形態の第２の例における半導体装置の断面図である。
【図５】他の実施形態の第１の例における半導体装置の断面図である。
【図６】他の実施形態の第２の例における半導体装置の断面図である。
【図７】従来における半導体装置の断面図である。
【図８】従来における半導体装置の断面図である。
【図９】従来における半導体装置の断面図である。
【図１０】従来における半導体装置の断面図である。
【符号の説明】
１…半導体基板、２…第１層絶縁膜、３…第２層絶縁膜、
４…薄膜調整抵抗、５…バリア膜、６…ストッパ膜、７…第３層絶縁膜、
８…金属配線膜、９…ホール、１０…ストッパ金属膜、
１１…Ｎ＋型エミッタ領域、１２…Ｐ型ベース領域、
１３…Ｎ型コレクタ領域、１４…Ｎ＋型コレクタコンタクト領域、
１５…第１層金属配線層、１６…コンタクトホール、
１７…第２層金属配線層、１８…ビアホール、２１…ホール。

Claims

抵抗部（４）と前記抵抗部に電気的に接続された電極部（５、６）とを有する薄膜抵抗と、前記薄膜抵抗の上に形成された絶縁膜（７）と、前記絶縁膜に形成されたホール（９）を介して前記電極部と電気的に接続された金属配線層（８）とを備える半導体装置の製造方法において、
半導体基板（１）の上に第１の絶縁膜（２）を形成する工程と、
前記第１の絶縁膜の上であって、前記ホール形成予定領域の真下の領域に、少なくとも前記ホールに対応する大きさである金属膜（１０）を形成する工程と、
前記金属膜を含む前記第１の絶縁膜の上に第２の絶縁膜（３）を形成する工程と、
前記第２の絶縁膜の上に前記抵抗部（４）を形成する工程と、
前記ホールを形成したときに前記ホールが前記第２の絶縁膜に到達するのを防ぐためのストッパ膜（６）を有する前記電極部（５、６）を形成する工程と、
前記電極部の上に第３の絶縁膜（７）を形成し、前記第３の絶縁膜に前記ホール（９）を形成する工程と、
前記第３の絶縁膜の上に、前記ホールを介して、前記電極部と電気的に接続された前記金属配線層（８）を形成する工程とを有し、
前記半導体基板は、半導体素子が形成されたデバイス部を有しており、
前記金属膜を形成する工程では、前記第１の絶縁膜上に前記金属配線層（１５）を形成すると同時に、該金属配線層と同電位である前記金属膜（１０）を形成し、
前記第３の絶縁膜（７）に前記ホール（９）を形成する工程では、前記デバイス部が形成されている領域にて、前記第１の絶縁膜上の前記デバイス部に接続された前記金属配線層（１５）に到達するように前記第２、第３の絶縁膜（３、７）に第１のホール（１８）を形成すると同時に、前記薄膜抵抗が形成されている領域にて第２の前記ホール（９）を形成し、
前記金属配線層を形成する工程の後に、前記デバイス部の電気特性若しくは前記薄膜抵抗が接続されている回路の電気特性を調べることで、前記薄膜抵抗における電極部（５、６）と前記金属配線層（８）との接続を検査する工程を有することを特徴とする半導体装置の製造方法。
前記金属膜を形成する工程では、前記電極部（５、６）の形成予定領域の真下の領域に、前記電極部に対応する大きさである前記金属膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記金属膜を形成する工程では、前記薄膜抵抗（４、５、６）の形成予定領域の真下の領域に、前記薄膜抵抗に対応する大きさである前記金属膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。