KR100903696B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본딩용 개구창(108)을 둘러싼 본딩 패드(101)의 각 변에 슬릿상으로 공극 영역(107)이 설치되고, 공극 영역(107a)을 경계로 하여, 본딩 패드(101)의 본딩용 개구창(108)측 영역(101a)과, 인접하여 설치되는 배선층(102)측 영역(101b)으로 분할된다. 배선(102)측 영역(101b)은 본딩용 개구창(108)측 영역(101a)이라 함은 공극 영역(107a)의 폭 만큼 이격되어 있고, 또한 당해 부분에는 금속 재료와 비교하여 부드러운 재료인 패시베이션막(103)의 일부가 매립된 상태로 되어 있기 때문에 열 응력은 공극 영역(107a)에 의하여 흡수·분산시키는 동시에, 본딩용 개구창(108)측 영역(101a)로부터 배선층(102)측 영역(101b)으로의 금속 원자의 확산이 대폭 억제된다.
Figure 112007037512874-pct00001
본딩 패드, 배선, 단락, 크랙, 스트레스

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치의 본딩 패드부와 배선부 사이의 전기적 단락을 방지하는 기술에 관한 것이다.
반도체 기판상에 설치된 접속 패드(본딩 패드)와 전극이 배선에 의하여 전기적으로 접속되는 구조의 반도체 장치에 있어서는 배선과 보호막 사이의 열팽창 계수의 차에 의하여 열 응력(stress, 이하, 응력 또는 스트레스)이 발생하고, 이것에 의하여 배선 또는 보호막에 크랙이 발생한다는 문제가 알려져 있다.
특허 문헌 1에는 이러한 문제를 해결하기 위하여, 반도체 기판상에 설치된 접속 패드 및 범프(bump) 전극을 둘러싸는 패턴을 가지고 설치된 재배선에 슬릿을 설치하고, 범프 전극을 압착시킨 때에 발생하는 응력을 슬릿으로 분산·완화시킴으로써 배선의 단락이나 절단 불량을 억제하는 기술이 개시되어 있다.
특허 문헌 1: 일본공개특허공보 2004-22653호 공보
그러나, 최근의 반도체 제품은 설계 룰이 미세화됨에 따라, 본딩 패드의 크기는 물론, 본딩 패드와 패시베이션막이 포개지는 영역의 폭, 인접하는 금속 배선끼리의 간격 등, 본딩 패드 주변에 레이아웃되는 각각의 요소에 대해 가능한한 미세화가 요구되고 있다. 이와같은 미세화는, 배선 재료로서 이용되는 금속 원자(예를 들면, 금 원자나 알루미늄 원자)의 확산에 기인하는 크랙 및 전기적 단락을 야기할 수도 있는바, 종래에는 설계 룰이 느슨하였기 때문에, 이러한 문제점이 발생하지 않았다.
즉, 반도체 장치의 조립 공정에 있어서의 골드 본딩 후의 수지 몰드 열 처리나 반도체 장치의 실사용 중에 있어서의 열 이력 등에 의하여, 예를 들면 칩 내의 알루미늄 배선부에 골드 본딩의 금 원자가 확산 침입 등을 하여 알루미늄 배선부가 체적 팽창하여 패시베이션막에 크랙을 일으키거나, 나아가 배선에 사용한 금속 원자가 이 크랙에 침입하여 인접하는 배선에 접촉하거나 하는 등의 현상이 생긴다.
도 1은 이러한 문제를 설명하기 위한 도면으로서, 도 1(a)은 서로 인접하여 레이아웃되어 있는 본딩 패드(11)와 배선층(12)의 위치 관계를 나타내는 평면 개념도이다. 또한, 도 1(b) 및 도 1(c)은 도 1(a) 중의 C-C'선에 따른 단면 개략도이며, 각각, 본딩 패드(11)에 본딩 와이어(16)를 접속하기 전(도 1(b))과 후 (도 1(c))를 도시하고 있다. 또한, 도 중의 참조번호 13으로 나타낸 것은 표면 보호를 위한 패시베이션막, 14는 반도체 기판(15) 상에 형성한 절연막, 18은 본딩 패드(11)에 설치된 본딩용 개구창, 그리고 17은 패시베이션막(13) 중에 발생한 크랙이다.
예를 들면, p형의 반도체 기판(15) 상에 CVD법으로 성막된 절연막(14) 위에 포토리소그래피 기술에 의하여 본딩 패드(11)와 배선층(12)을 형성하고, 소정의 부위를 패시베이션막(13)으로 피복한다. 이 때, 본딩 패드(11)와 배선층(12)은 모두 알루미늄으로 형성되어 있는 것으로 하고, 본딩 패드(11)에 설치된 본딩용 개구창(18)에 접속되는 본딩 와이어(16)는 금 와이어라고 가정한다. 또한, 이 본딩 와이어(16)는 칩의 외측에 설치된 도시하지 않은 리드 프레임과 본딩 패드(11)를 전기적으로 접속하는 것이다.
본딩 와이어(16)의 접속 후에는 몰드 수지를 사용하여 칩의 실링(sealing)을 실시하게 되지만, 이 실링으로 가하여지는 열이나 반도체 장치의 실사용 환경 온도 등에 따라서, 본딩 와이어(16)와 본딩 패드(11)의 접속 부분(접촉 부분)에서는, 본딩 와이어(16)의 금 원자가 알루미늄으로 이루어지는 본딩 패드(11)로 확산 침입된다. 알루미늄 중에 확산 침입된 금 원자는 본딩 패드(11) 내를 신속하게 확산하여 그 농도에 따른 체적 팽창을 일으킨다.
이와 같은 체적 팽창이 진행되어 본딩 패드(11)와 배선층(12)의 두께의 차이가 일정한 수준을 넘으면, 패시베이션막(13)에는 도 1(c)에 도시한 바와 같은 크랙(17)이 발생한다. 또한, 이러한 크랙(17) 내에 본딩 패드(11)로부터 체적 팽창된 금이나 알루미늄이 침입할 수 있으며, 이것이 배선층(12)에까지 미치게 되면, 본딩 패드(11)와 배선층(12)이 전기적으로 단락되어 버린다. 또한, 크랙(17)을 통하여 분위기 중의 수분이 침수하여 배선층(12)을 부식시키는 문제가 발생할 수 있다.
이 때, 상기 크랙에의 금속 원자의 침입의 정도(침입량 및 침입 길이)는 가하여지는 온도나 시간에 의존하지만, 이러한 금속 원자의 확산에 기인하는 소자 불량을 회피하려면 본딩 패드(11)에의 본딩 와이어(16)의 접속 부분을 본딩 패드 단부로부터 떨어져서 설치하거나(예를 들면, L1을 8 ㎛ 이상으로 한다), 또한 본딩 패드(11)와 배선층(12)의 간격을 일정 값 이상으로 하는 (예를 들면, L2를 15 ㎛ 이상으로 한다) 등의 마진을 둘 필요가 있어서, 칩의 크기를 감소시킬 수 없는 문제가 있다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로, 그 목적으로 하는 것은 반도체 제품의 설계 룰의 미세화에 적합하면서, 반도체 장치의 본딩 패드부와 배선부와의 사이의 전기적 단락을 방지하는 기술을 제공하는 것에 있다.
본 발명은 이러한 과제를 해결하기 위하여, 반도체 장치로서 인접하여 설치한 본딩 패드부와 배선부를 구비하고, 상기 본딩 패드의 상기 배선부측의 영역에는 상기 본딩 패드의 외주연(外周緣)과 실질적으로 동일한 방향으로 늘어서서 있는 공극 영역이 형성되어 있는 구성을 가진다.
이 반도체 장치에 있어서, 상기 본딩 패드의 상기 배선부측의 영역에는 상기 공극 영역이 적어도 3개가 설치되어 있고, 상기 공극 영역이 복수 열로 배치되어 있는 구성으로 할 수 있다. 또한, 상기 배선부와 상기 본딩 패드의 일부 영역이 단일한 보호막으로 피복되어 있고, 상기 일부 영역에 설치된 공극 영역에는 상기 보호막의 일부가 충전되어 있는 구성으로 할 수 있다. 이 경우, 상기 본딩 패드의 안쪽 영역에는 본딩 와이어 접속용 개구창이 설치되어 있고, 상기 적어도 3개의 공극 영역의 어느 하나가 상기 개구창의 형성 영역에 설치되어 있는 구성으로 할 수 있다.
상기 보호막은 상대적으로 연성인 제1 절연막과 상대적으로 경성인 제2 절연막을 차례차례 적층시킨 다층막으로서, 상기 공극 영역에의 충전물은 상기 제1 절연막의 일부인 구성으로 할 수 있다. 또한, 상기 제 1 절연막은 SOG막이며, 상기 제2 절연막은 실리콘 질화막인 구성으로 할 수 있다. 또한, 상기 공극 영역을 둘러싼 상기 본딩 패드의 측벽에는 사이드 월이 설치되어 있는 구성으로 할 수 있다. 상기 사이드 월은 Ti 또는 Ti를 포함하는 합금으로 형성할 수 있다. 반도체 디바이스는 매립된 배선 패턴을 커버하는 실리콘 산화막을 더 포함할 수도 있는바, 상기 본딩 패드부와 배선부는 실리콘 산화막 상에 제공된다.
본 발명은 또한, 절연층 상에 도전층을 형성하고, 상기 도전층을 본딩 패드부와 배선부로 패터닝하고, 상기 본딩 패드의 패터닝에 의하여, 상기 본딩 패드의 상기 배선부측의 영역에는 상기 본딩 패드의 외주 가장자리와 실질적으로 동일한 방향으로 늘어서 있는 공극 영역을 형성하는 반도체 장치의 제조 방법을 포함한다. 이 경우, 상기 본딩 패드의 내측 영역에 본딩 와이어 접속용 개구창을 형성하는 공정을 가질 수 있다.
또한, 본 발명은 절연층에 의하여 덮이는 매립 배선 패턴을 형성하고, 상기 절연층상에 도전층을 형성하고, 상기 도전층을 본딩 패드부와 배선부로 패터닝하고, 상기 본딩 패드의 상기 패터닝에 의하여, 상기 본딩 패드의 상기 배선부측의 영역에는 상기 본딩 패드의 외주연(外周緣)과 실질적으로 동일한 방향으로 늘어서 있는 공극 영역을 형성하는 반도체 장치의 제조 방법을 포함한다.
발명의 효과
본 발명에서는 본딩 패드의 일부 영역에 공극 영역을 형성하였으므로, 반도체 제품의 설계 룰의 미세화에 적합하면서, 반도체 장치의 본딩 패드부와 배선부 사이의 전기적 단락을 방지하는 기술을 제공하는 것이 가능하다.
도 1은 종래 기술의 문제를 설명하기 위한 도면으로서, (a)는 서로 인접하여 레이아웃되어 있는 본딩 패드와 배선층과의 위치 관계를 나타내는 평면 개념도이고, (b) 및 (c)는 (a)중의 C-C'선에 따르는 단면 개략도이고, 각각 본딩 패드에 본딩 와이어를 접속하기 전 (b)과 후 (c)를 도시하고 있다.
도 2는 본 발명의 반도체 장치에 설치되어 있는 본딩 패드와 이것에 인접하는 배선층의 레이아웃을 설명하기 위한 도면으로서, (a)는 서로 인접하여 레이아웃되어 있는 본딩 패드와 배선층과의 위치 관계를 나타내는 평면 개념도이고, (b) 및 (c)는 (a) 중의 A-A'선에 따르는 단면 개략도이다.
도 3은 가속 시험 후의 반도체 장치의 단면 SEM 상이다 [(a): 본 발명의 반도체 장치, (b): 종래 레이아웃의 반도체 장치].
도 4는 본딩용 개구창 내에 공극 영역이 형성된 예를 설명하기 위한 도이다.
도 5는 본 발명의 반도체 장치에 설치되어 있는 본딩 패드와 이것에 인접하는 배선층의 레이아웃의 다른 예를 설명하기 위한 도면으로, 도5(a)는 서로 인접하여 레이아웃되어 있는 본딩 패드와 배선층과의 위치 관계를 나타내는 평면 개념도이고, (b)는 (a) 내의 B-B'선에 따르는 단면 개략도이다.
이하에, 도면을 참조하여, 본 발명의 실시예들을 설명한다.
실시예 1
도 2는 본 발명의 반도체 장치에 설치되어 있는 본딩 패드와 이것에 인접하는 배선층의 레이아웃의 일례를 설명하기 위한 도이고, 도 2(a)는 서로 인접하여 레이아웃되어 있는 본딩 패드(101)와 배선층(102)의 위치 관계를 나타내는 평면 개념도이며, 도 2(b)는 도 2(a) 중의 A-A'선에 따르는 단면 개략도이다. 또한, 도면 중에서 참조번호 103으로 나타내는 것은 표면 보호를 위한 패시베이션막, 104는 반도체 기판(105) 상에 형성한 절연막, 108은 본딩 패드(101)에 설치된 본딩용 개구창이다. 그리고, 참조번호 106은 이 본딩용 개구창(108)에 접속된 본딩 와이어다.
본 발명의 반도체 장치에 있어서는 본딩용 개구창(108)을 둘러싼 본딩 패드 (101)의 각 변에 슬릿 형태의 공극 영역(107)이 설치되어 있다. 또한, 여기에서 나타내고 있는 일례에서는 본딩 패드(101)의 위쪽과 아래쪽 및 오른쪽에도 도시하지 않는 배선층이 설치되어 있는 것으로 가정하고 있으므로, 4개의 변의 모두에 공극 영역(107)을 두고 있으나, 일반적으로는 이 공극 영역(107)은 인접하여 배선층이 형성되어 있는 변에만 설치하는 것이 바람직하다. 따라서, 본딩 패드(101)에 인접하여 레이아웃되어 있는 배선층이 102 뿐인 경우에는 공극 영역을 107a만으로 해도 된다.
이와 같은 공극 영역(107)이 설치된 본딩 패드(101)의 A-A'선에 따른 단면을 보면, 도 2(b)에 나타내는 바와 같이, 공극 영역(107a)을 경계로 하여 본딩 패드 (101)의 본딩용 개구창(108)측 영역(101a)과, 인접하여 설치되어 있는 배선층(102)측 영역(101b)으로 분할된다. 이 배선층(102)측 영역(101b)은 본딩용 개구창(108) 측 영역(101a)과는 공극 영역(107a)의 폭만큼 이격되어 있고, 또한 해당 부분에는 패시베이션막(103)의 일부가 매립된 상태로 되어 있기 때문에, 본딩 와이어(106)의 접속 후에 실시되는 몰드 수지를 이용한 실링으로 가하여지는 열(예를 들면, 200℃, 5시간)이나, 반도체 장치의 실사용 환경 온도 등에 따라 생기는 본딩 와이어 (106)의 금속 분자의 영역(101b)로의 확산은, 공극 영역(107a)에 의하여 분단되어, 사실상 발생하지 않는다. 또한 체적 팽창에 의하여 발생하는 크랙은 공극 영역(107a)에는 발생하지만, 이 크랙의 발생에 의하여 체적 팽창의 응력이 완화되어 배선층(102)에서는 크랙이 발생하지 않는다.
이러한 레이아웃은 미세 가공 기술을 이용하여, 이하와 같이 실현할 수 있다. 즉, 예를 들면, 비저항율이 20Ω·cm인 p형 반도체 기판(105)의 주면에 CVD법으로 성막된 실리콘 산화막(막 두께 800 nm 정도)의 절연막(104) 위에, 포토리소그래피 기술에 위하여 본딩 패드(101)과 배선층(102)을 형성한다. 이 때, 본딩 패드(101)와 배선층(102)은, 예를 들면 막 두께 500 nm 정도의 AlCu 합금(Cu: 0.5 wt%) 막을 PVD법으로 성막하고, 이것을 포트리소그래피 기술에 의하여 패터닝함으로써 형성한다. 또한, 이 패터닝 과정에서, 본딩 패드(101)의 소망하는 위치(예를 들면, 본딩용 개구창(108)을 둘러싼 4개의 변 모두)의 금속이 제거되어 공극 영역(107)이 형성된다.
이어서, 막 두께 1000 nm 정도의 질화 실리콘막을 CVD 성장시키고, 소정의 부위를 패시베이션막(103)으로 피복하고, 이 막의 일부를 에칭으로 제거하여 본딩 패드(101)의 안쪽 영역에 본딩용 개구창(108)을 형성한다. 또한, 본딩 패드(101) 안쪽 영역에 형성한 본딩용 개구창(108)에 본딩 와이어(106)를 접속한다. 본딩 패드(101)에는 예를 들면, 직경 30 nm의 금 와이어가 본딩 와이어(106) 접속될 수도 있다.
또한, 도 2에 나타낸 예에서는 본딩용 개구창(108)은 일 변이 약 90 ㎛ 인 장방형이 되며, 본딩 패드(101)의 본딩용 개구창(108)측 영역(101a)의 폭(W1)을 2 ㎛, 공극 영역(107a)의 폭(W2)을 1 ㎛로, 그리고 본딩 패드(101)의 배선층(102)측 영역(101b)의 폭(W3)을 2 ㎛로 하고 있다.
또한, 소망에 의하여, 도 2(c)에 나타내는 바와 같이, 본딩 패드(101)의 본딩용 개구창(108)측 영역(101a)의 측벽 및 본딩 패드(101)의 배선층(102)측 영역(101b)의 측벽에, Ti나 Ti를 포함하는 합금 등에 의한 사이드 월(109, 110)을 형성할 수도 있다.
이러한 본 발명에 따른 레이아웃을 갖는 반도체 장치에 대하여, 가속 시험(acceleration test)(15O℃, 1OOO 시간)을 실시하고 종래 레이아웃의 반도체 장치와의 신뢰성 비교를 실시하였다.
도 3은 이러한 가속 시험 후의 반도체 장치의 단면 SEM 상을 트리밍하여 도시한 도이다[도 3(a): 본 발명의 반도체 장치, 도 3(b): 종래 레이아웃의 반도체 장치]. 이러한 SEM 상으로부터 분명하게 알 수 있는 바와 같이, 종래 구성의 반도체 장치에서는 열이 가하여짐에 따라 크랙이 발생하고, 또한 본딩 패드로부터 확산 침입되어 온 금속이 인접하는 배선층에까지 도달하여 전기적인 단락을 일으키고 있음을 알 수 있다. 이에 반하여, 본 발명의 반도체 장치에 있어서는, 공극 영 역(107)에 의해 응력이 흡수 및 분산되며, 더 나아가 본딩 패드(101)의 배선층(102)측 영역 (101b)에 있는 이종 금속의 접합이 금속원자의 이동을 물리적으로 제한하고 있다(종래에는 원자 레벨의 확산이 있었음). 그 결과, 상기 접합은 금속 원자들의 확산에 대하여 방지막으로 작용할 수 있으며, 배선층(102)에까지 연장된 크랙은 발견되지 않았다.
상술한 바와 같은 공극 영역은 본딩 패드(101)의 내측 영역에 형성되는 본딩용 개구창(108) 내에 형성할 수도 있다.
도 4는 본딩용 개구창(108) 내에 공극 영역(107)을 설치한 일례를 설명하기 위한 도면으로서, 도4에 나타낸 일례에서는 공극 영역(107a 내지 d)의 폭이 1 ㎛, 길이가 20 ㎛로 되어 있다.
실시예 2
도 5는 본딩 패드와 상기 본딩 패드에 인접한 배선층을 갖는 또 다른 레이아웃에 관한 도면이며, 다른 예를 설명하기 위한 도이다. 도 5(a)는 서로 인접하여 레이아웃되어 있는 본딩 패드(101)와 배선층(102)의 위치 관계를 나타내는 평면 개념도, 도 5(b)는 도 5(a) 중의 B-B'선에 따르는 단면 개략도이다. 또한, 이 도에 있어서, 참조번호 111은 열산화법에 의하여 성장시킨 실리콘 산화막, 112는 CVD 법으로 성장시킨 실리콘 산화막(104) 상에 형성된 배선 패턴, 그리고 113은 CVD 법으로 성장시킨 실리콘 산화막을 나타내며, 그 외에는 실시예 1과 동일한 구성요소에 대하여는 동일한 참조번호를 붙였다.
도 5(a)에 도시된 바와 같이, 본 실시예의 반도체 장치에 있어서는 본딩 패드(101)의 각 변에 본딩용 개구창(108)을 에워싸도록 서로 소정 간격으로 형성된 한 쌍의 슬릿 모양의 공극 영역(107a-h)이 형성되어 있고, 또한 이들 한 쌍의 공극 영역(107a 내지 h)의 이격 영역에 대응하는 본딩용 개구창(108) 내의 위치에도 각각 1개의 공극 영역(107i 내지 l)이 형성되어 있다. 즉, 공극 영역(107a 내지 h)과 공극 영역(107i 내지 l)이 교대로 지그재그로 배치되는 위치에 설치되어 있다. 이와 같이 지그재그로 배치함으로써, 본 건이 문제로서 들고 있는 금 와이어(gold wire)의 본딩 와이어를 본딩 패드(101)에 접속하고, 소정의 열 이력이 걸린 경우에 발생하는 본딩 와이어로부터의 금 원자의 확산 및 그것에 수반하여 발생하는 알루미늄 분자의 확산에 대해서, 배선층(102) 측에 도달하기 위하여 요구되는 유효(effective) 확산 거리가 길어지게 되므로, 본딩 패드(101)와 배선층(102)의 간격을 좁게 설계할 수 있다. 그 결과, 미세화의 요구를 만족시키면서도, 반도체 장치의 본딩 패드부와 배선층과의 사이의 전기적 단락을 방지하는 기술을 제공하는 것이 가능하게 된다.
또한, 도시된 실시예에서는 본딩 패드(101)의 위쪽과 아래쪽 및 오른쪽에도 도시하지 않는 배선층이 설치되어 있는 것으로 가정하고 있으므로, 본딩 패드 (101)의 4개의 외부 에지(outer edge) 모두에 한 쌍의 공극 영역이 형성되어 있다. 하지만, 일반적으로는 이 공극 영역의 쌍은 인접하여 배선층이 설치되어 있는 변에만 설치되어 있으면 된다. 따라서, 본딩 패드(101)에 인접하여 레이아웃되어 있는 배선층이 102 뿐인 경우에는, 한 쌍의 공극 영역을 107a와 107b 만으로 하고, 이것에 대응하여 설치되는 본딩용 개구창(108) 내의 공극 영역을 107i 만으로 할 수도 있다.
이러한 레이아웃도 미세 가공 기술을 이용하여 다음과 같이 실현될 수 있다.
즉, 예를 들면, 비저항율이 20Ω·cm인 p형 반도체 기판(105)의 주면에 열산화로 실리콘 산화막(111)(막 두께 300 nm 정도)을 성막하고, 그 위에 CVD법으로 성막된 실리콘 산화막(막 두께 700 nm 정도)의 절연막(104)을 형성하고, 이 절연막(104) 위에 소망하는 배선 패턴(112)을 형성한다. 이 배선 패턴(112)은, 예를 들면 막 두께 500 nm 정도의 AlCu 합금(Cu: 0.5 wt%) 막을 PVD법으로 성막하고, 이것을 포토리소그래피 기술에 의하여 패터닝함으로써 형성한다.
다음으로, 배선 패턴(112)을 피복하는 실리콘 산화막(113)(막 두께 900 nm 정도)을 CVD법으로 성막하고, 이 실리콘 산화막(113) 상에 포토리소그래피 기술에 의하여 본딩 패드(101)와 배선층(102)을 형성한다. 이 때, 본딩 패드(101)와 배선층(102)은, 예를 들면 막 두께 500 nm 정도의 AlCu 합금(Cu: 0.5 wt%) 막을 PVD법으로 성막하고, 이것을 포토리소그래피 기술에 의하여 패터닝함으로써 형성한다. 또한, 이 패터닝 과정에서, 본딩 패드(101)의 공극 영역(107a 내지 l)이 형성된다. 또한, 도 5에 나타낸 일례에서, 각각의 공극 영역은 폭 2 ㎛, 길이 20 ㎛ 인 슬릿 형태를 갖는다.
이어서, 패시베이션막(103)으로서 SOG(spin on glass: 막 두께 500 nm정도)와 실리콘 질화막(막 두께 700 nm 정도)을 이 순서로 성막한다. 이러한 SOG 성막 과정에서, 상기 공극 영역에는 SOG가 충전된다. 또한, 패시베이션막(103)이 2층 구조로 되어 있는 것은, 공극 영역에 비교적 부드러운 SOG를 충전하기 위한 것으로 서, 이 후의 공정에서 발생할 것으로 예상되는 체적 팽창의 응력을 SOG에 효과적으로 흡수시켜 크랙 발생을 억제하기 위한 것이다. 또한, 포토리소그래피 기술에 의하여 패시베이션막(103)의 일부를 에칭으로 제거하고, 본딩 패드(101)의 안쪽 영역에 본딩용 개구창(108)을 형성한다.
본딩용 개구창(108) 형성에 따른 엣칭 공정에 있어서, 본딩 패드(101)의 배선층(102)측 영역에 형성되어 있는 공극 영역(107a 내지 h)은 패시베이션막(103)으로 피복되어 있기 때문에 그 중에 충전된 SOG는 에칭되지 않고 잔존하게 되지만, 본딩 패드(101)의 본딩용 개구창(108) 영역에 형성되어 있는 공극 영역(107i 내지 l)은 패시베이션막(103)으로 피복되어 있지 않기 때문에, 그 중에 충전된 SOG도 엣칭으로 제거되게 된다.
또한, 마지막으로 본딩 패드(101) 안쪽 영역에 설치된 본딩용 개구창(108)에 도시하지 않은 본딩 와이어를 접속한다.
이러한 공극 영역을 설치하면, 본딩 와이어 접속 후에 실시되는 몰드 수지를 이용한 실링 공정에서 가해지는 열(예를 들면, 200℃, 5 시간)이나 반도체 장치의 실사용 환경 온도 등에 따라 발생하는 체적 팽창은, 공극 영역(107 a 내지 l)에 의하여 흡수·분산되지만, 특히 공극 영역(107 i 내지 l)은 그 내부에 SOG 등이 충전되어 있지 않은「빈 상태」이고, 실질적인 분자 이동의 발생 지점이 되는 본딩 와이어와의 접속부로부터의 거리가 가깝기 때문에, 체적 팽창분의 많은 부분은 이러한 공극 영역(107i 내지 l)으로 흡수된다. 또한, 본딩용 개구창(108)측 영역으로부터 배선층(102)측 영역으로의 금속 원자의 확산은, 큰 폭으로 억제되기 때문에 크랙의 발생 빈도도 현저하게 저하된다. 이 때문에, 본딩 패드(101)와 배선층 (102)이 설치되어 있는 면의 아래쪽에 배선 패턴(112)를 매립하는 디바이스 구조를 채택하여도, 스트레스에 기인하는 크랙이 발생하지 않는다.
또한, 지금까지는 공극 영역의 형상을 슬릿 형태로 설명하였지만, 이 형상에 한정되는 것은 아니다. 공극 영역은 어디까지나 체적 팽창에 의하여 발생하는 응력을 완화·분산시키고, 또한 본딩 패드측으로부터 배선층측으로의 금속 원자의 확산 을 방지하는 배리어로서 작용하는 것이면 충분하기 때문에, 이러한 공극 영역을 설치하는 부분에 따라서, 그 형상이나 배열 또는 수를 적당히 변경할 수 있는 것은 분명하다.
이상, 설명한 바와 같이, 본 발명에 의하면, 반도체 제품의 설계 룰의 미세화에 적합하면서, 반도체 장치의 본딩 패드부에 있어서 전기적 단락을 방지하는 기술을 제공할 수 있다.
이상, 본 발명이 바람직한 실시 형태에 대하여 상세하게 설명하였지만, 본 발명은 이러한 특정 실시 형태에 한정되는 것이 아니며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에 있어서 여러 가지 변형·변경이 가능하다.

Claims (12)

  1. 본딩 패드와;
    상기 본딩 패드에 인접한 배선과; 그리고
    상기 배선과 상기 본딩 패드의 일부 영역을 피복하는 보호막
    을 포함하여 이루어지며,
    상기 본딩 패드에는 상기 본딩 패드에 접속되는 본딩 와이어의 금속 분자가 상기 본딩 패드의 상기 배선측으로 직선적으로 확산되는 것을 방지하도록 공극 영역이 설치되어 있으며,
    상기 본딩 패드의 일부 영역에 설치된 공극 영역에는 상기 보호막의 일부가 충전되어 있으며,
    상기 보호막은 제 1 절연막과 제 2 절연막을 차례로 적층시킨 다층막이며, 상기 제 1 절연막은 상기 제 2 절연막보다 연성이며, 상기 공극 영역에 충전된 상기 보호막의 일부는 상기 제 1 절연막의 일부인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 본딩 패드의 상기 배선측 영역에는 상기 공극 영역이 적어도 3개 설치되어 있고, 이들 공극 영역들은 복수열로 배치되어 있는 반도체 장치.
  3. 삭제
  4. 제2항에 있어서,
    상기 본딩 패드의 안쪽 영역에는 본딩 와이어 접속용의 개구창이 형성되어 있으며,
    상기 적어도 3개의 공극 영역중 적어도 하나는 상기 개구창 형성영역에 설치되는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 제 1 절연막은 SOG막이고, 상기 제 2 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 공극 영역을 에워싼 상기 본딩 패드의 측벽에는 사이드 월이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 사이드 월은 Ti 또는 Ti를 포함한 합금으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 본딩 패드와 배선은 매립 배선 패턴을 피복하도록 형성된 실리콘 산화막 상에 설치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 절연층 상에 도전층을 형성하는 단계와;
    상기 도전층을 본딩 패드와 배선으로 패터닝하는 단계 -상기 본딩 패드를 패터닝하는 것에 의하여, 상기 본딩 패드에 접속되어야 할 본딩 와이어의 금속 분자가 상기 본딩 패드의 상기 배선측으로 직선적으로 확산되는 것을 방지하는 공극 영역이 상기 본딩 패드에 형성되며- 와; 그리고
    상기 배선과 상기 본딩 패드의 일부 영역을 피복하는 보호막을 형성하는 단계 -상기 본딩 패드의 일부 영역에 설치된 공극 영역에는 상기 보호막의 일부가 충전되어 있으며-
    를 포함하여 이루어지며,
    상기 보호막은 제 1 절연막과 제 2 절연막을 차례로 적층시킨 다층막이며, 상기 제 1 절연막은 상기 제 2 절연막보다 연성이며, 상기 공극 영역에 충전된 상기 보호막의 일부는 상기 제 1 절연막의 일부인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 본딩 패드의 내측 영역에 본딩 와이어 접속용의 개구창을 형성하는 반도체 장치의 제조 방법.
  12. 절연층에 의하여 덮이는 매립 배선 패턴을 형성하는 단계와;
    상기 절연층 상에 도전층을 형성하는 단계와;
    상기 도전층을 본딩 패드와 배선으로 패터닝하는 단계 -상기 본딩 패드를 패터닝하는 것에 의하여, 상기 본딩 패드의 상기 배선측 영역에는 상기 본딩 패드의 외주연과 실질적으로 동일한 방향으로 연재하는 공극 영역이 형성되며- 와; 그리고
    상기 배선과 상기 본딩 패드의 일부 영역을 피복하는 보호막을 형성하는 단계 -상기 본딩 패듸 일부 영역에 설치된 공극 영역에는 상기 보호막의 일부가 충전되어 있으며-
    를 포함하여 이루어지며,
    상기 보호막은 제 1 절연막과 제 2 절연막을 차례로 적층시킨 다층막이며, 상기 제 1 절연막은 상기 제 2 절연막보다 연성이며, 상기 공극 영역에 충전된 상기 보호막의 일부는 상기 제 1 절연막의 일부인 것을 특징으로 하는 반도체 장치의 제조 방법.
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