JPH03148144A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03148144A JPH03148144A JP28715589A JP28715589A JPH03148144A JP H03148144 A JPH03148144 A JP H03148144A JP 28715589 A JP28715589 A JP 28715589A JP 28715589 A JP28715589 A JP 28715589A JP H03148144 A JPH03148144 A JP H03148144A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関するものであり、
特に、金属配線の残渣がパッド間に残り、この残渣が製
造工程時に剥がれてウェハ面を汚染する事態を発生しな
い様に改善を計った、半導体集積回路装置に関するもの
である。
特に、金属配線の残渣がパッド間に残り、この残渣が製
造工程時に剥がれてウェハ面を汚染する事態を発生しな
い様に改善を計った、半導体集積回路装置に関するもの
である。
第２図は半導体集積回路装置が形成されたウェハの平面
部及び、半導体集積回路装置の拡大図である。半導体集
積回路は、図の様に素子が形成された領域りを囲む様に
、その外周部には外部電極接続用パッドＰＡが形成され
る。ウェハ上に形成された半導体集積回路をチップに分
割してパッケージに組み入れる（アセンブリする）際に
、パッケージ側の電極とチップを接続するこの外部電極
接続用パッドＰＡは、通常、半導体集積回路装置の内部
配線を形成する金属膜を用いて、内部配線形成時に同時
に形成される。
部及び、半導体集積回路装置の拡大図である。半導体集
積回路は、図の様に素子が形成された領域りを囲む様に
、その外周部には外部電極接続用パッドＰＡが形成され
る。ウェハ上に形成された半導体集積回路をチップに分
割してパッケージに組み入れる（アセンブリする）際に
、パッケージ側の電極とチップを接続するこの外部電極
接続用パッドＰＡは、通常、半導体集積回路装置の内部
配線を形成する金属膜を用いて、内部配線形成時に同時
に形成される。
第３図は半導体集積回路装置の一部分の拡大図で、素子
形成域りを囲む様に形成された外部電極接続用パッドを
示す。図中のパッド端部ＰＤの断面を従来例について示
したのが第４図である。
形成域りを囲む様に形成された外部電極接続用パッドを
示す。図中のパッド端部ＰＤの断面を従来例について示
したのが第４図である。
第４図に示す様に、従来の半導体装置のパッド部はワイ
ヤポンディング時の衝撃を緩和し下地の酸化膜にまでク
ラックが達しないようにする等のために、３層以上の金
属配線層で構成されている。
ヤポンディング時の衝撃を緩和し下地の酸化膜にまでク
ラックが達しないようにする等のために、３層以上の金
属配線層で構成されている。
以下、その構造をより詳しく説明すると、半導体基板ｌ
上の第１層絶縁膜２上の第１層導電膜３は例えばポリサ
イドからなる、トランジスタのゲート配線等であり、電
気的にフローテイイングな状態にある。そしてその上層
に形成される第２層絶縁膜４に形成された開口部４ａを
介して第１層金属膜５と接続されている。さらに、第１
層金属）！！５はその上層の第３層絶縁膜６に形成され
た開口部６ａを介して第２層金属膜７と接続され、第２
層金属膜７はその上層の第４層絶縁膜８に形成された開
口部８ａを介して第３層金属膜９と接続されている。こ
の様に、上層に形成される金属膜は、その下層の導電膜
もしくは金属膜を覆う様に形成されている。
上の第１層絶縁膜２上の第１層導電膜３は例えばポリサ
イドからなる、トランジスタのゲート配線等であり、電
気的にフローテイイングな状態にある。そしてその上層
に形成される第２層絶縁膜４に形成された開口部４ａを
介して第１層金属膜５と接続されている。さらに、第１
層金属）！！５はその上層の第３層絶縁膜６に形成され
た開口部６ａを介して第２層金属膜７と接続され、第２
層金属膜７はその上層の第４層絶縁膜８に形成された開
口部８ａを介して第３層金属膜９と接続されている。こ
の様に、上層に形成される金属膜は、その下層の導電膜
もしくは金属膜を覆う様に形成されている。
即ち、第１層金属膜５は第１層導電膜３を覆う様に形成
され、第２層金属膜７は第１層金属膜５を覆う様に形成
され、更に、第３層金属膜９は第２層金属膜７を覆う様
に形成されている。従って、パッド端部においては、全
ての絶縁膜層と全ての導電膜及び金属膜層が半導体基板
上に重なり合う構造となる。そしてこの互いに重なりあ
った３層の金属膜（Ａｌ配線）のうちのどれか１つが集
積回路内部のトランジスタ、ダイオード、抵抗等につな
がっている。
され、第２層金属膜７は第１層金属膜５を覆う様に形成
され、更に、第３層金属膜９は第２層金属膜７を覆う様
に形成されている。従って、パッド端部においては、全
ての絶縁膜層と全ての導電膜及び金属膜層が半導体基板
上に重なり合う構造となる。そしてこの互いに重なりあ
った３層の金属膜（Ａｌ配線）のうちのどれか１つが集
積回路内部のトランジスタ、ダイオード、抵抗等につな
がっている。
従来の半導体集積回路装置のパッド部は以上の様に構成
されているので、パッド端部での段差が大きく、第３図
に示したバンドとパッドの間（図中のＡ６１１域）にお
いて、第３層金属膜の写真製版時にレジスト膜厚が厚く
なり、レジストの解像不良が生じる。その結果エツチン
グ時に第３層金属膜の残渣が生じ、その後の製造工程に
おいて、残渣によるウェハ面の汚染あるいは、製造装置
の汚染という問題が生じていた。
されているので、パッド端部での段差が大きく、第３図
に示したバンドとパッドの間（図中のＡ６１１域）にお
いて、第３層金属膜の写真製版時にレジスト膜厚が厚く
なり、レジストの解像不良が生じる。その結果エツチン
グ時に第３層金属膜の残渣が生じ、その後の製造工程に
おいて、残渣によるウェハ面の汚染あるいは、製造装置
の汚染という問題が生じていた。
なお、レジストの解像不良を防止するために、レジスト
膜厚の厚い箇所でも十分にレジストが感光する程度に写
真製版時の露光量を大きくすることも可能であるが、こ
れでは、素子形部の第３層金属配線パターンが細ってし
まい、配線の断線や配線の信頼性の低下といった問題を
生じてしまい好ましくない。
膜厚の厚い箇所でも十分にレジストが感光する程度に写
真製版時の露光量を大きくすることも可能であるが、こ
れでは、素子形部の第３層金属配線パターンが細ってし
まい、配線の断線や配線の信頼性の低下といった問題を
生じてしまい好ましくない。
従って、この発明の目的はパッド間でのレジスト解像不
良が生じず、レジスト解像不良に伴う金属膜残渣がウェ
ハ面とか製造装置を汚染しない半導体集積回路装置を提
供することである。
良が生じず、レジスト解像不良に伴う金属膜残渣がウェ
ハ面とか製造装置を汚染しない半導体集積回路装置を提
供することである。
この発明に係る半導体集積回路装置は、下層の導電膜が
、上層の絶縁膜に形成された開口部を介して上層の金属
膜と接続されるパッド端部において、絶縁膜の開口位置
を上下層の絶縁膜で互いにずらして、３層以上の導電膜
もしくは金属膜が絶縁膜を間にはさんで重なり合う事が
な、いようにして、段差を小さく抑えた構造としたもの
である。
、上層の絶縁膜に形成された開口部を介して上層の金属
膜と接続されるパッド端部において、絶縁膜の開口位置
を上下層の絶縁膜で互いにずらして、３層以上の導電膜
もしくは金属膜が絶縁膜を間にはさんで重なり合う事が
な、いようにして、段差を小さく抑えた構造としたもの
である。
本発明においては、上述のような構造としたので、パッ
ド端部での段差が小さく抑えられ、パッドとパッドの間
におけるレジストの解像不良がなくなり、レジスト解像
不良によって生じるエツチング残渣によるウェハ面の汚
染がなくなる。
ド端部での段差が小さく抑えられ、パッドとパッドの間
におけるレジストの解像不良がなくなり、レジスト解像
不良によって生じるエツチング残渣によるウェハ面の汚
染がなくなる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体集積回路装置のパ
ッド端部の断面を示したものである。図において、半導
体基板１上の第１層絶縁膜２上に第１層導電膜３が形成
され、第１Ｎ導電膜３はその上層に形成された第２層絶
縁膜４の開口部４ａを介してさらに上層の第１層金属膜
（第１の金属配線層）５と接合される。この時、第１層
金属膜５は、第２層絶縁膜４の開口部４ａを覆う構造で
あればよく、第１図に示した様な第１層導電膜３を覆う
構造である必要は必ずしもない。
図はこの発明の一実施例による半導体集積回路装置のパ
ッド端部の断面を示したものである。図において、半導
体基板１上の第１層絶縁膜２上に第１層導電膜３が形成
され、第１Ｎ導電膜３はその上層に形成された第２層絶
縁膜４の開口部４ａを介してさらに上層の第１層金属膜
（第１の金属配線層）５と接合される。この時、第１層
金属膜５は、第２層絶縁膜４の開口部４ａを覆う構造で
あればよく、第１図に示した様な第１層導電膜３を覆う
構造である必要は必ずしもない。
次に、第１層金属膜５上の第３層絶縁膜（第１の絶縁膜
）６に形成される開口部６ａは、第２層絶縁膜４に形成
された開口部４ａよりも小さく、かつ、開口位置が互い
に重ならない様に左右にずらして形成される。続いて第
２層金属膜（第２の金属配線層）７が第３層絶縁膜６に
形成された開口部６ａを覆う様に形成される。ただし、
第２層金属膜７と第２層絶縁膜４とは互いに上下に重な
り合わない様な構造とする。即ち、第２層金属膜７は第
３層絶縁膜６に形成された開口部６ａを介して第１層金
属膜５と接続し、かつ、第３層金属膜６の開口部６ａを
覆い、かつ、第２層絶縁１１！４とは上下に重ならない
構造となる。したがって、この時、パッド端部での段差
（第１図中のＡ−Ａ’点での段差）は従来例と比べて第
２層絶縁膜４の膜厚だけ小さくなる。これによって、そ
の上層の第３層金属膜９の写真製版が容易となる。
）６に形成される開口部６ａは、第２層絶縁膜４に形成
された開口部４ａよりも小さく、かつ、開口位置が互い
に重ならない様に左右にずらして形成される。続いて第
２層金属膜（第２の金属配線層）７が第３層絶縁膜６に
形成された開口部６ａを覆う様に形成される。ただし、
第２層金属膜７と第２層絶縁膜４とは互いに上下に重な
り合わない様な構造とする。即ち、第２層金属膜７は第
３層絶縁膜６に形成された開口部６ａを介して第１層金
属膜５と接続し、かつ、第３層金属膜６の開口部６ａを
覆い、かつ、第２層絶縁１１！４とは上下に重ならない
構造となる。したがって、この時、パッド端部での段差
（第１図中のＡ−Ａ’点での段差）は従来例と比べて第
２層絶縁膜４の膜厚だけ小さくなる。これによって、そ
の上層の第３層金属膜９の写真製版が容易となる。
即ち、パッド端部での段差が低減され、かつ、段差が平
坦化された結果、パッドとパッドの間におけるレジスト
のたまりが抑制され、レジスト解像不良が回避される。
坦化された結果、パッドとパッドの間におけるレジスト
のたまりが抑制され、レジスト解像不良が回避される。
次に、第２層金属膜７上の第４層絶縁膜（第２の絶縁膜
）８に形成された開口部８ａを覆う様に第３７ｉ！金属
膜９が形成される。この場合においても、第４層絶縁膜
８の開口部８ａは第３層絶縁膜６の開口部６ａよりも小
さく、かつ、開口位置が互いに重ならない様に形成され
る。さらに、第３層金属膜（第３の金属配線層）９は第
４層絶縁膜８の開口部８ａを介して第２層金属膜７と接
続されて開口部８ａを覆うとともに、第３層絶縁膜６と
は互いに上下に重ならない構造とする。これによって、
第１図中のＡ−Ａ’点での段差は従来例と比べて、第２
層金属膜７の膜厚分に加えて第３層金属膜９の膜厚分も
段差が抑えられることになる。
）８に形成された開口部８ａを覆う様に第３７ｉ！金属
膜９が形成される。この場合においても、第４層絶縁膜
８の開口部８ａは第３層絶縁膜６の開口部６ａよりも小
さく、かつ、開口位置が互いに重ならない様に形成され
る。さらに、第３層金属膜（第３の金属配線層）９は第
４層絶縁膜８の開口部８ａを介して第２層金属膜７と接
続されて開口部８ａを覆うとともに、第３層絶縁膜６と
は互いに上下に重ならない構造とする。これによって、
第１図中のＡ−Ａ’点での段差は従来例と比べて、第２
層金属膜７の膜厚分に加えて第３層金属膜９の膜厚分も
段差が抑えられることになる。
このように、本実施例によれば、３Ｍ配線構造の層間絶
縁膜の開口位置が互いにずれるように、かつ、眉間絶縁
膜の開口径が上方の絶縁膜の方が小さくなるように形成
したので、少なくとも層間絶縁膜の膜厚分だけ段差を小
さくでき、例えば従来、３．５〜４．０ ミクロンあっ
た段差を２．５〜３．０ξクロンに縮小できる。
縁膜の開口位置が互いにずれるように、かつ、眉間絶縁
膜の開口径が上方の絶縁膜の方が小さくなるように形成
したので、少なくとも層間絶縁膜の膜厚分だけ段差を小
さくでき、例えば従来、３．５〜４．０ ミクロンあっ
た段差を２．５〜３．０ξクロンに縮小できる。
また、同時にパッドの縁部の急峻さを緩和でき、これに
よってもパッドとパッドの間におけるレジストのたまり
が抑制され、レジスト解像不良が回避できる。
よってもパッドとパッドの間におけるレジストのたまり
が抑制され、レジスト解像不良が回避できる。
なお、上記実施例では３層配線構造の半導体集積回路装
置に本発明を適用した場合を示したが、この発明はこれ
に限られるものでなく、４層以上の配線構造の半導体集
積回路装置に本発明を適用してもよく、上記実施例と同
様の効果を実現する。
置に本発明を適用した場合を示したが、この発明はこれ
に限られるものでなく、４層以上の配線構造の半導体集
積回路装置に本発明を適用してもよく、上記実施例と同
様の効果を実現する。
またパッド部以外の部分でもその段差が問題となる箇所
に適用できることは言うまでもない。
に適用できることは言うまでもない。
さらに、上記実施例では第１層金属膜の下に第１層導電
膜を形成するようにしたものを示したが、この第１Ｊ！
導電膜は必ずしも形成する必要はなく、第１層導電膜を
形成しない場合でも、上記実施例と同様の効果を奏する
ことは言うまでもない。
膜を形成するようにしたものを示したが、この第１Ｊ！
導電膜は必ずしも形成する必要はなく、第１層導電膜を
形成しない場合でも、上記実施例と同様の効果を奏する
ことは言うまでもない。
以上のように、この発明によれば、３層以上の金属配線
層によって構成された外部電極接続パッドを有する半導
体集積回路装置において、パッド端部において絶縁膜の
開口位置を上下層の絶縁膜で互いにずらして、第２層金
属膜が第１Ｎ絶縁膜と互いに上下に重ならない構造とし
たので、バ・ンド端部での段差が小さく平滑化され、パ
・シト間でのレジストの解像が容易となり、レジスト解
像不良に伴うエツチング残渣の発生が回避できる。した
がって、エツチング残渣によるパターン欠陥や製造装置
の汚染という従来の問題点が解消される。
層によって構成された外部電極接続パッドを有する半導
体集積回路装置において、パッド端部において絶縁膜の
開口位置を上下層の絶縁膜で互いにずらして、第２層金
属膜が第１Ｎ絶縁膜と互いに上下に重ならない構造とし
たので、バ・ンド端部での段差が小さく平滑化され、パ
・シト間でのレジストの解像が容易となり、レジスト解
像不良に伴うエツチング残渣の発生が回避できる。した
がって、エツチング残渣によるパターン欠陥や製造装置
の汚染という従来の問題点が解消される。
第１図はこの発明の一実施例に係る半導体集積回路装置
の断面図、第２図はウェハ上に形成された半導体集積回
路装置を示す平面図、第３図は半導体集積回路における
外部電極持続パッドの並びを示す平面図、第４図は従来
の半導体集積回路の断面図である。 図において、ｌは半導体基板、２は第１層絶縁膜、３は
第１層導電膜、４は第２Ｎ絶縁膜、５は第１Ｍ金属膜、
６は第３層絶縁膜、７は第２層金属膜、８は第４層絶縁
膜、９は第３）ｔｌ！金属膜、４ａ、６ａ、８ａは開口
部である。 なお図中同一符号は同−又は相当部分を示す。
の断面図、第２図はウェハ上に形成された半導体集積回
路装置を示す平面図、第３図は半導体集積回路における
外部電極持続パッドの並びを示す平面図、第４図は従来
の半導体集積回路の断面図である。 図において、ｌは半導体基板、２は第１層絶縁膜、３は
第１層導電膜、４は第２Ｎ絶縁膜、５は第１Ｍ金属膜、
６は第３層絶縁膜、７は第２層金属膜、８は第４層絶縁
膜、９は第３）ｔｌ！金属膜、４ａ、６ａ、８ａは開口
部である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板上に素子を形成して成る半導体集積回
路装置において、 外部電極接続パッドが少なくとも３層以上の金属配線層
によって構成され、 かつ、外部電極接続パッドを構成する第１の金属配線層
はその上層の第１の絶縁膜に設けられた開口部において
第２の金属配線層と接続されており、 上記第２の金属配線層はその上層に形成される第２の絶
縁膜に設けられた開口部において第３の金属配線層と接
続されており、 かつ、上記第１の絶縁膜と上記第３の金属配線層とが互
いに上下に重なり合わないように構成した事を特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28715589A JPH03148144A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28715589A JPH03148144A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148144A true JPH03148144A (ja) | 1991-06-24 |
Family
ID=17713789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28715589A Pending JPH03148144A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148144A (ja) |
-
1989
- 1989-11-02 JP JP28715589A patent/JPH03148144A/ja active Pending
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