JP3243913B2 - 半導体装置のダミーパッド構造 - Google Patents
半導体装置のダミーパッド構造Info
- Publication number
- JP3243913B2 JP3243913B2 JP30118293A JP30118293A JP3243913B2 JP 3243913 B2 JP3243913 B2 JP 3243913B2 JP 30118293 A JP30118293 A JP 30118293A JP 30118293 A JP30118293 A JP 30118293A JP 3243913 B2 JP3243913 B2 JP 3243913B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- pattern
- dummy pad
- dummy
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
チップをワイヤボンディングするときのアライメント用
ダミーパッド構造に関するものである。
チップをワイヤボンディングするときのアライメント用
ダミーパッド構造に関するものである。
【０００２】
【従来の技術】半導体装置を製造する場合、半導体基板
（ウエハ）上にトランジスタやダイオード等のＩＣ素子
やＬＳＩ回路を形成したチップが多数格子状に形成され
る。各チップは回路形成後、トランジスタ特性やコンタ
クト抵抗その他必要に応じて各種特性や回路機能がチェ
ックされる。このような機能チェックのための計測用電
極となるダミーパッドが各チップの所定位置（例えば矩
形チップの４隅）に設けられる。
（ウエハ）上にトランジスタやダイオード等のＩＣ素子
やＬＳＩ回路を形成したチップが多数格子状に形成され
る。各チップは回路形成後、トランジスタ特性やコンタ
クト抵抗その他必要に応じて各種特性や回路機能がチェ
ックされる。このような機能チェックのための計測用電
極となるダミーパッドが各チップの所定位置（例えば矩
形チップの４隅）に設けられる。
【０００３】各チップはチェック後スクライブされ個々
に分離されてリードフレームに搭載され、各リードにワ
イヤボンディングされる。このワイヤボンディング工程
において、各チップに形成されたダミーパッドがアライ
メント用のマークとして用いられ、光を照射してその反
射光を検出することにより位置合わせが行われる。
に分離されてリードフレームに搭載され、各リードにワ
イヤボンディングされる。このワイヤボンディング工程
において、各チップに形成されたダミーパッドがアライ
メント用のマークとして用いられ、光を照射してその反
射光を検出することにより位置合わせが行われる。
【０００４】一方、ＬＳＩ等の配線パターンとしてアル
ミニウムの多層配線構造が用いられている。この多層配
線構造は、例えばアルミニウム層をスパッタにより基板
上に形成して第１層パターンを形成し、この上に例えば
ＣＶＤにより層間絶縁膜を形成し、この層間絶縁膜上に
スパッタによりアルミニウムの第２層パターンを形成
し、さらにその上に層間絶縁膜を形成し、以後これらの
工程を所定の層数だけ繰り返して多層配線構造を形成し
ている。前述のダミーパッドは、所定位置の各アルミニ
ウム配線パターン間の層間膜をマスクを用いたフォトリ
ソグラフィ工程により除去し上下の各配線パターンを電
気的に接続させて形成される。このような多層配線構造
において、近年トランジスタのコンタクトホールのカバ
リッジを向上させるために第１層（基板面に接触する
層）の配線パターンを５００℃以上の高温でアルミニウ
ムをスパッタリングする高温アルミニウム多層配線プロ
セスが用いられている。
ミニウムの多層配線構造が用いられている。この多層配
線構造は、例えばアルミニウム層をスパッタにより基板
上に形成して第１層パターンを形成し、この上に例えば
ＣＶＤにより層間絶縁膜を形成し、この層間絶縁膜上に
スパッタによりアルミニウムの第２層パターンを形成
し、さらにその上に層間絶縁膜を形成し、以後これらの
工程を所定の層数だけ繰り返して多層配線構造を形成し
ている。前述のダミーパッドは、所定位置の各アルミニ
ウム配線パターン間の層間膜をマスクを用いたフォトリ
ソグラフィ工程により除去し上下の各配線パターンを電
気的に接続させて形成される。このような多層配線構造
において、近年トランジスタのコンタクトホールのカバ
リッジを向上させるために第１層（基板面に接触する
層）の配線パターンを５００℃以上の高温でアルミニウ
ムをスパッタリングする高温アルミニウム多層配線プロ
セスが用いられている。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来の高温アルミニウム多層配線プロセスを用いた場合、
高温でスパッタされたアルミニウム表面が荒れて凹凸状
態となり平坦面とならない。この荒れた表面凹凸が上層
の配線パターンに伝搬し最上層の配線パターン表面（パ
ッド表面）が同じように荒れた表面状態となる。
来の高温アルミニウム多層配線プロセスを用いた場合、
高温でスパッタされたアルミニウム表面が荒れて凹凸状
態となり平坦面とならない。この荒れた表面凹凸が上層
の配線パターンに伝搬し最上層の配線パターン表面（パ
ッド表面）が同じように荒れた表面状態となる。
【０００６】図３は、このような従来の高温アルミニウ
ム多層配線プロセスを用いたダミーパッド部分の断面図
である。半導体基板１０上に第１層配線パターン１が形
成され、その上に第２、第３層の配線パターン２，３が
積層される。４，５は絶縁膜からなる層間膜、６はオー
バーコート膜である。このような積層構造を形成する場
合、まず基板１０上に第１層配線パターン１を形成し、
次にその上面全体を覆って第１の層間膜４を形成する。
この層間膜４上にレジストを塗布しマスクを用いてダミ
ーパッド部を穴明けしエッチングにより層間膜４に開口
部を形成する。レジスト除去後、第２層配線パターン２
をアルミニウムのスパッタにより形成し、次に第１の層
間膜４と同様に第２の層間膜５を形成しダミーパッド部
に開口部を形成する。続いて、同様にして第３層配線パ
ターン３およびオーバーコート膜６を形成する。
ム多層配線プロセスを用いたダミーパッド部分の断面図
である。半導体基板１０上に第１層配線パターン１が形
成され、その上に第２、第３層の配線パターン２，３が
積層される。４，５は絶縁膜からなる層間膜、６はオー
バーコート膜である。このような積層構造を形成する場
合、まず基板１０上に第１層配線パターン１を形成し、
次にその上面全体を覆って第１の層間膜４を形成する。
この層間膜４上にレジストを塗布しマスクを用いてダミ
ーパッド部を穴明けしエッチングにより層間膜４に開口
部を形成する。レジスト除去後、第２層配線パターン２
をアルミニウムのスパッタにより形成し、次に第１の層
間膜４と同様に第２の層間膜５を形成しダミーパッド部
に開口部を形成する。続いて、同様にして第３層配線パ
ターン３およびオーバーコート膜６を形成する。
【０００７】しかしながら、このような従来の多層配線
構造においては、第１層のアルミニウム配線パターン１
の表面凹凸がそのまま第２層および第３層のアルミニウ
ム配線パターン２，３の表面に伝搬して最上層の第３層
配線パターン３の表面が凹凸面となって平坦面が得られ
ない。
構造においては、第１層のアルミニウム配線パターン１
の表面凹凸がそのまま第２層および第３層のアルミニウ
ム配線パターン２，３の表面に伝搬して最上層の第３層
配線パターン３の表面が凹凸面となって平坦面が得られ
ない。
【０００８】このようにダミーパッド電極表面が荒れて
いると、このダミーパッドをアライメントの基準マーク
として用いる場合に、アライメント用の光を照射すると
アルミニウム電極表面で反射光が散乱し検出光量の低下
により周囲の層間膜とのコントラストが低下してアライ
メントが困難となったりあるいはアライメント精度が低
下し信頼性の高い位置合わせができないという問題があ
った。
いると、このダミーパッドをアライメントの基準マーク
として用いる場合に、アライメント用の光を照射すると
アルミニウム電極表面で反射光が散乱し検出光量の低下
により周囲の層間膜とのコントラストが低下してアライ
メントが困難となったりあるいはアライメント精度が低
下し信頼性の高い位置合わせができないという問題があ
った。
【０００９】本発明は上記従来技術の欠点に鑑みなされ
たものであって、高温アルミニウム多層配線プロセスを
用いた半導体装置のダミーパッド構造において、パッド
表面を平坦化してこのダミーパッドをアライメント用の
基準として用いた場合に信頼性の高い位置合わせができ
るダミーパッド構造の提供を目的とする。
たものであって、高温アルミニウム多層配線プロセスを
用いた半導体装置のダミーパッド構造において、パッド
表面を平坦化してこのダミーパッドをアライメント用の
基準として用いた場合に信頼性の高い位置合わせができ
るダミーパッド構造の提供を目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明にかかる半導体装置のダミーパッド構造は、
少なくとも２層の金属層からなるアライメント用のダミ
ーパッド構造において、上記金属層間に下層金属層の表
面凹凸を吸収する平坦化膜パターンを形成したことを特
徴としている。
め、本発明にかかる半導体装置のダミーパッド構造は、
少なくとも２層の金属層からなるアライメント用のダミ
ーパッド構造において、上記金属層間に下層金属層の表
面凹凸を吸収する平坦化膜パターンを形成したことを特
徴としている。
【００１１】好ましい実施例においては、前記平坦化膜
パターンは、最上層とその下側の金属層との間に設けら
れたことを特徴としている。
パターンは、最上層とその下側の金属層との間に設けら
れたことを特徴としている。
【００１２】さらに好ましい実施例においては、前記各
金属層表面の外周縁部分は層間絶縁膜で覆われ、前記平
坦化膜パターンはこの層間絶縁膜と同じ絶縁膜のリソグ
ラフィー処理により形成されたことを特徴としている。
金属層表面の外周縁部分は層間絶縁膜で覆われ、前記平
坦化膜パターンはこの層間絶縁膜と同じ絶縁膜のリソグ
ラフィー処理により形成されたことを特徴としている。
【００１３】
【作用】ダミーパッド電極を構成する金属層間に設けた
平坦化膜パターンにより下側の金属層表面の凹凸が吸収
され上側の金属層への伝搬が防止されるため、上側の金
属層表面が平坦化する。
平坦化膜パターンにより下側の金属層表面の凹凸が吸収
され上側の金属層への伝搬が防止されるため、上側の金
属層表面が平坦化する。
【００１４】
【実施例】図１は本発明の実施例に係る半導体装置のダ
ミーパッド構造の断面図である。半導体基板１０上に第
１層配線パターン１が形成され、その上に第２、第３層
の配線パターン２，３が積層される。４，５は絶縁膜か
らなる層間膜、６はオーバーコート膜である。第２層配
線パターン２と第３層配線パターン３との間（即ち、第
２層配線パターン２の上面）には第２の層間膜５と同じ
絶縁材により、第２層配線パターン２の表面凹凸を吸収
して第３層表面への影響を防止するためのダミーパター
ン７が形成される。各ダミーパターン７間には第２層お
よび第３層の配線パターン同士を電気的に接続するため
の導通部８が設けられる。
ミーパッド構造の断面図である。半導体基板１０上に第
１層配線パターン１が形成され、その上に第２、第３層
の配線パターン２，３が積層される。４，５は絶縁膜か
らなる層間膜、６はオーバーコート膜である。第２層配
線パターン２と第３層配線パターン３との間（即ち、第
２層配線パターン２の上面）には第２の層間膜５と同じ
絶縁材により、第２層配線パターン２の表面凹凸を吸収
して第３層表面への影響を防止するためのダミーパター
ン７が形成される。各ダミーパターン７間には第２層お
よび第３層の配線パターン同士を電気的に接続するため
の導通部８が設けられる。
【００１５】このような積層構造を形成する場合、まず
基板１０上にアルミニウムの高温スパッタリングにより
第１層配線パターン１を形成し、次にその上面全体を覆
ってＣＶＤにより例えばＳｉＯ2等の絶縁材からなる第
１の層間膜４を形成する。この層間膜４上にレジストを
塗布しマスクを用いてダミーパッド部を穴明けしエッチ
ングにより層間膜４に開口部を形成する。レジスト除去
後、第２層配線パターン２をアルミニウムのスパッタに
より形成する。これにより、このダミーパターン部にお
いて第１層と第２層の配線パターン１，２同志が接合し
電気的に接続される。
基板１０上にアルミニウムの高温スパッタリングにより
第１層配線パターン１を形成し、次にその上面全体を覆
ってＣＶＤにより例えばＳｉＯ2等の絶縁材からなる第
１の層間膜４を形成する。この層間膜４上にレジストを
塗布しマスクを用いてダミーパッド部を穴明けしエッチ
ングにより層間膜４に開口部を形成する。レジスト除去
後、第２層配線パターン２をアルミニウムのスパッタに
より形成する。これにより、このダミーパターン部にお
いて第１層と第２層の配線パターン１，２同志が接合し
電気的に接続される。
【００１６】次にこの第２層配線パターン２上に第１の
層間膜４と同様にして第２の層間絶縁膜５を形成する。
次に、この層間膜５上にレジストを塗布しマスクを用い
てダミーパッド部に穴明けしエッチングにより層間膜５
に開口部を形成する。このフォトリソグラフィ工程にお
いて同時にダミーパターン７を形成する。このとき、マ
スクとして、図２に示すようなマスク９を用いる。この
マスク９の遮蔽部１１に対応する位置のレジストが除去
され層間膜５がエッチングにより除去される。これによ
り第２層の配線パターン２上に第３層配線パターン３と
の導通部８が形成される。一方、マスク９の開口部（光
透過部）１２に対応する位置のレジストは残り層間膜５
は除去されずダミーパターン７として第２の配線パター
ン２上に残る。このようにして、第２層配線パターン２
と第３層配線パターン３との間にダミーパターン７が形
成される。
層間膜４と同様にして第２の層間絶縁膜５を形成する。
次に、この層間膜５上にレジストを塗布しマスクを用い
てダミーパッド部に穴明けしエッチングにより層間膜５
に開口部を形成する。このフォトリソグラフィ工程にお
いて同時にダミーパターン７を形成する。このとき、マ
スクとして、図２に示すようなマスク９を用いる。この
マスク９の遮蔽部１１に対応する位置のレジストが除去
され層間膜５がエッチングにより除去される。これによ
り第２層の配線パターン２上に第３層配線パターン３と
の導通部８が形成される。一方、マスク９の開口部（光
透過部）１２に対応する位置のレジストは残り層間膜５
は除去されずダミーパターン７として第２の配線パター
ン２上に残る。このようにして、第２層配線パターン２
と第３層配線パターン３との間にダミーパターン７が形
成される。
【００１７】次にこのダミーパターン７を介して第３層
の配線パターン３をアルミニウムのスパッタにより積層
する。続いて、この第３層配線パターン３上にオーバー
コート膜６を形成し、フォトリソグラフィ工程によりこ
のオーバーコート膜６に開口部を形成して図示したよう
な積層構造のダミーパッド電極を完成させる。
の配線パターン３をアルミニウムのスパッタにより積層
する。続いて、この第３層配線パターン３上にオーバー
コート膜６を形成し、フォトリソグラフィ工程によりこ
のオーバーコート膜６に開口部を形成して図示したよう
な積層構造のダミーパッド電極を完成させる。
【００１８】以上のようにして形成されたダミーパッド
は、最上層の第３層とその下の第２層の配線パターン
２，３間にダミーパターン７が形成されているため、第
２層配線パターン２の表面凹凸が吸収され第３層配線パ
ターン３に伝搬することが防止され、第３層配線パター
ン３の表面の平坦化が図られる。
は、最上層の第３層とその下の第２層の配線パターン
２，３間にダミーパターン７が形成されているため、第
２層配線パターン２の表面凹凸が吸収され第３層配線パ
ターン３に伝搬することが防止され、第３層配線パター
ン３の表面の平坦化が図られる。
【００１９】このようなダミーパッドはＬＳＩ等を形成
した半導体チップの４隅に設けられ、チップのワイヤボ
ンディング工程においてアライメントの基準マークとし
て用いられる。
した半導体チップの４隅に設けられ、チップのワイヤボ
ンディング工程においてアライメントの基準マークとし
て用いられる。
【００２０】
【発明の効果】以上説明したように、本発明において
は、ダミーパッドを構成する複数層のアルミニウム電極
配線パターン間にダミーパターンを設けているため、下
層の表面凹凸が吸収され上層に伝搬することが防止され
最上層アルミニウム電極配線パターン表面の平坦化が図
られる。これにより、このダミーパッドを次工程のワイ
ヤボンディング時のアライメントの基準マークとして用
いた場合、アルミニウム電極表面とその周辺部の層間膜
表面との間の反射光のコントラストが大きくなり、ダミ
ーパッドの検出精度が向上し、信頼性の高いアライメン
トが達成され高精度のワイヤボンディングが達成され
る。
は、ダミーパッドを構成する複数層のアルミニウム電極
配線パターン間にダミーパターンを設けているため、下
層の表面凹凸が吸収され上層に伝搬することが防止され
最上層アルミニウム電極配線パターン表面の平坦化が図
られる。これにより、このダミーパッドを次工程のワイ
ヤボンディング時のアライメントの基準マークとして用
いた場合、アルミニウム電極表面とその周辺部の層間膜
表面との間の反射光のコントラストが大きくなり、ダミ
ーパッドの検出精度が向上し、信頼性の高いアライメン
トが達成され高精度のワイヤボンディングが達成され
る。
【００２１】また、このようなダミーパターンは層間膜
形成と同じ工程で形成されるため、工程数の増加を来す
ことはない。なお、ダミーパターンは図２に示した形状
に限定されず、マスク９の遮蔽部１１（層間膜除去部）
の形状は矩形、多角形その他任意であり、またその数や
配列も任意である。
形成と同じ工程で形成されるため、工程数の増加を来す
ことはない。なお、ダミーパターンは図２に示した形状
に限定されず、マスク９の遮蔽部１１（層間膜除去部）
の形状は矩形、多角形その他任意であり、またその数や
配列も任意である。
【図１】 本発明の実施例に係るダミーパターンを有す
るアライメント用ダミーパッドの断面構成図である。
るアライメント用ダミーパッドの断面構成図である。
【図２】 図１のダミーパターンを形成するためのマス
クの平面図である。
クの平面図である。
【図３】 従来のダミーパッドの断面構成図である。
１：高温スパッタにより形成した第１層のアルミニウム
配線パターン ２：第２層のアルミニウム配線パターン ３：第３層のアルミニウム配線パターン ４：第１の層間膜 ５：第２の層間膜 ６：オーバーコート膜 ７：平坦化用のダミーパターン ８：導通部 ９：ダミーパターンを形成するためのマスク １０：半導体基板 １１：マスクの遮蔽部 １２：マスクの光透過部
配線パターン ２：第２層のアルミニウム配線パターン ３：第３層のアルミニウム配線パターン ４：第１の層間膜 ５：第２の層間膜 ６：オーバーコート膜 ７：平坦化用のダミーパターン ８：導通部 ９：ダミーパターンを形成するためのマスク １０：半導体基板 １１：マスクの遮蔽部 １２：マスクの光透過部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−222944（ＪＰ，Ａ) 特開 平３−153042（ＪＰ，Ａ) 特開 平３−377424（ＪＰ，Ａ) 特開 平５−243319（ＪＰ，Ａ) 特開 平７−74204（ＪＰ，Ａ) 実開 昭57−41653（ＪＰ，Ｕ) 実開 昭63−118235（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 21/3205
Claims (3)
- 【請求項１】 少なくとも２層の金属層からなるアライ
メント用のダミーパッド構造において、上記金属層間に
下層金属層の表面凹凸を吸収する平坦化膜パターンを形
成したことを特徴とする半導体装置のダミーパッド構
造。 - 【請求項２】 前記平坦化膜パターンは、最上層とその
下側の金属層との間に設けられたことを特徴とする請求
項１に記載の半導体装置のダミーパッド構造。 - 【請求項３】 前記各金属層表面の外周縁部分は層間絶
縁膜で覆われ、前記平坦化膜パターンはこの層間絶縁膜
と同じ絶縁膜のリソグラフィー処理により形成されたこ
とを特徴とする請求項１または２に記載の半導体装置の
ダミーパッド構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30118293A JP3243913B2 (ja) | 1993-11-04 | 1993-11-04 | 半導体装置のダミーパッド構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30118293A JP3243913B2 (ja) | 1993-11-04 | 1993-11-04 | 半導体装置のダミーパッド構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130787A JPH07130787A (ja) | 1995-05-19 |
| JP3243913B2 true JP3243913B2 (ja) | 2002-01-07 |
Family
ID=17893773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30118293A Expired - Fee Related JP3243913B2 (ja) | 1993-11-04 | 1993-11-04 | 半導体装置のダミーパッド構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243913B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390044B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 패드 패턴 형성 방법 |
| JP2013171928A (ja) * | 2012-02-20 | 2013-09-02 | Tdk Corp | 多層端子電極および電子部品 |
| JP6667618B2 (ja) | 2016-04-13 | 2020-03-18 | オリンパス株式会社 | 半導体装置および半導体装置の製造方法 |
-
1993
- 1993-11-04 JP JP30118293A patent/JP3243913B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130787A (ja) | 1995-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7285867B2 (en) | Wiring structure on semiconductor substrate and method of fabricating the same | |
| US6570243B1 (en) | Dummy interconnects for suppressing thermally generated stress cracks | |
| US8115315B2 (en) | Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same | |
| JP4504515B2 (ja) | 半導体装置及びその製造方法 | |
| US20030032276A1 (en) | Method of fabricating a wafer level package | |
| JP2002231753A (ja) | 半導体素子のボンディングパッド及びその製造方法 | |
| JPS6248892B2 (ja) | ||
| JP3243913B2 (ja) | 半導体装置のダミーパッド構造 | |
| JPH08111587A (ja) | 配線板構造及びその製造方法並びに半導体装置 | |
| KR100577308B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP2541028Y2 (ja) | 半導体装置 | |
| JP3173488B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| KR20060097442A (ko) | 그루브들을 갖는 본딩패드 및 그 제조방법 | |
| JP2002026064A (ja) | 半導体素子のボンディングパッド構造体及びその製造方法 | |
| JPH0677315A (ja) | 半導体装置 | |
| JP3915670B2 (ja) | 半導体装置およびその製造方法 | |
| JP3410651B2 (ja) | 半導体装置及びその製造方法 | |
| JP4274715B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6180836A (ja) | 多層配線を有する半導体装置 | |
| JPH10294363A (ja) | 半導体集積回路 | |
| KR0155837B1 (ko) | 반도체 장치의 패드 및 그 제조방법 | |
| JP2580324B2 (ja) | 半導体装置 | |
| JPH0794548A (ja) | 半導体装置及びその製造方法 | |
| JPH06208994A (ja) | 半導体装置およびその製造方法 | |
| JPH03136351A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20091026 |
|
| LAPS | Cancellation because of no payment of annual fees |