JP3173488B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Description
【０００１】
【発明の属する分野】本発明は、半導体集積回路装置、
特にワイヤレスボンディング工程におけるフリップチッ
プ接続用電極パッドとその電極パッド近傍の表面保護膜
構造に関するものである。
特にワイヤレスボンディング工程におけるフリップチッ
プ接続用電極パッドとその電極パッド近傍の表面保護膜
構造に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置に搭載される
素子数が増加するに伴い、係る半導体集積回路装置の入
出力用信号ピン数も増加している。また、電子機器の小
型化という点においては、実装面積を少なくした高密度
実装の電子機器が求められていることから、多数の信号
ピンを高密度で実装できるフリップチップ接続による実
装方法が注目されている。このフリップチップ接続方法
が提案されたのは古く、International BusinessMachin
e Corporationによって、その解説記事がSemiconductor
World増刊 サーフェイスマウントテクノロジー（1993
年冬号）等に紹介されている。
素子数が増加するに伴い、係る半導体集積回路装置の入
出力用信号ピン数も増加している。また、電子機器の小
型化という点においては、実装面積を少なくした高密度
実装の電子機器が求められていることから、多数の信号
ピンを高密度で実装できるフリップチップ接続による実
装方法が注目されている。このフリップチップ接続方法
が提案されたのは古く、International BusinessMachin
e Corporationによって、その解説記事がSemiconductor
World増刊 サーフェイスマウントテクノロジー（1993
年冬号）等に紹介されている。
【０００３】フリップチップ接続に用いるハンダバンプ
電極の形成方法の一例を図面を参照して以下に説明す
る。図１０はＬＳＩチップＡの電極面の平面図であり、
シリコン基板１上にパッド電極２がアレイ状に配設され
ている。この図１０における１つのパッド電極２を取り
出したものが図１１であり、また図１１に記載されたＢ
−Ｂ’線における断面図が図１２である。この図１２に
示されるように、ＬＳＩチップＡはシリコン基板１上
に、第１の層間絶縁膜４が形成され、係る第１の層間絶
縁膜４上に第２の層間絶縁膜６が形成されている。第１
層配線５は前記第１の層間絶縁膜４と接した態様で第１
の層間絶縁膜４と第２の層間絶縁膜６とに挟まれて形成
されている。第２層配線７は前記第２の層間絶縁膜６上
に設けられており、その第２の層間絶縁膜６と第２層配
線７との表面を覆う態様で第３の層間絶縁膜８が形成さ
れているが、係る第３の層間絶縁膜８は第２層配線７の
表面の一部で分断されている。第３の層間絶縁膜８上に
は表面保護膜９が形成されており、前記第３の層間絶縁
膜８が分断されている箇所、すなわち、第２層配線７上
と前記表面保護膜９の側面とを覆う態様でバリアメタル
１０が円環状に形成されている。また、係るバリアメタ
ル１０上には、パッド電極２が前記バリアメタル１０に
対して所定の厚さを有して設けられている。
電極の形成方法の一例を図面を参照して以下に説明す
る。図１０はＬＳＩチップＡの電極面の平面図であり、
シリコン基板１上にパッド電極２がアレイ状に配設され
ている。この図１０における１つのパッド電極２を取り
出したものが図１１であり、また図１１に記載されたＢ
−Ｂ’線における断面図が図１２である。この図１２に
示されるように、ＬＳＩチップＡはシリコン基板１上
に、第１の層間絶縁膜４が形成され、係る第１の層間絶
縁膜４上に第２の層間絶縁膜６が形成されている。第１
層配線５は前記第１の層間絶縁膜４と接した態様で第１
の層間絶縁膜４と第２の層間絶縁膜６とに挟まれて形成
されている。第２層配線７は前記第２の層間絶縁膜６上
に設けられており、その第２の層間絶縁膜６と第２層配
線７との表面を覆う態様で第３の層間絶縁膜８が形成さ
れているが、係る第３の層間絶縁膜８は第２層配線７の
表面の一部で分断されている。第３の層間絶縁膜８上に
は表面保護膜９が形成されており、前記第３の層間絶縁
膜８が分断されている箇所、すなわち、第２層配線７上
と前記表面保護膜９の側面とを覆う態様でバリアメタル
１０が円環状に形成されている。また、係るバリアメタ
ル１０上には、パッド電極２が前記バリアメタル１０に
対して所定の厚さを有して設けられている。
【０００４】以上に説明した各層間絶縁膜は、各配線を
導電体として独立させて機能させるために設けられてお
り、ＬＳＩチップＡの作成工程におけるリソグラフィー
技術を簡便に行うために各層間絶縁膜上に各配線が設置
される。また、前記表面保護膜９の膜厚を十分に設定し
なければＬＳＩチップＡ内部を外部の熱などによる影響
から保護しなければならないことから、前記パッド電極
２もそれに伴って十分な厚さを設定する必要を有する。
導電体として独立させて機能させるために設けられてお
り、ＬＳＩチップＡの作成工程におけるリソグラフィー
技術を簡便に行うために各層間絶縁膜上に各配線が設置
される。また、前記表面保護膜９の膜厚を十分に設定し
なければＬＳＩチップＡ内部を外部の熱などによる影響
から保護しなければならないことから、前記パッド電極
２もそれに伴って十分な厚さを設定する必要を有する。
【０００５】次に、図１０に示されるパッド電極２の形
成方法を以下に説明する。図１３ａにおいて、シリコン
基板１上にトランジスタ素子（図示せず）を形成した
後、第１の層間絶縁膜４を形成する。次に、第１の層間
絶縁膜４上に第１層配線５をパターニングした後、第２
の層間絶縁膜６、第２層配線７を同様に形成する。この
とき、第２層配線７はＣｕを含有するＡｌ合金である。
また、その膜厚は約１μｍであり、第２層配線７により
形成されるパッドのサイズは約２００μｍである。
成方法を以下に説明する。図１３ａにおいて、シリコン
基板１上にトランジスタ素子（図示せず）を形成した
後、第１の層間絶縁膜４を形成する。次に、第１の層間
絶縁膜４上に第１層配線５をパターニングした後、第２
の層間絶縁膜６、第２層配線７を同様に形成する。この
とき、第２層配線７はＣｕを含有するＡｌ合金である。
また、その膜厚は約１μｍであり、第２層配線７により
形成されるパッドのサイズは約２００μｍである。
【０００６】次に、図１４ｂに示すように第２層配線７
を保護する第３の層間絶縁膜８及び表面保護膜９を形成
する。このとき、第３の層間絶縁膜８は酸化膜と窒化膜
の２層構造を成しており、その膜厚は各々約０．１μ
ｍ、約１μｍである。また、従来、前記表面保護膜９に
はポリイミド樹脂が使用されており、耐熱性に富むこの
樹脂は膜形成における欠陥が少なく、形成膜の膜厚を比
較的自由に設定することができ、平坦性に優れていると
いう特徴があるためである。
を保護する第３の層間絶縁膜８及び表面保護膜９を形成
する。このとき、第３の層間絶縁膜８は酸化膜と窒化膜
の２層構造を成しており、その膜厚は各々約０．１μ
ｍ、約１μｍである。また、従来、前記表面保護膜９に
はポリイミド樹脂が使用されており、耐熱性に富むこの
樹脂は膜形成における欠陥が少なく、形成膜の膜厚を比
較的自由に設定することができ、平坦性に優れていると
いう特徴があるためである。
【０００７】感光性ポリイミド樹脂からなる表面保護膜
９を、フォトリソグラフィー工程にて露光、現像したも
のを図１４ａに示す。この工程からさらに、表面保護膜
９自身をフォトマスクとして、第３の層間絶縁膜８をＲ
ＩＥ法により第２層配線７を露出させ、バリアメタル１
０を形成し、連続してその後に、Ｃｕを材料とするパッ
ド電極２を１０μｍの厚さで形成する。その図が図１４
ｂである。ここで、バリアメタル材料とは半田（ＰｂＳ
ｎ）からＬＳＩチップＡ側のＡｌ配線へＰｂ、Ｓｎが拡
散することで、Ａｌ配線の信頼性を低下させるのを防ぐ
高融点金属であり、主にＰｄ、Ｎｉ、ＣｒＣｕ、Ｔｉ
Ｗ、Ｔｉ等が用いられる。
９を、フォトリソグラフィー工程にて露光、現像したも
のを図１４ａに示す。この工程からさらに、表面保護膜
９自身をフォトマスクとして、第３の層間絶縁膜８をＲ
ＩＥ法により第２層配線７を露出させ、バリアメタル１
０を形成し、連続してその後に、Ｃｕを材料とするパッ
ド電極２を１０μｍの厚さで形成する。その図が図１４
ｂである。ここで、バリアメタル材料とは半田（ＰｂＳ
ｎ）からＬＳＩチップＡ側のＡｌ配線へＰｂ、Ｓｎが拡
散することで、Ａｌ配線の信頼性を低下させるのを防ぐ
高融点金属であり、主にＰｄ、Ｎｉ、ＣｒＣｕ、Ｔｉ
Ｗ、Ｔｉ等が用いられる。
【０００８】次に、図１５に示すようにカバースルーホ
ール１１を覆うようにフォトレジスト１２を形成し、こ
のフォトレジスト１２をマスクとしてバリアメタル１
０、パッド電極２のエッチングを行い、図１２に示され
る構造が得られる。
ール１１を覆うようにフォトレジスト１２を形成し、こ
のフォトレジスト１２をマスクとしてバリアメタル１
０、パッド電極２のエッチングを行い、図１２に示され
る構造が得られる。
【０００９】ワイヤレスボンディング工程におけるフリ
ップチップ法は図１６に示されるように、ＬＳＩチップ
Ａを裏返しにし、半田ボール１８をカバースルーホール
１１に載置し、接続するべきリードフレーム（図示せ
ず）に対しリフローさせることによって接続されてその
工程を完了する。
ップチップ法は図１６に示されるように、ＬＳＩチップ
Ａを裏返しにし、半田ボール１８をカバースルーホール
１１に載置し、接続するべきリードフレーム（図示せ
ず）に対しリフローさせることによって接続されてその
工程を完了する。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
この半導体集積回路の実装工程においては次のような問
題があった。一般に、プリント基板等と接続するリード
フレーム（図示せず）とＬＳＩチップとは前記半田ボー
ル１８を介して繋がっている。半導体集積回路装置のお
かれる環境下に前記リフロー作業などの温度変化が生じ
ると、ＬＳＩチップとプリント基板等との熱膨張係数が
異なるために熱起因の応力が発生し、半田ボールに亀裂
が生じることがあった。
この半導体集積回路の実装工程においては次のような問
題があった。一般に、プリント基板等と接続するリード
フレーム（図示せず）とＬＳＩチップとは前記半田ボー
ル１８を介して繋がっている。半導体集積回路装置のお
かれる環境下に前記リフロー作業などの温度変化が生じ
ると、ＬＳＩチップとプリント基板等との熱膨張係数が
異なるために熱起因の応力が発生し、半田ボールに亀裂
が生じることがあった。
【００１１】この熱起因による応力を緩和するために、
ＬＳＩチップとプリント基板等との間に樹脂を注入する
ことがよく知られている。しかし、係る樹脂注入により
半田ボールの亀裂は防止できるが、熱起因による応力自
身が消失する訳ではなく、熱起因による応力はＬＳＩチ
ップの内部に多大な悪影響を与える。具体的には、熱起
因による応力は半田ボールを介してＬＳＩチップへ働
き、表面保護膜に亀裂を生じさせるという問題が挙げら
れる。係る亀裂の発生により、表面保護膜自体が本来の
役目を果たさず、結果として半導体集積回路装置の信頼
性を低下させるという問題を生じていた。
ＬＳＩチップとプリント基板等との間に樹脂を注入する
ことがよく知られている。しかし、係る樹脂注入により
半田ボールの亀裂は防止できるが、熱起因による応力自
身が消失する訳ではなく、熱起因による応力はＬＳＩチ
ップの内部に多大な悪影響を与える。具体的には、熱起
因による応力は半田ボールを介してＬＳＩチップへ働
き、表面保護膜に亀裂を生じさせるという問題が挙げら
れる。係る亀裂の発生により、表面保護膜自体が本来の
役目を果たさず、結果として半導体集積回路装置の信頼
性を低下させるという問題を生じていた。
【００１２】本発明に係る半導体集積回路装置は、以上
の従来技術における問題に鑑みてなされたものであり、
リフロー作業に起因する熱ストレスによって生じる亀裂
を防止する表面保護膜の構造を提供することが目的であ
る。
の従来技術における問題に鑑みてなされたものであり、
リフロー作業に起因する熱ストレスによって生じる亀裂
を防止する表面保護膜の構造を提供することが目的であ
る。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に提供する本願第一の発明に係る半導体集積回路装置
は、カバースルーホールの外周囲近傍に熱放射部が設け
られていることを特徴とする。
に提供する本願第一の発明に係る半導体集積回路装置
は、カバースルーホールの外周囲近傍に熱放射部が設け
られていることを特徴とする。
【００１４】カバースルーホールの外周囲近傍が熱放射
機能を有する形状に形成されていることにより、ＬＳＩ
チップをプリント基板等と接続する際に起因する熱スト
レスの影響を表面保護膜において緩和させ、半導体素子
にまでその影響を至らしめることを防ぐことができる。
機能を有する形状に形成されていることにより、ＬＳＩ
チップをプリント基板等と接続する際に起因する熱スト
レスの影響を表面保護膜において緩和させ、半導体素子
にまでその影響を至らしめることを防ぐことができる。
【００１５】前記課題を解決するために提供する本願第
二の発明に係る半導体集積回路装置は、前記熱放射部は
孔が形成されてなることを特徴とする。
二の発明に係る半導体集積回路装置は、前記熱放射部は
孔が形成されてなることを特徴とする。
【００１６】前記熱放射部に孔が形成されてなることに
より、前記熱放射機能を孔が形成する表面積の大きさで
高めることができる。
より、前記熱放射機能を孔が形成する表面積の大きさで
高めることができる。
【００１７】前記課題を解決するために提供する本願第
三の発明に係る半導体集積回路装置は、前記孔が表面保
護膜内に形成されていることを特徴とする。
三の発明に係る半導体集積回路装置は、前記孔が表面保
護膜内に形成されていることを特徴とする。
【００１８】前記孔が表面保護膜内に形成されているこ
とにより、半導体内部素子に熱による応力の影響を与え
ることなく、前記孔が形成する表面積を最大限に生かす
ことができる。
とにより、半導体内部素子に熱による応力の影響を与え
ることなく、前記孔が形成する表面積を最大限に生かす
ことができる。
【００１９】前記課題を解決するために提供する本願第
四の発明に係る半導体集積回路装置は、前記孔が円環状
に形成されていることを特徴とする。
四の発明に係る半導体集積回路装置は、前記孔が円環状
に形成されていることを特徴とする。
【００２０】前記孔が円環状に形成されていることによ
り、熱による応力を均一に分散させることが可能とな
り、表面保護膜内における前記孔の形成分布に起因する
熱放射の歪みなどが生じない。
り、熱による応力を均一に分散させることが可能とな
り、表面保護膜内における前記孔の形成分布に起因する
熱放射の歪みなどが生じない。
【００２１】前記課題を解決するために提供する本願第
五の発明に係る半導体集積回路装置は、前記孔が多重の
円環状に形成されていることを特徴とする。
五の発明に係る半導体集積回路装置は、前記孔が多重の
円環状に形成されていることを特徴とする。
【００２２】前記孔が多重の円環状に形成されているこ
とにより、さらに均一な熱放射機能を実現することが可
能となる。
とにより、さらに均一な熱放射機能を実現することが可
能となる。
【００２３】前記課題を解決するために提供する本願第
六の発明に係る半導体集積回路装置は、前記熱放射部は
溝が形成されてなることを特徴とする。
六の発明に係る半導体集積回路装置は、前記熱放射部は
溝が形成されてなることを特徴とする。
【００２４】前記カバースルーホールの外周囲に溝が形
成されていることにより、表面保護膜及び半導体内部素
子に係る熱による応力を効果的に緩和することが可能で
ある。
成されていることにより、表面保護膜及び半導体内部素
子に係る熱による応力を効果的に緩和することが可能で
ある。
【００２５】前記課題を解決するために提供する本願第
七の発明に係る半導体集積回路装置は、前記溝が表面保
護膜内に形成されていることを特徴とする。
七の発明に係る半導体集積回路装置は、前記溝が表面保
護膜内に形成されていることを特徴とする。
【００２６】前記溝が表面保護膜内に形成されているこ
とにより、半導体内部素子に熱による応力の影響を与え
ることなく、前記溝が形成する表面積を最大限に生かす
ことができる。
とにより、半導体内部素子に熱による応力の影響を与え
ることなく、前記溝が形成する表面積を最大限に生かす
ことができる。
【００２７】前記課題を解決するために提供する本願第
八の発明に係る半導体集積回路装置は、前記溝が円環状
に形成されていることを特徴とする。
八の発明に係る半導体集積回路装置は、前記溝が円環状
に形成されていることを特徴とする。
【００２８】前記溝が円環状に形成されていることによ
り、熱による応力を均一に分散させることが可能とな
る。
り、熱による応力を均一に分散させることが可能とな
る。
【００２９】前記課題を解決するために提供する本願第
九の発明に係る半導体集積回路装置は、前記溝が多重の
円環状に形成されていることを特徴とする。
九の発明に係る半導体集積回路装置は、前記溝が多重の
円環状に形成されていることを特徴とする。
【００３０】前記溝が多重の円環状に形成されているこ
とにより、さらに均一な熱放射機能を実現することが可
能となる。
とにより、さらに均一な熱放射機能を実現することが可
能となる。
【００３１】前記課題を解決するために提供する本願第
十の発明に係る半導体集積回路装置の製造方法は、パッ
ド電極上に表面保護膜を形成し、係る表面保護膜にカバ
ースルーホールを形成する半導体集積回路装置の製造方
法において、前記表面保護膜に、感光性樹脂の解像度以
下のサイズのパターンを用いて溝を形成することを特徴
とする。
十の発明に係る半導体集積回路装置の製造方法は、パッ
ド電極上に表面保護膜を形成し、係る表面保護膜にカバ
ースルーホールを形成する半導体集積回路装置の製造方
法において、前記表面保護膜に、感光性樹脂の解像度以
下のサイズのパターンを用いて溝を形成することを特徴
とする。
【００３２】前記表面保護膜に、感光性樹脂の解像度以
下のサイズのパターンを用いて溝を形成することによ
り、複雑な構造又は、余分な工程を経ることなく熱放射
機能を有する表面保護膜を形成することが可能となる。
下のサイズのパターンを用いて溝を形成することによ
り、複雑な構造又は、余分な工程を経ることなく熱放射
機能を有する表面保護膜を形成することが可能となる。
【００３３】前記課題を解決するために提供する本願第
十一の発明に係る半導体集積回路装置の製造方法は、前
記表面保護膜に、感光性樹脂の解像度以下のサイズのパ
ターンを用いて孔を形成することを特徴とする。
十一の発明に係る半導体集積回路装置の製造方法は、前
記表面保護膜に、感光性樹脂の解像度以下のサイズのパ
ターンを用いて孔を形成することを特徴とする。
【００３４】前記表面保護膜に、感光性樹脂の解像度以
下のサイズのパターンを用いて孔を形成することによ
り、強度を保ちつつ、十分な熱放射機能を有する表面保
護膜を形成することが可能となる。
下のサイズのパターンを用いて孔を形成することによ
り、強度を保ちつつ、十分な熱放射機能を有する表面保
護膜を形成することが可能となる。
【００３５】
【発明の実施の形態】以下に、本発明に係る半導体集積
回路装置及びその製造方法の一実施の形態を図面を参照
しながら説明する。図１は、本発明に係る半導体集積回
路装置における、パッド電極２の周囲に溝１３を形成し
たときのＬＳＩチップＡの電極面の平面図である。ＬＳ
ＩチップＡはシリコン基板１上に各層にわたって半導体
素子（図示せず）が形成されてなり、図１に示すよう
に、係るＬＳＩチップＡ表面にはパッド電極２がアレイ
状に配設され、その周囲には溝１３が形成されている。
さらに、係るパッド電極２付近の拡大図である図２に示
されるように、溝１３は個々のパッド電極２の外周を取
り囲むように形成されている。
回路装置及びその製造方法の一実施の形態を図面を参照
しながら説明する。図１は、本発明に係る半導体集積回
路装置における、パッド電極２の周囲に溝１３を形成し
たときのＬＳＩチップＡの電極面の平面図である。ＬＳ
ＩチップＡはシリコン基板１上に各層にわたって半導体
素子（図示せず）が形成されてなり、図１に示すよう
に、係るＬＳＩチップＡ表面にはパッド電極２がアレイ
状に配設され、その周囲には溝１３が形成されている。
さらに、係るパッド電極２付近の拡大図である図２に示
されるように、溝１３は個々のパッド電極２の外周を取
り囲むように形成されている。
【００３６】ここで、図２Ａ−Ａ’線断面図、すなわち
本発明に係る半導体集積回路装置の断面図を図３に示
す。図３に示されるように、シリコン基板１上に、第１
の層間絶縁膜４が形成され、係る第１の層間絶縁膜４上
に第２の層間絶縁膜６が形成されている。第１層配線５
は前記第１の層間絶縁膜４と接した態様で第１の層間絶
縁膜４と第２の層間絶縁膜６とに挟まれて形成されてい
る。第２層配線７は前記第２の層間絶縁膜６上に設けら
れており、その第２の層間絶縁膜６と第２層配線７との
表面を覆う態様で第３の層間絶縁膜８が形成されている
が、係る第３の層間絶縁膜８は第２層配線７の表面の一
部で分断されている。第３の層間絶縁膜８上には表面保
護膜９が形成されており、前記第３の層間絶縁膜８が分
断されている箇所、すなわち、第２層配線７上と前記表
面保護膜９の側面とを覆う態様でバリアメタル１０が円
柱状に形成されている。また、係るバリアメタル１０上
には、パッド電極２が前記バリアメタル１０に対して所
定の厚さを有して設けられている。さらに、前記表面保
護膜９には、前記パッド電極２を囲むように溝１３が設
けられ、係る溝１３の深さは前記表面保護膜９の底部に
達しない深さで設定されている。
本発明に係る半導体集積回路装置の断面図を図３に示
す。図３に示されるように、シリコン基板１上に、第１
の層間絶縁膜４が形成され、係る第１の層間絶縁膜４上
に第２の層間絶縁膜６が形成されている。第１層配線５
は前記第１の層間絶縁膜４と接した態様で第１の層間絶
縁膜４と第２の層間絶縁膜６とに挟まれて形成されてい
る。第２層配線７は前記第２の層間絶縁膜６上に設けら
れており、その第２の層間絶縁膜６と第２層配線７との
表面を覆う態様で第３の層間絶縁膜８が形成されている
が、係る第３の層間絶縁膜８は第２層配線７の表面の一
部で分断されている。第３の層間絶縁膜８上には表面保
護膜９が形成されており、前記第３の層間絶縁膜８が分
断されている箇所、すなわち、第２層配線７上と前記表
面保護膜９の側面とを覆う態様でバリアメタル１０が円
柱状に形成されている。また、係るバリアメタル１０上
には、パッド電極２が前記バリアメタル１０に対して所
定の厚さを有して設けられている。さらに、前記表面保
護膜９には、前記パッド電極２を囲むように溝１３が設
けられ、係る溝１３の深さは前記表面保護膜９の底部に
達しない深さで設定されている。
【００３７】以上に記載の溝１３が表面保護膜９に設け
られたことによって、表面保護膜９に係る熱の応力は前
記溝１３によって解消され、表面保護膜９に過度の応力
が掛かるのを防ぐことが可能となり、表面保護膜９の亀
裂を防止できることから、半導体集積回路装置の信頼性
の低下を防ぐことが可能となる。また、カバースルーホ
ール１１の開口後に、新たにフォトレジストを塗布して
エッチングを行うという溝１３形成のための余分な工程
を必要としないという利点がある。
られたことによって、表面保護膜９に係る熱の応力は前
記溝１３によって解消され、表面保護膜９に過度の応力
が掛かるのを防ぐことが可能となり、表面保護膜９の亀
裂を防止できることから、半導体集積回路装置の信頼性
の低下を防ぐことが可能となる。また、カバースルーホ
ール１１の開口後に、新たにフォトレジストを塗布して
エッチングを行うという溝１３形成のための余分な工程
を必要としないという利点がある。
【００３８】以上に記載されたＬＳＩチップ及び溝の形
成方法を図を参照にして以下に説明する。図４ａに示す
ように、シリコン基板１上にトランジスタ素子（図示せ
ず）を形成した後、第１の層間絶縁膜４を形成する。係
る第１の層間絶縁膜４の上に第１層配線５をパターニン
グし、第２の層間絶縁膜６及び第２層配線７を上記と同
様に形成する。ここで、第２層配線７はその上下をＴｉ
Ｎにより挟まれた構造を有するＣｕ含有のＡｌ合金であ
り、係る第２層配線７の膜厚は約１μｍである。また、
第２層配線７により形成されたアルミパッドのサイズは
約２００μｍである。
成方法を図を参照にして以下に説明する。図４ａに示す
ように、シリコン基板１上にトランジスタ素子（図示せ
ず）を形成した後、第１の層間絶縁膜４を形成する。係
る第１の層間絶縁膜４の上に第１層配線５をパターニン
グし、第２の層間絶縁膜６及び第２層配線７を上記と同
様に形成する。ここで、第２層配線７はその上下をＴｉ
Ｎにより挟まれた構造を有するＣｕ含有のＡｌ合金であ
り、係る第２層配線７の膜厚は約１μｍである。また、
第２層配線７により形成されたアルミパッドのサイズは
約２００μｍである。
【００３９】次に、図４ｂに示すように第２層配線７を
保護する第３の層間絶縁膜８及び表面保護膜９を形成す
る。本発明における半導体集積回路装置の実施例におい
ても、表面保護膜９は、感光基をもつ感光性ポリイミド
樹脂を用い、その塗布膜厚は約１０μｍとする。また、
第３の層間絶縁膜８は酸化膜と窒化膜との２層構造であ
り、その膜厚は各々約０．１μｍ、約１μｍである。
保護する第３の層間絶縁膜８及び表面保護膜９を形成す
る。本発明における半導体集積回路装置の実施例におい
ても、表面保護膜９は、感光基をもつ感光性ポリイミド
樹脂を用い、その塗布膜厚は約１０μｍとする。また、
第３の層間絶縁膜８は酸化膜と窒化膜との２層構造であ
り、その膜厚は各々約０．１μｍ、約１μｍである。
【００４０】次に、図５に示すように、石英基板１４の
表面にカバースルーホール１１及び溝１３とを形成する
パターンＡ１６，パターンＢ１７とを形成したＣｒマス
ク１５を通して、感光性ポリイミド樹脂からなる表面保
護膜９の露光を行う。このときのパターンＡ１６のサイ
ズは約１６０μｍとし、パターンＢ１７のサイズは、感
光性ポリイミド樹脂内に含まれる感光基が有する解像度
よりも小さいサイズであり、感光基の光化学反応が表面
保護膜９内部において終了することで前記溝１３は表面
保護膜９の底部まで到達しない深度で形成される。ここ
で、前記感光性樹脂の解像度は、前述のように感光性ポ
リイミド樹脂の膜厚を約１０μｍとしたため、溝１３に
必要な深さを約７μｍに設定し、約２μｍのパターン径
にて前記溝１３が形成できるように感光性ポリイミド樹
脂内に含まれる感光基の環や分子鎖の長さを調整するこ
とで解像度を調整する。また、本発明の実施の形態にお
いては、ポジ型の感光基を有する感光性ポリイミド樹脂
を例として挙げたが、ネガ型の感光基を有する感光性ポ
リイミド樹脂を用いても良い。
表面にカバースルーホール１１及び溝１３とを形成する
パターンＡ１６，パターンＢ１７とを形成したＣｒマス
ク１５を通して、感光性ポリイミド樹脂からなる表面保
護膜９の露光を行う。このときのパターンＡ１６のサイ
ズは約１６０μｍとし、パターンＢ１７のサイズは、感
光性ポリイミド樹脂内に含まれる感光基が有する解像度
よりも小さいサイズであり、感光基の光化学反応が表面
保護膜９内部において終了することで前記溝１３は表面
保護膜９の底部まで到達しない深度で形成される。ここ
で、前記感光性樹脂の解像度は、前述のように感光性ポ
リイミド樹脂の膜厚を約１０μｍとしたため、溝１３に
必要な深さを約７μｍに設定し、約２μｍのパターン径
にて前記溝１３が形成できるように感光性ポリイミド樹
脂内に含まれる感光基の環や分子鎖の長さを調整するこ
とで解像度を調整する。また、本発明の実施の形態にお
いては、ポジ型の感光基を有する感光性ポリイミド樹脂
を例として挙げたが、ネガ型の感光基を有する感光性ポ
リイミド樹脂を用いても良い。
【００４１】次に、図６に示されるように、前述の露光
工程完了時点での表面保護膜９の形状をマスクとして第
３の層間絶縁膜８をＲＩＥ法により除去し、第２層配線
７の露出を行う。さらに、前工程で露出された第２層配
線７と表面保護膜９の側面とを覆う態様でバリアメタル
１０，パッド電極２とを連続して形成し、フォトリソグ
ラフィ技術によるパターニングを行うことで、前述の図
３に示す構造を得る。このバリアメタル１０の材料とし
ては、Ｐｄ、Ｎｉ、ＣｒＣｕ、ＴｉＷ、Ｔｉ等が提案さ
れているが、本発明の実施の形態においては従来の配線
技術にしばしば用いられているＴｉＷを使用し、その膜
厚を約０．２μｍとした。また、パッド電極２はＣｕと
し、その膜厚を約６μｍとした。その後、図７に示され
るように、フリップチップ法によって、半導体チップを
裏返しにし、半田ボール１８をカバースルーホール１１
に載置し、接続するべきリードフレーム（図示せず）に
対しリフローさせることによって接続されてその工程を
完了する。
工程完了時点での表面保護膜９の形状をマスクとして第
３の層間絶縁膜８をＲＩＥ法により除去し、第２層配線
７の露出を行う。さらに、前工程で露出された第２層配
線７と表面保護膜９の側面とを覆う態様でバリアメタル
１０，パッド電極２とを連続して形成し、フォトリソグ
ラフィ技術によるパターニングを行うことで、前述の図
３に示す構造を得る。このバリアメタル１０の材料とし
ては、Ｐｄ、Ｎｉ、ＣｒＣｕ、ＴｉＷ、Ｔｉ等が提案さ
れているが、本発明の実施の形態においては従来の配線
技術にしばしば用いられているＴｉＷを使用し、その膜
厚を約０．２μｍとした。また、パッド電極２はＣｕと
し、その膜厚を約６μｍとした。その後、図７に示され
るように、フリップチップ法によって、半導体チップを
裏返しにし、半田ボール１８をカバースルーホール１１
に載置し、接続するべきリードフレーム（図示せず）に
対しリフローさせることによって接続されてその工程を
完了する。
【００４２】また、パッド電極２周囲に配設された溝１
３の形成に用いるパターンＢ１７を感光性ポリイミド樹
脂の有する解像度以下のサイズとなるように、感光基の
調整を行うことにより、パターンＢ１７による感光性ポ
リイミド樹脂の光反応が感光性ポリイミド樹脂内で止ま
り、溝１３の深度は係る感光性ポリイミド樹脂の深度以
内で形成される。この方法により、感光性ポリイミド樹
脂の途中で、溝１３を止まらせるために、表面保護膜９
内にエッチングストッパー用の膜を挟んだサンドイッチ
構造を構成しなければならないといった工程上の煩雑さ
がなくなる。
３の形成に用いるパターンＢ１７を感光性ポリイミド樹
脂の有する解像度以下のサイズとなるように、感光基の
調整を行うことにより、パターンＢ１７による感光性ポ
リイミド樹脂の光反応が感光性ポリイミド樹脂内で止ま
り、溝１３の深度は係る感光性ポリイミド樹脂の深度以
内で形成される。この方法により、感光性ポリイミド樹
脂の途中で、溝１３を止まらせるために、表面保護膜９
内にエッチングストッパー用の膜を挟んだサンドイッチ
構造を構成しなければならないといった工程上の煩雑さ
がなくなる。
【００４３】尚、図８に示すように、表面保護膜９に溝
１３を多重に形成することによって、熱による応力緩和
効果がさらに高まるといった効果を奏する。また、図９
ａに示すように、表面保護膜９に溝１３を孔３の群に置
換した構成とすることによって、表面保護膜９の強度を
保ちつつ、熱による応力緩和の効果を十分に奏する。
１３を多重に形成することによって、熱による応力緩和
効果がさらに高まるといった効果を奏する。また、図９
ａに示すように、表面保護膜９に溝１３を孔３の群に置
換した構成とすることによって、表面保護膜９の強度を
保ちつつ、熱による応力緩和の効果を十分に奏する。
【００４４】ここで、Ｃｒマスク１５を光が透過したと
ころで、係るＣｒマスク１５がネガであれば高分子の光
架橋反応、ポジであれば光分解反応が起こり、そのＣｒ
マスク１５により光が当たる箇所と当たらない箇所とを
分けることで前記溝１３を分断し、図９ａに示されるよ
うなパッド電極２外周を取り囲む態様で孔３を形成する
ことが可能である。また、表面保護膜内９に孔３を形成
し、その後、感光性樹脂の解像度を落とすことでマスク
パターン縁部で光の境界線が等しい軌跡、すなわちパタ
ーンの実効的な境界線であるエッジを不明瞭な形状にし
て前記孔３同士を連通させることによって溝１３を形成
させることも可能である。ここで、孔３を形成する方法
として、図５に示されたＣｒマスク１５がネガであれば
高分子の光架橋反応、ポジであれば光分解反応が起こる
ことを利用し、そのＣｒマスク１５により光が当たる箇
所と当たらない箇所とを任意に分けることで前記溝１３
を分断し、図９ａに示されるような孔３を表面保護膜９
に形成することが可能である。また、表面保護膜内９に
孔３を形成した後、感光性樹脂の解像度を落とすことで
マスクパターン縁部で光の境界線が等しい軌跡、すなわ
ちパターンの実効的な境界線であるエッジを不明瞭な形
状にして前記孔３同士を連通させることによって溝１３
を形成させることも可能である。さらに、図９ｂに示す
ように、前述の表面保護膜９に溝１３を多重に形成する
と同様、表面保護膜９に孔３を多重に形成することによ
り、表面保護膜９の強度を損なうことなく、リフロー作
業による熱を放射させる機能を十分に実現させることが
可能である。
ころで、係るＣｒマスク１５がネガであれば高分子の光
架橋反応、ポジであれば光分解反応が起こり、そのＣｒ
マスク１５により光が当たる箇所と当たらない箇所とを
分けることで前記溝１３を分断し、図９ａに示されるよ
うなパッド電極２外周を取り囲む態様で孔３を形成する
ことが可能である。また、表面保護膜内９に孔３を形成
し、その後、感光性樹脂の解像度を落とすことでマスク
パターン縁部で光の境界線が等しい軌跡、すなわちパタ
ーンの実効的な境界線であるエッジを不明瞭な形状にし
て前記孔３同士を連通させることによって溝１３を形成
させることも可能である。ここで、孔３を形成する方法
として、図５に示されたＣｒマスク１５がネガであれば
高分子の光架橋反応、ポジであれば光分解反応が起こる
ことを利用し、そのＣｒマスク１５により光が当たる箇
所と当たらない箇所とを任意に分けることで前記溝１３
を分断し、図９ａに示されるような孔３を表面保護膜９
に形成することが可能である。また、表面保護膜内９に
孔３を形成した後、感光性樹脂の解像度を落とすことで
マスクパターン縁部で光の境界線が等しい軌跡、すなわ
ちパターンの実効的な境界線であるエッジを不明瞭な形
状にして前記孔３同士を連通させることによって溝１３
を形成させることも可能である。さらに、図９ｂに示す
ように、前述の表面保護膜９に溝１３を多重に形成する
と同様、表面保護膜９に孔３を多重に形成することによ
り、表面保護膜９の強度を損なうことなく、リフロー作
業による熱を放射させる機能を十分に実現させることが
可能である。
【００４５】また、本発明に係る半導体集積回路装置
は、フリップチップ構造において説明したが、通常のモ
ールド封止パッケージやボールグリッドアレイ（ＢＧ
Ａ）に適用しても同様の効果が得られると考えられる。
は、フリップチップ構造において説明したが、通常のモ
ールド封止パッケージやボールグリッドアレイ（ＢＧ
Ａ）に適用しても同様の効果が得られると考えられる。
【００４６】
【発明の効果】以上に記載した様に、本発明に係る半導
体集積回路装置によれば、カバースルーホールを取り巻
くように表面保護膜内に孔又は溝を形成することで、半
田ボールを介して表面保護膜に掛かる熱による応力が前
記孔又は溝によって緩衝される。従って、表面保護膜の
亀裂を防止する高信頼性の半導体集積回路装置を提供す
ることが可能となる。また、前記溝の形成には、感光性
ポリイミド樹脂の解像度以下のパターンを用いることに
より、複雑な構造あるいは余分な工程を加えることな
く、半導体集積回路装置を提供することが可能となる。
体集積回路装置によれば、カバースルーホールを取り巻
くように表面保護膜内に孔又は溝を形成することで、半
田ボールを介して表面保護膜に掛かる熱による応力が前
記孔又は溝によって緩衝される。従って、表面保護膜の
亀裂を防止する高信頼性の半導体集積回路装置を提供す
ることが可能となる。また、前記溝の形成には、感光性
ポリイミド樹脂の解像度以下のパターンを用いることに
より、複雑な構造あるいは余分な工程を加えることな
く、半導体集積回路装置を提供することが可能となる。
【００４７】
【図１】本発明に係る半導体集積回路装置の一実施例に
おけるＬＳＩチップの平面図
おけるＬＳＩチップの平面図
【図２】図１におけるパッド電極付近を拡大した平面図
【図３】図２に記載されたＡ−Ａ’線における断面図
【図４】本発明に係る半導体集積回路装置の製造方法の
一例を工程順に示す断面図
一例を工程順に示す断面図
【図５】本発明に係る半導体集積回路装置の製造方法の
一例を工程順に示す断面図
一例を工程順に示す断面図
【図６】本発明に係る半導体集積回路装置の製造方法の
一例を工程順に示す断面図
一例を工程順に示す断面図
【図７】本発明に係る半導体集積回路装置の半田ボール
形成後の断面図
形成後の断面図
【図８】本発明に係る半導体集積回路装置の他の実施の
形態における、パッド電極付近の平面図
形態における、パッド電極付近の平面図
【図９】本発明に係る半導体集積回路装置の他の実施の
形態における、パッド電極付近の平面図
形態における、パッド電極付近の平面図
【図１０】従来技術におけるＬＳＩチップの平面図
【図１１】従来技術における、一つのパッド電極付近を
拡大した平面図
拡大した平面図
【図１２】図１１に記載されたＢ−Ｂ’線における断面
図
図
【図１３】従来技術における半導体集積回路装置の製造
工程図
工程図
【図１４】従来技術における半導体集積回路装置の製造
工程図
工程図
【図１５】従来技術における半導体集積回路装置の製造
工程図
工程図
【図１６】従来技術における、半田ボール形成後の半導
体集積回路装置の断面図
体集積回路装置の断面図
１．シリコン基板 ２．パッド電極 ３．孔 ４．第１の層間絶縁膜 ５．第１層配線 ６．第２の層間絶縁膜 ７．第２層配線 ８．第３の層間絶縁膜 ９．表面保護膜 １０．バリアメタル １１．カバースルーホール １２．フォトレジスト膜 １３．溝 １４．石英基板 １５．Ｃｒマスク １６．パターンＡ １７．パターンＢ １８．半田ボール Ａ．ＬＳＩチップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 21/3205
Claims (11)
- 【請求項１】パッド電極と、係るパッド電極を覆う表面
保護膜と、パッド電極上の前記表面保護膜に形成された
カバースルーホールとを有する半導体集積回路装置にお
いて、カバースルーホールの外周囲に熱放射部が設けら
れていることを特徴とする半導体集積回路装置。 - 【請求項２】前記熱放射部は孔が形成されてなることを
特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】前記孔が表面保護膜内に形成されているこ
とを特徴とする請求項２に記載の半導体集積回路装置。 - 【請求項４】前記孔が円環状に形成されていることを特
徴とする請求項２又は請求項３に記載の半導体集積回路
装置。 - 【請求項５】前記孔が多重の円環状に形成されているこ
とを特徴とする請求項４に記載の半導体集積回路装置。 - 【請求項６】前記熱放射部は溝が形成されてなることを
特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項７】前記溝が表面保護膜内に形成されているこ
とを特徴とする請求項６に記載の半導体集積回路装置。 - 【請求項８】前記溝が円環状に形成されていることを特
徴とする請求項６又は請求項７に記載の半導体集積回路
装置。 - 【請求項９】前記溝が多重の円環状に形成されているこ
とを特徴とする請求項８に記載の半導体集積回路装置。 - 【請求項１０】パッド電極上に表面保護膜を形成し、係
る表面保護膜にカバースルーホールを形成する半導体集
積回路装置の製造方法において、前記表面保護膜に、感
光性樹脂の解像度以下のサイズのパターンを用いて溝を
形成することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１１】前記表面保護膜に、感光性樹脂の解像度
以下のサイズのパターンを用いて孔を形成することを特
徴とする請求項１０に記載の半導体集積回路装置の製造
方法。
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1998
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|---|---|
| JP2000183108A (ja) | 2000-06-30 |
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