JPH02121333A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH02121333A JPH02121333A JP27294888A JP27294888A JPH02121333A JP H02121333 A JPH02121333 A JP H02121333A JP 27294888 A JP27294888 A JP 27294888A JP 27294888 A JP27294888 A JP 27294888A JP H02121333 A JPH02121333 A JP H02121333A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- polyimide
- active region
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims 3
- 229920001721 polyimide Polymers 0.000 claims abstract description 37
- 239000004642 Polyimide Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000002161 passivation Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000005553 drilling Methods 0.000 claims 1
- 239000009719 polyimide resin Substances 0.000 abstract description 4
- 230000008602 contraction Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 49
- 238000009413 insulation Methods 0.000 description 5
- 230000035939 shock Effects 0.000 description 4
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的1
(産業上の利用分野)
本発明は半導体装置に係り、特に半導体基板表面の能動
領域上にボンディングパッドが形成されている半導体装
置に関する。
領域上にボンディングパッドが形成されている半導体装
置に関する。
(従来の技術)
LSIでは、通常Si等の半導体基板表面にトランジス
タやダイオード等の能動素子領域を形成し、素子の電極
としてM配線を導出し、その終端をボンディングパッド
として能動領域上を避けたチップの周辺部に配列した構
造を有する。
タやダイオード等の能動素子領域を形成し、素子の電極
としてM配線を導出し、その終端をボンディングパッド
として能動領域上を避けたチップの周辺部に配列した構
造を有する。
最近の様に、LSIの微細化が進み、素子が高集積化し
てくると、ボンディングパッドのチップ上に占める面積
比が増大するため、チップ面積が大きくなり結果として
チップの価格増大につながることとなった。
てくると、ボンディングパッドのチップ上に占める面積
比が増大するため、チップ面積が大きくなり結果として
チップの価格増大につながることとなった。
そのためボンディングパッドをチップの周辺部に限らず
能動領域上の保護絶縁膜上を利用し、この上にボンディ
ングパッドを設けることが考えられてきた(特開昭52
−8785)この方法はLSIのパッシベーション膜上
に絶縁膜を設けこの絶縁膜上に金属配線を施し、ボンデ
ィングパッドを能動領域上に形成することでチップ面積
の縮小をはかろうとするものである。
能動領域上の保護絶縁膜上を利用し、この上にボンディ
ングパッドを設けることが考えられてきた(特開昭52
−8785)この方法はLSIのパッシベーション膜上
に絶縁膜を設けこの絶縁膜上に金属配線を施し、ボンデ
ィングパッドを能動領域上に形成することでチップ面積
の縮小をはかろうとするものである。
ところがこの方法においては、絶縁膜の材質としてS
O、S N 、PSG、等の無機材質2I34 を、スパッタリング又は気相成長法により形成しこれを
用いた場合は、ボンディング時の衝撃がそのまま能動領
域に伝達されるので、能動領域内の素子が破壊されてし
まう問題があり、絶縁膜としては、安定な樹脂であるポ
リイミドが望ましい。
O、S N 、PSG、等の無機材質2I34 を、スパッタリング又は気相成長法により形成しこれを
用いた場合は、ボンディング時の衝撃がそのまま能動領
域に伝達されるので、能動領域内の素子が破壊されてし
まう問題があり、絶縁膜としては、安定な樹脂であるポ
リイミドが望ましい。
またこの方法は能動領域上にボンディングパッドを設け
るため、絶縁膜厚が薄いと能動領域内のトランジスタや
ダイオードがボンディング時の衝撃により破壊されてし
まう問題があり、反対にパッシベーション膜上の絶縁膜
が厚い場合はコンタクトスルホール部を通してボンディ
ングパッドと能動領域を結線する配線が断線してしまう
と共に膜厚が厚い場合は衝撃を吸収しすぎてボンディン
グができないという2つの問題があった。
るため、絶縁膜厚が薄いと能動領域内のトランジスタや
ダイオードがボンディング時の衝撃により破壊されてし
まう問題があり、反対にパッシベーション膜上の絶縁膜
が厚い場合はコンタクトスルホール部を通してボンディ
ングパッドと能動領域を結線する配線が断線してしまう
と共に膜厚が厚い場合は衝撃を吸収しすぎてボンディン
グができないという2つの問題があった。
この様なポリイミド絶縁膜厚が厚い場合に生じる2つの
問題に対して、第1の断線が生じることについてはコン
タクトスルホール部にテーパ角をつけコンタクトスルホ
ール部での断線を防止する方法が考えられているが、こ
の方法はあくまでも絶縁膜厚が薄い場合に有効な方法で
あり、膜厚が厚い場合には有効な方法ではなかった。ま
た第2のボンディングできない問題については膜厚を薄
くすることが考えられるがこれについては薄くしすぎる
と能動素子が破壊されるという相反した聞届が生じてく
る。
問題に対して、第1の断線が生じることについてはコン
タクトスルホール部にテーパ角をつけコンタクトスルホ
ール部での断線を防止する方法が考えられているが、こ
の方法はあくまでも絶縁膜厚が薄い場合に有効な方法で
あり、膜厚が厚い場合には有効な方法ではなかった。ま
た第2のボンディングできない問題については膜厚を薄
くすることが考えられるがこれについては薄くしすぎる
と能動素子が破壊されるという相反した聞届が生じてく
る。
(発明が解決しようとする課題)
以上の様に能動領域上にボンディングパッドを形成する
場合、絶縁膜として無機材質を用いるとボンディング時
の衝撃が能動領域にそのまま伝達され能動素子が破壊さ
れてしまう問題があり、ポリイミド樹脂を用いればこの
問題は解決できるが、この場合、ボンディングパッドが
形成されるポリイミド絶縁膜の厚みが薄いとボンディン
グ時の衝撃により能動領域内の素子が破壊され、また反
対にこの絶縁膜厚が厚いとコンタクトスルホール部で能
動領域からボンディングパッドにつながる配線が断線し
てしまうと共にボンディングできないという問題があっ
た。
場合、絶縁膜として無機材質を用いるとボンディング時
の衝撃が能動領域にそのまま伝達され能動素子が破壊さ
れてしまう問題があり、ポリイミド樹脂を用いればこの
問題は解決できるが、この場合、ボンディングパッドが
形成されるポリイミド絶縁膜の厚みが薄いとボンディン
グ時の衝撃により能動領域内の素子が破壊され、また反
対にこの絶縁膜厚が厚いとコンタクトスルホール部で能
動領域からボンディングパッドにつながる配線が断線し
てしまうと共にボンディングできないという問題があっ
た。
本発明は以上の様な点を鑑みてなされたものであり、能
動領域上にボンディングパッドを信頼性よく形成し、か
つその能動領域上に形成されたボンディングパッドに対
してボンディングする際、ボンディングパッド下のトラ
ンジスタやダイオード等の素子を破壊することなしに半
導体装置を提供するものである。
動領域上にボンディングパッドを信頼性よく形成し、か
つその能動領域上に形成されたボンディングパッドに対
してボンディングする際、ボンディングパッド下のトラ
ンジスタやダイオード等の素子を破壊することなしに半
導体装置を提供するものである。
[発明の構成]
(課題を解決するための手段)
本発明は上記目的を達成するためのパッシベーション膜
上に形成する絶縁膜として、ポリイミド樹脂を用い、そ
の膜厚を1μm以上7μm以下とする様に形成したもの
である。
上に形成する絶縁膜として、ポリイミド樹脂を用い、そ
の膜厚を1μm以上7μm以下とする様に形成したもの
である。
(作用)
本発明の様にパッシベーション膜上に形成される絶縁膜
としてポリイミド樹脂を用い、さらにその膜厚を1μm
以上7μm以下とすればボンディング時の衝撃により能
動領域内に形成されているトランジスタやダイオード等
の素子を破壊することなしに能動領域上に形成されたボ
ンディングパッドに対してボンディングできる。
としてポリイミド樹脂を用い、さらにその膜厚を1μm
以上7μm以下とすればボンディング時の衝撃により能
動領域内に形成されているトランジスタやダイオード等
の素子を破壊することなしに能動領域上に形成されたボ
ンディングパッドに対してボンディングできる。
さらにポリイミド絶縁膜の膜厚を1μm以上7μm以下
とすればボンディングパッドから能動領域につながる配
線がコンタクトスルホール部で断線することなしに形成
することができると共に衝撃を吸収しすぎないでボンデ
ィングできるため信頼性ある半導体装置を形成すること
ができる。
とすればボンディングパッドから能動領域につながる配
線がコンタクトスルホール部で断線することなしに形成
することができると共に衝撃を吸収しすぎないでボンデ
ィングできるため信頼性ある半導体装置を形成すること
ができる。
(実施例)
第1図は本発明の一実施例を示す平面図である。
図において、81基板1表面上には周知の技術により、
トランジスタやダイオード等の能動領域2が形成されて
おりこの能動領域2につながる様にM配線4が配線され
回路が形成されており、そのM配線4上にはPSG膜5
がパッシベーション膜として覆われている。
トランジスタやダイオード等の能動領域2が形成されて
おりこの能動領域2につながる様にM配線4が配線され
回路が形成されており、そのM配線4上にはPSG膜5
がパッシベーション膜として覆われている。
次にこのPSG膜5上にポリイミド絶縁膜6を形成する
方法を以下に詳細に説明する。
方法を以下に詳細に説明する。
先ず、このPSG膜5上に例えばポリイミド絶縁膜6と
して感光性ポリイミドフォトニース(東し製)をスピン
コードする。このとき膜厚はポリイミドの収縮を考慮し
て若干厚めにスピンコードしておく。その後に露光し、
現像液として例えばポリイミド現像液DV505 (
東し製)を用い、現像し、所定部を穴明けすることでパ
ターンニングする。
して感光性ポリイミドフォトニース(東し製)をスピン
コードする。このとき膜厚はポリイミドの収縮を考慮し
て若干厚めにスピンコードしておく。その後に露光し、
現像液として例えばポリイミド現像液DV505 (
東し製)を用い、現像し、所定部を穴明けすることでパ
ターンニングする。
このとき、コンタクトスルホール8の断面にはその上に
形成されるM配線7が断切れを起こさせない様に熱処理
することでテーパ角をつけておく。
形成されるM配線7が断切れを起こさせない様に熱処理
することでテーパ角をつけておく。
さらにコンタクトスルホール8のパターンニングは前記
D V 505を用いるウェットエツチングで行うがコ
ンタクトスルホール部に残存した残渣除去の為にヒドラ
ジンに浸漬あるいはプラズマエツチングの少なくとも1
方法を併用しても良い。
D V 505を用いるウェットエツチングで行うがコ
ンタクトスルホール部に残存した残渣除去の為にヒドラ
ジンに浸漬あるいはプラズマエツチングの少なくとも1
方法を併用しても良い。
この様に形成されるポリイミド絶縁膜6はその最終工程
を経た後で1μm以上7μm以下となる様にする。
を経た後で1μm以上7μm以下となる様にする。
以上形成されたポリイミド絶縁、膜6上にコンタクトス
ルホール8を通し、前記M配線4とつながる様にE−g
an蒸着あるいはスパッタリングにより第2のAe12
線層7が能動領域2上に引き回わされる様に形成する。
ルホール8を通し、前記M配線4とつながる様にE−g
an蒸着あるいはスパッタリングにより第2のAe12
線層7が能動領域2上に引き回わされる様に形成する。
そしてこの第2のM配線7上にボンディングパッド部を
除いてPSG膜を形成する。このときポリイミド絶縁膜
6の膜厚が適切でない場合、即ち、膜厚が薄いとボンデ
ィング時に能動領域2を破壊し、また反対に膜厚が厚い
場合はコンタクトスルホール部で第2のM配線7が断線
を起こしてしまう。
除いてPSG膜を形成する。このときポリイミド絶縁膜
6の膜厚が適切でない場合、即ち、膜厚が薄いとボンデ
ィング時に能動領域2を破壊し、また反対に膜厚が厚い
場合はコンタクトスルホール部で第2のM配線7が断線
を起こしてしまう。
第2図<a)にポリイミド絶縁膜6と能動領域2上に形
成されている能動素子破壊数との関係を示す。この図に
おいて、ポリイミド絶縁膜6厚が1μm未満のときは素
子破壊数が急激に増加することが解る。
成されている能動素子破壊数との関係を示す。この図に
おいて、ポリイミド絶縁膜6厚が1μm未満のときは素
子破壊数が急激に増加することが解る。
第2図(b)にポリイミド絶縁膜6厚を断線コンタクト
スルホール数との関係を示す。この図において、ポリイ
ミド絶縁膜6厚が7μm以下のときはコンタクトスルホ
ール8で断線が生じないことが解る。
スルホール数との関係を示す。この図において、ポリイ
ミド絶縁膜6厚が7μm以下のときはコンタクトスルホ
ール8で断線が生じないことが解る。
第2図(C)にポリイミド絶縁膜6厚とボンディング強
度の関係を示す。この図において、ポリイミド絶縁71
!6厚が7μm以上であるとボンディング強度が所定の
値を得られないことが解る。
度の関係を示す。この図において、ポリイミド絶縁71
!6厚が7μm以上であるとボンディング強度が所定の
値を得られないことが解る。
以上のように、ポリイミド絶縁膜6の膜厚を1μm以上
7μm以下と制御することによりボンディング時の衝撃
による素子の破壊を無くすことができ、またコンタクト
スルホール8での断線も無くすことができると共に、高
いボンディング強度が得られる。
7μm以下と制御することによりボンディング時の衝撃
による素子の破壊を無くすことができ、またコンタクト
スルホール8での断線も無くすことができると共に、高
いボンディング強度が得られる。
尚、本発明は上記実施例に限定されるものではなく、例
えば感光性ポリイミドの代わりに非感光性ポリイミドを
用いても良いし、M配線7の代わりにT /N、/A
nからなる薄膜配線を用いても良いし、PSG膜の代わ
りに”’13N4を用いることも可能である。
えば感光性ポリイミドの代わりに非感光性ポリイミドを
用いても良いし、M配線7の代わりにT /N、/A
nからなる薄膜配線を用いても良いし、PSG膜の代わ
りに”’13N4を用いることも可能である。
さらに、本発明は必ずしもワイヤボンディングのみに限
定されるものではなく例えばフリップチップの際に用い
るバンプ形成を行う場合であっても良い。
定されるものではなく例えばフリップチップの際に用い
るバンプ形成を行う場合であっても良い。
[発明の効果]
本発明によれば能動領域上に形成されたボンディングパ
ッドを有するLSIに対して、ボンディング時の衝撃に
よる能動素子の破壊を防止することができ、またコンタ
クトスルホール部で配線の断切れなく接続することがで
き、さらに高いボンディング強度が得られる信頼性ある
半導体装置を提供することができる。
ッドを有するLSIに対して、ボンディング時の衝撃に
よる能動素子の破壊を防止することができ、またコンタ
クトスルホール部で配線の断切れなく接続することがで
き、さらに高いボンディング強度が得られる信頼性ある
半導体装置を提供することができる。
第1図は本発明に係る一実施例を説明する為の図、第2
図は各々絶縁膜6の膜厚と破壊素子数あるいは断線コン
タクトスルホール数あるいはボンディング強度の各々関
係を示した図である。 1・・・S 基板、 6・・・ポリイミド絶縁膜、2
・・・能動領域、 7・・・成配線、3・・・so、
g・・・コンタクトスルホール、4・・・M配
線、 9・・・ボンディングパッド、5・・・P
SG膜、 21・・・臨界強度曲線。
図は各々絶縁膜6の膜厚と破壊素子数あるいは断線コン
タクトスルホール数あるいはボンディング強度の各々関
係を示した図である。 1・・・S 基板、 6・・・ポリイミド絶縁膜、2
・・・能動領域、 7・・・成配線、3・・・so、
g・・・コンタクトスルホール、4・・・M配
線、 9・・・ボンディングパッド、5・・・P
SG膜、 21・・・臨界強度曲線。
Claims (4)
- (1)半導体基板表面の能動領域及びその上に形成され
る配線を覆う第1のパッシベーション膜上の少なくとも
1部分にポリイミド絶縁膜を形成し、さらに前記ポリイ
ミド絶縁膜上に、前記能動領域につながる配線を形成し
前記能動領域上にボンディングパッドを形成する半導体
装置において、前記ポリイミド絶縁膜の厚みが1μm〜
7μmであることを特徴とする半導体装置。 - (2)前記能動領域に形成されたボンディングパッド部
を除いて、前記ポリイミド絶縁膜上に第2のパッシベー
ション膜が形成されていることを特徴とする請求項1記
載の半導体装置。 - (3)半導体基板表面に能動領域を形成する工程と、前
記能動領域上につながる配線を形成する工程と、前記能
動領域及びその近傍上の配線層上に第1のパッシベーシ
ョン膜を形成する工程と、前記パッシベーション膜上に
1μm〜7μm以下の膜厚のポリイミド絶縁膜を形成す
る工程と、前記ポリイミド絶縁膜及びパッシベーション
膜の所定部を穴明けする工程と、前記絶縁膜上にボンデ
ィングパッドを形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - (4)前記ポリイミド絶縁膜の所定部に穴明けする際、
ウェットエッチング及びプラズマエッチングのうち少な
くとも1方法を備えたことを特徴とする請求項3記載の
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27294888A JPH02121333A (ja) | 1988-10-31 | 1988-10-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27294888A JPH02121333A (ja) | 1988-10-31 | 1988-10-31 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02121333A true JPH02121333A (ja) | 1990-05-09 |
Family
ID=17521007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27294888A Pending JPH02121333A (ja) | 1988-10-31 | 1988-10-31 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02121333A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5969424A (en) * | 1997-03-19 | 1999-10-19 | Fujitsu Limited | Semiconductor device with pad structure |
WO2004034465A1 (de) * | 2002-09-12 | 2004-04-22 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Halbleiter mit isolierschicht und verfahren zu dessen herstellung |
JP2006318987A (ja) * | 2005-05-10 | 2006-11-24 | Rohm Co Ltd | 半導体チップの電極構造およびその形成方法ならびに半導体チップ |
JP2009152617A (ja) * | 1996-06-28 | 2009-07-09 | Whitaker Corp:The | 寄生容量が減らされた半導体デバイス |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54107258A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
JPS5787145A (en) * | 1980-11-20 | 1982-05-31 | Seiko Epson Corp | Semiconductor device |
-
1988
- 1988-10-31 JP JP27294888A patent/JPH02121333A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54107258A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
JPS5787145A (en) * | 1980-11-20 | 1982-05-31 | Seiko Epson Corp | Semiconductor device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009152617A (ja) * | 1996-06-28 | 2009-07-09 | Whitaker Corp:The | 寄生容量が減らされた半導体デバイス |
US5969424A (en) * | 1997-03-19 | 1999-10-19 | Fujitsu Limited | Semiconductor device with pad structure |
US6232147B1 (en) | 1997-03-19 | 2001-05-15 | Fujitsu Limited | Method for manufacturing semiconductor device with pad structure |
WO2004034465A1 (de) * | 2002-09-12 | 2004-04-22 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Halbleiter mit isolierschicht und verfahren zu dessen herstellung |
JP2006318987A (ja) * | 2005-05-10 | 2006-11-24 | Rohm Co Ltd | 半導体チップの電極構造およびその形成方法ならびに半導体チップ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4723197A (en) | Bonding pad interconnection structure | |
KR100290193B1 (ko) | 반도체장치및그제조방법 | |
JP3287346B2 (ja) | 半導体装置 | |
US6630736B1 (en) | Light barrier for light sensitive semiconductor devices | |
US5707894A (en) | Bonding pad structure and method thereof | |
KR100432329B1 (ko) | 반도체장치및그제조방법 | |
US4841354A (en) | Electronic device with peripheral protective electrode | |
JPH01214141A (ja) | フリップチップ型半導体装置 | |
JP2001068495A (ja) | 半導体装置及びその製造方法 | |
JP2000216184A (ja) | 半導体装置およびその製造方法 | |
JP2000183090A (ja) | チップサイズパッケージ及びその製造方法 | |
JP2002093942A (ja) | 半導体装置およびその製造方法 | |
JP5361264B2 (ja) | 半導体装置 | |
US6020647A (en) | Composite metallization structures for improved post bonding reliability | |
JPS6248892B2 (ja) | ||
JPH02121333A (ja) | 半導体装置及びその製造方法 | |
US6459154B2 (en) | Bonding pad structure of a semiconductor device and method of fabricating the same | |
JP3173488B2 (ja) | 半導体集積回路装置及びその製造方法 | |
JPS5833705B2 (ja) | タソウハイセンオ ユウスルハンドウタイソウチ | |
JPH03136334A (ja) | 半導体集積回路上の外部電極構造 | |
JPH11204677A (ja) | 半導体装置およびその製造方法 | |
JP2001007113A (ja) | 半導体装置 | |
JPS63308924A (ja) | 半導体装置 | |
JP3038904B2 (ja) | 半導体集積回路 | |
KR100475734B1 (ko) | 와이어본딩충격에대한완충특성을갖는반도체장치의패드및그제조방법 |