JP2001007113A - 半導体装置 - Google Patents
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Abstract
基板まで達するのを防止できる半導体装置を提供する。 【解決手段】半導体基板11上には第1メタル配線16
が形成され、さらに前記半導体基板上11には、前記第
1メタル配線16と絶縁されてメタルパターン14が形
成されている。前記メタルパターン14上には、層間絶
縁膜13を介してメタルパターン14と対向するように
ボンディング用のパッド2が形成されている。
Description
し、特に多層配線を有する半導体装置に関するものであ
る。
は、通常、外部との接続を行うためのボンディングパッ
ドが設けられている。
ィングパッド部分の構造を示す断面図である。半導体基
板101上には絶縁膜110を介してポリシリコン膜1
02が形成され、このポリシリコン膜102上には層間
絶縁膜103を介してボンディングパッド104が形成
されている。このボンディングパッド104上には、パ
ッド部分が開口された絶縁膜105が形成されている。
101には、1層目のメタル配線106が形成されてい
る。このメタル配線106上には、層間絶縁膜103を
介して2層目のメタル配線107が形成されている。前
記メタル配線106とメタル配線107、メタル配線1
07とボンディングパッド104は、それぞれビヤ10
8、109にて接続されている。
部分には、ボンディング時の圧力、加熱、あるいは振動
により、クラックが発生することがある。そこで、この
クラックが半導体基板にまで及ぶのを防ぐために、パッ
ドの下にポリシリコン膜を設けたり、シリコン窒化膜を
設けたりしている。
リコン膜やシリコン窒化膜をボンディングパッドの下層
に設けた場合でも、クラックが半導体基板にまで及ぶこ
とがあり、ポリシリコン膜やシリコン窒化膜を設けるだ
けでは対策が不十分であるため、さらなる強化が必要と
されている。
たものであり、ボンディングパッド部分に発生するクラ
ックが基板まで達するのを防止できる半導体装置を提供
することを目的とする。
に、本発明に係る半導体装置は、半導体基板上に形成さ
れたフローティング状態にあるメタル層と、前記メタル
層上に、絶縁膜を介して前記メタル層と対向するように
形成されたボンディング用のパッドとを具備することを
特徴とする。
基板上に形成されたメタル配線と、前記半導体基板上
に、前記メタル配線と絶縁されて形成されたメタル層
と、前記メタル層上に、絶縁膜を介して前記メタル層と
対向するように形成されたボンディング用のパッドとを
具備することを特徴とする。
基板上に階層状に形成された多層のメタル配線と、前記
多層の配線層のうち、最上層の配線層に形成されたボン
ディング用のパッドと、前記半導体基板上に、前記多層
の配線層と絶縁されて前記パッドと対向するように形成
されたメタル層とを具備することを特徴とする。
実施の形態について説明する。
置の平面図である。
プ)1には、この半導体装置に形成された回路の端子で
ある外部接続用のパッド(以下ボンディングパッド)2
が形成されている。通常、この半導体装置はパッケージ
に収納され、ボンディングパッド2はパッケージに設け
られた外部リード端子にワイヤボンディングによって接
続される。
態の半導体装置におけるボンディングパッド部分の断面
構造について説明する。
装置におけるA−A線に沿った断面図である。
ポリシリコン膜12が形成され、このポリシリコン膜1
2上には層間絶縁膜13を介して、フローティング状態
のメタルパターン14が形成されている。このメタルパ
ターン14上には、層間絶縁膜13を介してこのメタル
パターン14に対向するようにボンディングパッド2が
形成されている。このボンディングパッド2上には、パ
ッド2の所定エリアが開口された絶縁膜15が形成され
ている。
ディングパッド2の大きさと同等か、これよりも小さく
しておく。これは、メタルパターン14とボンディング
パッド2との間に形成される容量によって悪い影響を生
じないようにするためである。
部下層を除く半導体基板11上には、層間絶縁膜13を
介して1層目の第1メタル配線16が形成されている。
この第1メタル配線16上には、層間絶縁膜13を介し
て2層目の第2メタル配線17が形成され、この第2メ
タル配線17上には層間絶縁膜13を介してボンディン
グパッド(3層目のメタル材)2が形成されている。第
2メタル配線17とボンディングパッド2はビヤ19に
て接続されている。また、前記第1メタル配線16と第
2メタル配線17はビヤ18にて接続されてもよい。前
記ボンディングパッド2、第1メタル配線16、及び第
2メタル配線17はAlなどからなる。ビヤ18、ビヤ
19は、タングステンなどからなる。
メタル材を3層構造で使用する半導体装置では、基板面
から1層目の第1メタル配線16と同じ高さにメタルパ
ターン14を形成している。これは、ボンディングパッ
ド2と比較的近い層(例えば、2層目の第2メタル配線
17と同じ層)にメタルパターン14が形成されると、
パッド2がはがれやすくなる場合があるからである。そ
こで、1層目の第1メタル配線16の形成工程と同一の
工程を用いて、1層目の第1メタル配線16と同じ高さ
にメタルパターン14を形成する。このように、同一の
工程を用いてメタルパターン14を形成すれば製造工程
が増加しないため、製造上、有利である。
ィングパッド部分では、ワイヤボンディングによってボ
ンディングパッド2、層間絶縁膜13にクラックが発生
した場合でも、層間絶縁膜13の下にメタルパターン1
4が存在しているため、クラックはこのメタルパターン
14で止められる。したがって、さらに下の半導体基板
11に達することはない。なおここでは、クラックの防
止をさらに強化するために、メタルパターン14の下に
ポリシリコン膜12を形成したが、メタルパターン14
のみでクラックを防止できる場合にはポリシリコン膜1
2は形成しなくてもよい。
によれば、ボンディングパッドの下層に対向するように
メタルパターンを形成することにより、ボンディングパ
ッド部分に発生するクラックが基板近くまで達するのを
防止できる。さらに、前記メタルパターンの形成にメタ
ル配線層を使用することにより、マスク及びPEPを追
加することなく、充分なクロック対策を行うことができ
る。
態の半導体装置におけるボンディングパッド部分の断面
構造について説明する。
装置におけるA−A線に沿った断面図である。
が形成され、このポリシリコン膜12上には層間絶縁膜
13を介して、フローティング状態のメタルパターン1
4が形成されている。このメタルパターン14上には、
層間絶縁膜13を介してこのメタルパターン14に対向
するようにボンディングパッド2が形成されている。こ
のボンディングパッド2上には、パッド2の所定エリア
が開口された絶縁膜15が形成されている。
ディングパッド2の大きさと同等か、これよりも小さく
しておく。これは、メタルパターン14とボンディング
パッド2との間に形成される容量によって悪い影響を生
じないようにするためである。
部下層を除く半導体基板11上には、層間絶縁膜13を
介して1層目の第1メタル配線21が形成されている。
この第1メタル配線21上には、層間絶縁膜13を介し
て2層目の第2メタル配線22が形成され、この第2メ
タル配線22上には層間絶縁膜13を介して3層目の第
3メタル配線23が形成されている。同様に、第3メタ
ル配線23上には、層間絶縁膜13を介して4層目の第
4メタル配線24が形成され、この第4メタル配線24
上には層間絶縁膜13を介してボンディングパッド(5
層目のメタル材)2が形成されている。
2はビヤ28にて接続されている。前記第1メタル配線
21と第2メタル配線22はビヤ25にて接続され、第
2メタル配線22と第3メタル配線23はビヤ26にて
接続され、第3メタル配線23と第4メタル配線24は
ビヤ27にて接続されてもよい。前記ボンディングパッ
ド2、第1メタル配線21、第2メタル配線22、第3
メタル配線23、及び第4メタル配線24はAlなどか
らなる。ビヤ25〜28は、タングステンなどからな
る。
メタル材を5層構造で使用する半導体装置では、基板面
から2層目の第2メタル配線22と同じ高さにメタルパ
ターン14を形成している。これは、ボンディングパッ
ド2と比較的近い層(例えば、4層目の第4メタル配線
24と同じ層)にメタルパターン14が形成されると、
パッド2がはがれやすくなる場合があるからである。そ
こで、2層目の第2メタル配線22の形成工程と同一の
工程を用いて、2層目の第2メタル配線22と同じ高さ
にメタルパターン14を形成する。このように、同一の
工程を用いてメタルパターン14を形成すれば製造工程
が増加しないため、製造上、有利である。なお、ここで
は、2層目の第2メタル配線22と同じ高さにメタルパ
ターン14を形成した例を示したが、これに限るわけで
はなく、1層目の第1メタル配線21あるいは3層目の
第3メタル配線23と同じ高さにメタルパターン14を
形成してもよい。
ィングパッド部分では、ワイヤボンディングによってボ
ンディングパッド2、層間絶縁膜13にクラックが発生
した場合でも、層間絶縁膜13の下にメタルパターン1
4が存在しているため、クラックはこのメタルパターン
14で止められる。したがって、クラックがさらに下の
半導体基板11に達することはない。なおここでは、ク
ラックの防止をさらに強化するために、メタルパターン
14の下にポリシリコン膜12を形成したが、メタルパ
ターン14のみでクラックを防止できる場合にはポリシ
リコン膜12は形成しなくてもよい。
高さにメタルパターン14を形成してもクラックが半導
体基板11に達するのを防ぐことができる。しかし、2
層目の第2メタル配線22あるいは3層目の第3メタル
配線23と同じ高さにメタルパターン14を形成した場
合はボンディングパッド2がはがれやすくならず、かつ
第1メタル配線21と同じ高さに形成したときに比べ
て、基板11から離れ位置でクラックを防ぐことができ
るため、より好ましい。
によれば、ボンディングパッドの下層に対向するように
メタルパターンを形成することにより、ボンディングパ
ッド部分に発生するクラックが基板近くまで達するのを
防止できる。さらに、前記メタルパターンの形成にメタ
ル配線層を使用することにより、マスク及びPEPを追
加することなく、充分なクロック対策を行うことができ
る。
ディングパッド部分に発生するクラックが基板まで達す
るのを防止できる半導体装置を提供することが可能であ
る。
ある。
ボンディングパッド部分の断面図である。
ボンディングパッド部分の断面図である。
部分の断面図である。
Claims (6)
- 【請求項1】 半導体基板上に形成されたフローティン
グ状態にあるメタル層と、 前記メタル層上に、絶縁膜を介して前記メタル層と対向
するように形成されたボンディング用のパッドと、 を具備することを特徴とする半導体装置。 - 【請求項2】 半導体基板上に形成されたメタル配線
と、 前記半導体基板上に、前記メタル配線と絶縁されて形成
されたメタル層と、 前記メタル層上に、絶縁膜を介して前記メタル層と対向
するように形成されたボンディング用のパッドと、 を具備することを特徴とする半導体装置。 - 【請求項3】 半導体基板上に階層状に形成された多層
のメタル配線と、 前記多層の配線層のうち、最上層の配線層に形成された
ボンディング用のパッドと、 前記半導体基板上に、前記多層の配線層と絶縁されて前
記パッドと対向するように形成されたメタル層と、 を具備することを特徴とする半導体装置。 - 【請求項4】 前記多層のメタル配線はn層のメタル配
線からなり、 前記メタル層が、前記半導体基板上に、この半導体基板
面から(n−2)層のメタル配線と同じ高さの層に、前
記パッドと対向するようにフローティング状態で形成さ
れることを特徴とする請求項3に記載の半導体装置。 - 【請求項5】 前記メタル層の領域の大きさは、前記パ
ッドの領域以下であることを特徴とする請求項1乃至4
のいずれか1つに記載の半導体装置。 - 【請求項6】 前記半導体基板と前記メタル層との間に
は、ポリシリコン膜が形成されていることを特徴とする
請求項1乃至5のいずれか1つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17845499A JP3645450B2 (ja) | 1999-06-24 | 1999-06-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17845499A JP3645450B2 (ja) | 1999-06-24 | 1999-06-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001007113A true JP2001007113A (ja) | 2001-01-12 |
JP3645450B2 JP3645450B2 (ja) | 2005-05-11 |
Family
ID=16048809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17845499A Expired - Fee Related JP3645450B2 (ja) | 1999-06-24 | 1999-06-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3645450B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7629689B2 (en) | 2004-01-22 | 2009-12-08 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having connection pads over active elements |
JP2016174089A (ja) * | 2015-03-17 | 2016-09-29 | セイコーエプソン株式会社 | 半導体装置 |
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---|---|---|---|---|
JP2022045192A (ja) | 2020-09-08 | 2022-03-18 | キオクシア株式会社 | 半導体装置およびその製造方法 |
-
1999
- 1999-06-24 JP JP17845499A patent/JP3645450B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US7629689B2 (en) | 2004-01-22 | 2009-12-08 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having connection pads over active elements |
JP2016174089A (ja) * | 2015-03-17 | 2016-09-29 | セイコーエプソン株式会社 | 半導体装置 |
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---|---|
JP3645450B2 (ja) | 2005-05-11 |
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|
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|
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|
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