JP2001007113A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2001007113A
JP2001007113A JP17845499A JP17845499A JP2001007113A JP 2001007113 A JP2001007113 A JP 2001007113A JP 17845499 A JP17845499 A JP 17845499A JP 17845499 A JP17845499 A JP 17845499A JP 2001007113 A JP2001007113 A JP 2001007113A
Authority
JP
Japan
Prior art keywords
metal
metal wiring
layer
semiconductor device
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP17845499A
Other languages
English (en)
Other versions
JP3645450B2 (ja
Inventor
Hajime Idemitsu
一 出光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP17845499A priority Critical patent/JP3645450B2/ja
Publication of JP2001007113A publication Critical patent/JP2001007113A/ja
Application granted granted Critical
Publication of JP3645450B2 publication Critical patent/JP3645450B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/050414th Group
    • H01L2924/05042Si3N4
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】ボンディングパッド部分に発生するクラックが
基板まで達するのを防止できる半導体装置を提供する。 【解決手段】半導体基板11上には第1メタル配線16
が形成され、さらに前記半導体基板上11には、前記第
1メタル配線16と絶縁されてメタルパターン14が形
成されている。前記メタルパターン14上には、層間絶
縁膜13を介してメタルパターン14と対向するように
ボンディング用のパッド2が形成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に多層配線を有する半導体装置に関するものであ
る。
【0002】
【従来の技術】従来より、半導体装置(ICチップ)に
は、通常、外部との接続を行うためのボンディングパッ
ドが設けられている。
【0003】図4は、従来の半導体装置におけるボンデ
ィングパッド部分の構造を示す断面図である。半導体基
板101上には絶縁膜110を介してポリシリコン膜1
02が形成され、このポリシリコン膜102上には層間
絶縁膜103を介してボンディングパッド104が形成
されている。このボンディングパッド104上には、パ
ッド部分が開口された絶縁膜105が形成されている。
【0004】また、パッド開口部の下を除く半導体基板
101には、1層目のメタル配線106が形成されてい
る。このメタル配線106上には、層間絶縁膜103を
介して2層目のメタル配線107が形成されている。前
記メタル配線106とメタル配線107、メタル配線1
07とボンディングパッド104は、それぞれビヤ10
8、109にて接続されている。
【0005】このように構成されたボンディングパッド
部分には、ボンディング時の圧力、加熱、あるいは振動
により、クラックが発生することがある。そこで、この
クラックが半導体基板にまで及ぶのを防ぐために、パッ
ドの下にポリシリコン膜を設けたり、シリコン窒化膜を
設けたりしている。
【0006】
【発明が解決しようとする課題】しかしながら、ポリシ
リコン膜やシリコン窒化膜をボンディングパッドの下層
に設けた場合でも、クラックが半導体基板にまで及ぶこ
とがあり、ポリシリコン膜やシリコン窒化膜を設けるだ
けでは対策が不十分であるため、さらなる強化が必要と
されている。
【0007】そこで本発明は、前記課題に鑑みてなされ
たものであり、ボンディングパッド部分に発生するクラ
ックが基板まで達するのを防止できる半導体装置を提供
することを目的とする。
【0008】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置は、半導体基板上に形成さ
れたフローティング状態にあるメタル層と、前記メタル
層上に、絶縁膜を介して前記メタル層と対向するように
形成されたボンディング用のパッドとを具備することを
特徴とする。
【0009】また、本発明に係る半導体装置は、半導体
基板上に形成されたメタル配線と、前記半導体基板上
に、前記メタル配線と絶縁されて形成されたメタル層
と、前記メタル層上に、絶縁膜を介して前記メタル層と
対向するように形成されたボンディング用のパッドとを
具備することを特徴とする。
【0010】また、本発明に係る半導体装置は、半導体
基板上に階層状に形成された多層のメタル配線と、前記
多層の配線層のうち、最上層の配線層に形成されたボン
ディング用のパッドと、前記半導体基板上に、前記多層
の配線層と絶縁されて前記パッドと対向するように形成
されたメタル層とを具備することを特徴とする。
【0011】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
【0012】図1は、本発明に係る実施形態の半導体装
置の平面図である。
【0013】図1に示すように、半導体装置(ICチッ
プ)1には、この半導体装置に形成された回路の端子で
ある外部接続用のパッド(以下ボンディングパッド)2
が形成されている。通常、この半導体装置はパッケージ
に収納され、ボンディングパッド2はパッケージに設け
られた外部リード端子にワイヤボンディングによって接
続される。
【0014】[第1の実施の形態]次に、第1の実施形
態の半導体装置におけるボンディングパッド部分の断面
構造について説明する。
【0015】図2は、本発明の第1の実施形態の半導体
装置におけるA−A線に沿った断面図である。
【0016】半導体基板11上には絶縁膜20を介して
ポリシリコン膜12が形成され、このポリシリコン膜1
2上には層間絶縁膜13を介して、フローティング状態
のメタルパターン14が形成されている。このメタルパ
ターン14上には、層間絶縁膜13を介してこのメタル
パターン14に対向するようにボンディングパッド2が
形成されている。このボンディングパッド2上には、パ
ッド2の所定エリアが開口された絶縁膜15が形成され
ている。
【0017】前記メタルパターン14の大きさは、ボン
ディングパッド2の大きさと同等か、これよりも小さく
しておく。これは、メタルパターン14とボンディング
パッド2との間に形成される容量によって悪い影響を生
じないようにするためである。
【0018】また、ボンディングパッド2のパッド開口
部下層を除く半導体基板11上には、層間絶縁膜13を
介して1層目の第1メタル配線16が形成されている。
この第1メタル配線16上には、層間絶縁膜13を介し
て2層目の第2メタル配線17が形成され、この第2メ
タル配線17上には層間絶縁膜13を介してボンディン
グパッド(3層目のメタル材)2が形成されている。第
2メタル配線17とボンディングパッド2はビヤ19に
て接続されている。また、前記第1メタル配線16と第
2メタル配線17はビヤ18にて接続されてもよい。前
記ボンディングパッド2、第1メタル配線16、及び第
2メタル配線17はAlなどからなる。ビヤ18、ビヤ
19は、タングステンなどからなる。
【0019】図2に示すこの第1の実施形態のように、
メタル材を3層構造で使用する半導体装置では、基板面
から1層目の第1メタル配線16と同じ高さにメタルパ
ターン14を形成している。これは、ボンディングパッ
ド2と比較的近い層(例えば、2層目の第2メタル配線
17と同じ層)にメタルパターン14が形成されると、
パッド2がはがれやすくなる場合があるからである。そ
こで、1層目の第1メタル配線16の形成工程と同一の
工程を用いて、1層目の第1メタル配線16と同じ高さ
にメタルパターン14を形成する。このように、同一の
工程を用いてメタルパターン14を形成すれば製造工程
が増加しないため、製造上、有利である。
【0020】このように構成された半導体装置のボンデ
ィングパッド部分では、ワイヤボンディングによってボ
ンディングパッド2、層間絶縁膜13にクラックが発生
した場合でも、層間絶縁膜13の下にメタルパターン1
4が存在しているため、クラックはこのメタルパターン
14で止められる。したがって、さらに下の半導体基板
11に達することはない。なおここでは、クラックの防
止をさらに強化するために、メタルパターン14の下に
ポリシリコン膜12を形成したが、メタルパターン14
のみでクラックを防止できる場合にはポリシリコン膜1
2は形成しなくてもよい。
【0021】以上説明したようにこの第1の実施の形態
によれば、ボンディングパッドの下層に対向するように
メタルパターンを形成することにより、ボンディングパ
ッド部分に発生するクラックが基板近くまで達するのを
防止できる。さらに、前記メタルパターンの形成にメタ
ル配線層を使用することにより、マスク及びPEPを追
加することなく、充分なクロック対策を行うことができ
る。
【0022】[第2の実施の形態]次に、第2の実施形
態の半導体装置におけるボンディングパッド部分の断面
構造について説明する。
【0023】図3は、本発明の第2の実施形態の半導体
装置におけるA−A線に沿った断面図である。
【0024】半導体基板11上にはポリシリコン膜12
が形成され、このポリシリコン膜12上には層間絶縁膜
13を介して、フローティング状態のメタルパターン1
4が形成されている。このメタルパターン14上には、
層間絶縁膜13を介してこのメタルパターン14に対向
するようにボンディングパッド2が形成されている。こ
のボンディングパッド2上には、パッド2の所定エリア
が開口された絶縁膜15が形成されている。
【0025】前記メタルパターン14の大きさは、ボン
ディングパッド2の大きさと同等か、これよりも小さく
しておく。これは、メタルパターン14とボンディング
パッド2との間に形成される容量によって悪い影響を生
じないようにするためである。
【0026】また、ボンディングパッド2のパッド開口
部下層を除く半導体基板11上には、層間絶縁膜13を
介して1層目の第1メタル配線21が形成されている。
この第1メタル配線21上には、層間絶縁膜13を介し
て2層目の第2メタル配線22が形成され、この第2メ
タル配線22上には層間絶縁膜13を介して3層目の第
3メタル配線23が形成されている。同様に、第3メタ
ル配線23上には、層間絶縁膜13を介して4層目の第
4メタル配線24が形成され、この第4メタル配線24
上には層間絶縁膜13を介してボンディングパッド(5
層目のメタル材)2が形成されている。
【0027】第4メタル配線24とボンディングパッド
2はビヤ28にて接続されている。前記第1メタル配線
21と第2メタル配線22はビヤ25にて接続され、第
2メタル配線22と第3メタル配線23はビヤ26にて
接続され、第3メタル配線23と第4メタル配線24は
ビヤ27にて接続されてもよい。前記ボンディングパッ
ド2、第1メタル配線21、第2メタル配線22、第3
メタル配線23、及び第4メタル配線24はAlなどか
らなる。ビヤ25〜28は、タングステンなどからな
る。
【0028】図3に示すこの第2の実施形態のように、
メタル材を5層構造で使用する半導体装置では、基板面
から2層目の第2メタル配線22と同じ高さにメタルパ
ターン14を形成している。これは、ボンディングパッ
ド2と比較的近い層(例えば、4層目の第4メタル配線
24と同じ層)にメタルパターン14が形成されると、
パッド2がはがれやすくなる場合があるからである。そ
こで、2層目の第2メタル配線22の形成工程と同一の
工程を用いて、2層目の第2メタル配線22と同じ高さ
にメタルパターン14を形成する。このように、同一の
工程を用いてメタルパターン14を形成すれば製造工程
が増加しないため、製造上、有利である。なお、ここで
は、2層目の第2メタル配線22と同じ高さにメタルパ
ターン14を形成した例を示したが、これに限るわけで
はなく、1層目の第1メタル配線21あるいは3層目の
第3メタル配線23と同じ高さにメタルパターン14を
形成してもよい。
【0029】このように構成された半導体装置のボンデ
ィングパッド部分では、ワイヤボンディングによってボ
ンディングパッド2、層間絶縁膜13にクラックが発生
した場合でも、層間絶縁膜13の下にメタルパターン1
4が存在しているため、クラックはこのメタルパターン
14で止められる。したがって、クラックがさらに下の
半導体基板11に達することはない。なおここでは、ク
ラックの防止をさらに強化するために、メタルパターン
14の下にポリシリコン膜12を形成したが、メタルパ
ターン14のみでクラックを防止できる場合にはポリシ
リコン膜12は形成しなくてもよい。
【0030】また、1層目の第1メタル配線21と同じ
高さにメタルパターン14を形成してもクラックが半導
体基板11に達するのを防ぐことができる。しかし、2
層目の第2メタル配線22あるいは3層目の第3メタル
配線23と同じ高さにメタルパターン14を形成した場
合はボンディングパッド2がはがれやすくならず、かつ
第1メタル配線21と同じ高さに形成したときに比べ
て、基板11から離れ位置でクラックを防ぐことができ
るため、より好ましい。
【0031】以上説明したようにこの第2の実施の形態
によれば、ボンディングパッドの下層に対向するように
メタルパターンを形成することにより、ボンディングパ
ッド部分に発生するクラックが基板近くまで達するのを
防止できる。さらに、前記メタルパターンの形成にメタ
ル配線層を使用することにより、マスク及びPEPを追
加することなく、充分なクロック対策を行うことができ
る。
【0032】
【発明の効果】以上述べたように本発明によれば、ボン
ディングパッド部分に発生するクラックが基板まで達す
るのを防止できる半導体装置を提供することが可能であ
る。
【図面の簡単な説明】
【図1】本発明に係る実施形態の半導体装置の平面図で
ある。
【図2】本発明の第1の実施形態の半導体装置における
ボンディングパッド部分の断面図である。
【図3】本発明の第2の実施形態の半導体装置における
ボンディングパッド部分の断面図である。
【図4】従来の半導体装置におけるボンディングパッド
部分の断面図である。
【符号の説明】
1…半導体装置(ICチップ) 2…外部接続用のパッド(ボンディングパッド) 11…半導体基板 12…ポリシリコン膜 13…層間絶縁膜 14…メタルパターン 15…絶縁膜 16…第1メタル配線 17…第2メタル配線 18…ビヤ 19…ビヤ 21…第1メタル配線 22…第2メタル配線 23…第3メタル配線 24…第4メタル配線 25…ビヤ 26…ビヤ 27…ビヤ 28…ビヤ

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成されたフローティン
    グ状態にあるメタル層と、 前記メタル層上に、絶縁膜を介して前記メタル層と対向
    するように形成されたボンディング用のパッドと、 を具備することを特徴とする半導体装置。
  2. 【請求項2】 半導体基板上に形成されたメタル配線
    と、 前記半導体基板上に、前記メタル配線と絶縁されて形成
    されたメタル層と、 前記メタル層上に、絶縁膜を介して前記メタル層と対向
    するように形成されたボンディング用のパッドと、 を具備することを特徴とする半導体装置。
  3. 【請求項3】 半導体基板上に階層状に形成された多層
    のメタル配線と、 前記多層の配線層のうち、最上層の配線層に形成された
    ボンディング用のパッドと、 前記半導体基板上に、前記多層の配線層と絶縁されて前
    記パッドと対向するように形成されたメタル層と、 を具備することを特徴とする半導体装置。
  4. 【請求項4】 前記多層のメタル配線はn層のメタル配
    線からなり、 前記メタル層が、前記半導体基板上に、この半導体基板
    面から(n−2)層のメタル配線と同じ高さの層に、前
    記パッドと対向するようにフローティング状態で形成さ
    れることを特徴とする請求項3に記載の半導体装置。
  5. 【請求項5】 前記メタル層の領域の大きさは、前記パ
    ッドの領域以下であることを特徴とする請求項1乃至4
    のいずれか1つに記載の半導体装置。
  6. 【請求項6】 前記半導体基板と前記メタル層との間に
    は、ポリシリコン膜が形成されていることを特徴とする
    請求項1乃至5のいずれか1つに記載の半導体装置。
JP17845499A 1999-06-24 1999-06-24 半導体装置 Expired - Fee Related JP3645450B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17845499A JP3645450B2 (ja) 1999-06-24 1999-06-24 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17845499A JP3645450B2 (ja) 1999-06-24 1999-06-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2001007113A true JP2001007113A (ja) 2001-01-12
JP3645450B2 JP3645450B2 (ja) 2005-05-11

Family

ID=16048809

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17845499A Expired - Fee Related JP3645450B2 (ja) 1999-06-24 1999-06-24 半導体装置

Country Status (1)

Country Link
JP (1) JP3645450B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629689B2 (en) 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
JP2016174089A (ja) * 2015-03-17 2016-09-29 セイコーエプソン株式会社 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022045192A (ja) 2020-09-08 2022-03-18 キオクシア株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629689B2 (en) 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
JP2016174089A (ja) * 2015-03-17 2016-09-29 セイコーエプソン株式会社 半導体装置

Also Published As

Publication number Publication date
JP3645450B2 (ja) 2005-05-11

Similar Documents

Publication Publication Date Title
US6650002B1 (en) Semiconductor device having active element connected to an electrode metal pad via a barrier metal layer and interlayer insulating film
US5027188A (en) Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
US5220199A (en) Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
US6100589A (en) Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal
US5707894A (en) Bonding pad structure and method thereof
US7915744B2 (en) Bond pad structures and semiconductor devices using the same
US6455943B1 (en) Bonding pad structure of semiconductor device having improved bondability
JPH0373136B2 (ja)
US7470994B2 (en) Bonding pad structure and method for making the same
JP3898350B2 (ja) 半導体装置
JPH01280337A (ja) 半導体集積回路装置
JP2006005202A (ja) 半導体装置
US5463255A (en) Semiconductor integrated circuit device having an electrode pad including an extended wire bonding portion
JP3645450B2 (ja) 半導体装置
US6459154B2 (en) Bonding pad structure of a semiconductor device and method of fabricating the same
JP2006318989A (ja) 半導体装置
JPH07161722A (ja) 半導体装置のパッド構造
JPS63293930A (ja) 半導体装置における電極
US7470993B2 (en) Semiconductor component with passivation layer
JPS6325951A (ja) 半導体装置
JP2555924B2 (ja) 半導体装置
JP2006210802A (ja) 半導体装置
JPS63308924A (ja) 半導体装置
JPS615561A (ja) 半導体装置
EP3376533B1 (en) Pad structure and integrated circuit die using the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040210

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050203

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080210

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090210

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100210

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees