JPH10294363A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10294363A JPH10294363A JP9103096A JP10309697A JPH10294363A JP H10294363 A JPH10294363 A JP H10294363A JP 9103096 A JP9103096 A JP 9103096A JP 10309697 A JP10309697 A JP 10309697A JP H10294363 A JPH10294363 A JP H10294363A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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Abstract
(57)【要約】
【課題】ＳＯＧ溶液塗布に起因して、外部からの水分浸
入によって発生する機能障害を排除して、半導体集積回
路の信頼性を維持する。 【解決手段】半導体チップ５の第１の配線層に形成され
る下層基板配線６は、当該半導体チップ５の外周のスク
ライブ線領域８の近傍にて、半導体チップ５を囲む形で
配置されており、隣接する下層基板配線６の間には、Ｓ
ＯＧ液を外方に逃がすための間隙１が設けられている。
これらの下層基板配線６は、スルーホールコンタクトを
会して上層基盤配線層に接続されているが、ＳＯＧ溶液
塗布時においては、これらの間隙１を介してＳＯＧ溶液
が外方に抜き出され、これにより、前記下層基板配線６
の段差部分の残留ＳＯＧ溶液によるシリコン酸化膜に起
因する、スルーホールコンタクトの水分浸入による配線
の腐食の発生が未然に防止され、半導体集積回路の機能
および信頼性が保持される。
入によって発生する機能障害を排除して、半導体集積回
路の信頼性を維持する。 【解決手段】半導体チップ５の第１の配線層に形成され
る下層基板配線６は、当該半導体チップ５の外周のスク
ライブ線領域８の近傍にて、半導体チップ５を囲む形で
配置されており、隣接する下層基板配線６の間には、Ｓ
ＯＧ液を外方に逃がすための間隙１が設けられている。
これらの下層基板配線６は、スルーホールコンタクトを
会して上層基盤配線層に接続されているが、ＳＯＧ溶液
塗布時においては、これらの間隙１を介してＳＯＧ溶液
が外方に抜き出され、これにより、前記下層基板配線６
の段差部分の残留ＳＯＧ溶液によるシリコン酸化膜に起
因する、スルーホールコンタクトの水分浸入による配線
の腐食の発生が未然に防止され、半導体集積回路の機能
および信頼性が保持される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に配線層間膜形成にシリコン化合物の有機溶剤塗
布工程が適用される多層配線構造の半導体集積回路に関
する。
し、特に配線層間膜形成にシリコン化合物の有機溶剤塗
布工程が適用される多層配線構造の半導体集積回路に関
する。
【０００２】
【従来の技術】従来、この種の半導体集積回路において
は、構成内容の素子数の増大、チップサイズの縮小など
の要請に対応して、半導体プロセスの高密度化が必須条
件となっている。これに対応する手法としては種々の方
法があるが、その中においても、半導体集積回路の構造
を多層配線構造にすることが、比較的に簡単に高密度化
の実現が達成される方法として知られている。しかしな
がら、この多層配線構造による場合においても、配線層
を重ねれば重ねる程、その層間に凹凸が生じる状態とな
り、これにより、配線の微細化に対する限界が生じると
ともに、配線材料の段差部における切断障害および配線
寿命を短命化するという障害が生じ、半導体集積回路の
信頼性を劣化させるという不具合が生起する。従って、
配線の微細化とともに、同時に層間の平坦化をも実現す
ることが肝要となる。
は、構成内容の素子数の増大、チップサイズの縮小など
の要請に対応して、半導体プロセスの高密度化が必須条
件となっている。これに対応する手法としては種々の方
法があるが、その中においても、半導体集積回路の構造
を多層配線構造にすることが、比較的に簡単に高密度化
の実現が達成される方法として知られている。しかしな
がら、この多層配線構造による場合においても、配線層
を重ねれば重ねる程、その層間に凹凸が生じる状態とな
り、これにより、配線の微細化に対する限界が生じると
ともに、配線材料の段差部における切断障害および配線
寿命を短命化するという障害が生じ、半導体集積回路の
信頼性を劣化させるという不具合が生起する。従って、
配線の微細化とともに、同時に層間の平坦化をも実現す
ることが肝要となる。
【０００３】この平坦化技術としては、例えば、２層ア
ルミプロセスの場合には、１層目と２層目のアルミ層間
に、ＳｐｉｎーＯｎーＧｌａｓｓ溶液（以下、ＳＯＧ溶
液と略称する）を塗布するという処理方法が行われてい
る。当該ＳＯＧ溶液の塗布の方法としては、半導体製造
のプロセスにより種々の方法が考えられるが、例えば、
一つの方法としては、層間膜形成後において、ウェハー
をその中心を軸として回転させ、その上方よりＳＯＧ溶
液を滴下して、回転の遠心力により、ＳＯＧ溶液をウェ
ハーの隅々まで拡散させて塗布するという方法が用いら
れている。そのＳＯＧ溶液の塗布後においては、ウェハ
ーに熱処理を施して、ＳＯＧ溶液の有機溶剤を蒸発させ
るとともに、シリコン化合物の脱水および重合反応を進
行させることにより、シリコン酸化膜が形成される。こ
のようにして、ウェハー表面全体に形成されるシリコン
酸化膜をエッチングバックすることにより、不要のシリ
コン酸化膜を除去し、１層目アルミと２層目アルミの層
間膜の段差のみが埋められる状態として、これにより、
平坦化が実現されている。
ルミプロセスの場合には、１層目と２層目のアルミ層間
に、ＳｐｉｎーＯｎーＧｌａｓｓ溶液（以下、ＳＯＧ溶
液と略称する）を塗布するという処理方法が行われてい
る。当該ＳＯＧ溶液の塗布の方法としては、半導体製造
のプロセスにより種々の方法が考えられるが、例えば、
一つの方法としては、層間膜形成後において、ウェハー
をその中心を軸として回転させ、その上方よりＳＯＧ溶
液を滴下して、回転の遠心力により、ＳＯＧ溶液をウェ
ハーの隅々まで拡散させて塗布するという方法が用いら
れている。そのＳＯＧ溶液の塗布後においては、ウェハ
ーに熱処理を施して、ＳＯＧ溶液の有機溶剤を蒸発させ
るとともに、シリコン化合物の脱水および重合反応を進
行させることにより、シリコン酸化膜が形成される。こ
のようにして、ウェハー表面全体に形成されるシリコン
酸化膜をエッチングバックすることにより、不要のシリ
コン酸化膜を除去し、１層目アルミと２層目アルミの層
間膜の段差のみが埋められる状態として、これにより、
平坦化が実現されている。
【０００４】通常は、スクライブ線領域またはその近傍
には、１層目の下層基板配線層に基板配線が設けられて
おり、所定のコンタクト部により、当該基板配線を半導
体基板に接続することにより基板電位が供給されてい
る。その基板配線は、各半導体チップを一周して閉じる
ように形成されており、しかも基板配線部分は、配線材
の厚みにより盛り上がった構造となっているために、上
述のように、ウェハー上に、回転による遠心力を利用し
てＳＯＧ溶液を塗布する際には、窪み以外に付着したＳ
ＯＧ溶液は逃げ場がなくて塞き止められ、当該ＳＯＧ溶
液の塗布により形成されるシリコン酸化膜は、この段差
部分付近において厚く盛り上がった状態で形成されてい
る。以下においては、図９および図１０を参照して、そ
の具体例について説明する。
には、１層目の下層基板配線層に基板配線が設けられて
おり、所定のコンタクト部により、当該基板配線を半導
体基板に接続することにより基板電位が供給されてい
る。その基板配線は、各半導体チップを一周して閉じる
ように形成されており、しかも基板配線部分は、配線材
の厚みにより盛り上がった構造となっているために、上
述のように、ウェハー上に、回転による遠心力を利用し
てＳＯＧ溶液を塗布する際には、窪み以外に付着したＳ
ＯＧ溶液は逃げ場がなくて塞き止められ、当該ＳＯＧ溶
液の塗布により形成されるシリコン酸化膜は、この段差
部分付近において厚く盛り上がった状態で形成されてい
る。以下においては、図９および図１０を参照して、そ
の具体例について説明する。
【０００５】図９は、従来の半導体集積回路において、
図１１に示されるウェハー１９上に配置される一つの半
導体チップ５をピックアップして、当該半導体チップ５
における下層基板配線６の配置例を示した図である。ま
た、図１０は、当該従来例における、ＳＯＧ溶液が厚く
付着した状態の基板配線部を示す部分断面図である。
図１１に示されるウェハー１９上に配置される一つの半
導体チップ５をピックアップして、当該半導体チップ５
における下層基板配線６の配置例を示した図である。ま
た、図１０は、当該従来例における、ＳＯＧ溶液が厚く
付着した状態の基板配線部を示す部分断面図である。
【０００６】この半導体チップ５における第１の配線層
に形成される下層基板配線６は、半導体チップ５の外周
に位置するスクライブ線領域８の近傍において、当該半
導体チップ５を閉じる形態で配置されている。この下層
基板配線６は、半導体基板９から、フィールド酸化膜１
１、層間膜１２によってできた段差上にかけて形成され
ている。従って、スクライブ線領域８の近傍の領域のみ
ならず、層間膜１２の上に第１の配線層が存在する場所
と、存在しない場所とでは、その配線層自身の厚みによ
り、更に層間膜１３の上に段差が生じることになる。こ
の段差を埋めるために、前記ＳＯＧ溶液を塗布して乾燥
させ、その平坦化が図られている。この半導体チップ５
においては、スクライブ線領域８またはその近傍の領域
には、図１０に示されるように、１層目の配線層に下層
基板配線６が設けられており、この下層基板配線６はコ
ンタクト部１０を介して半導体基板９に接続されて、所
定の基板電位が供給されるようになっている。
に形成される下層基板配線６は、半導体チップ５の外周
に位置するスクライブ線領域８の近傍において、当該半
導体チップ５を閉じる形態で配置されている。この下層
基板配線６は、半導体基板９から、フィールド酸化膜１
１、層間膜１２によってできた段差上にかけて形成され
ている。従って、スクライブ線領域８の近傍の領域のみ
ならず、層間膜１２の上に第１の配線層が存在する場所
と、存在しない場所とでは、その配線層自身の厚みによ
り、更に層間膜１３の上に段差が生じることになる。こ
の段差を埋めるために、前記ＳＯＧ溶液を塗布して乾燥
させ、その平坦化が図られている。この半導体チップ５
においては、スクライブ線領域８またはその近傍の領域
には、図１０に示されるように、１層目の配線層に下層
基板配線６が設けられており、この下層基板配線６はコ
ンタクト部１０を介して半導体基板９に接続されて、所
定の基板電位が供給されるようになっている。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、ＳＯＧ溶液の塗布後において、熱
処理により、ＳＯＧ溶液により形成されたシリコン酸化
膜の不要部分をエッチングバックするが、図１０の断面
図に示されるように、ＳＯＧ溶液の有機溶液が段差部の
窪みが丁度埋まる分だけエッチングバックすると、１層
目と２層目の層間膜の下にある配線材の厚みにより、当
該層間膜が、配線材の盛り上がった部分に残留する状態
となり、ＳＯＧ溶液塗布後に形成される２層目の上層基
板配線層４と塗布前に形成される１層目の下層基板配線
６とを接続するためのスルーホールコンタクト７を開口
すると、当該コンタクトホール部の一部に、配線とＳＯ
Ｇ溶液により形成されるシリコン酸化膜１４との間に接
触部１８が生じる。
集積回路においては、ＳＯＧ溶液の塗布後において、熱
処理により、ＳＯＧ溶液により形成されたシリコン酸化
膜の不要部分をエッチングバックするが、図１０の断面
図に示されるように、ＳＯＧ溶液の有機溶液が段差部の
窪みが丁度埋まる分だけエッチングバックすると、１層
目と２層目の層間膜の下にある配線材の厚みにより、当
該層間膜が、配線材の盛り上がった部分に残留する状態
となり、ＳＯＧ溶液塗布後に形成される２層目の上層基
板配線層４と塗布前に形成される１層目の下層基板配線
６とを接続するためのスルーホールコンタクト７を開口
すると、当該コンタクトホール部の一部に、配線とＳＯ
Ｇ溶液により形成されるシリコン酸化膜１４との間に接
触部１８が生じる。
【０００８】この接触部１８が生じることにより、ウェ
ハー１９がスクライブ線領域８において各半導体チップ
に分断されて、フレーム等にマウントされ、モールド樹
脂等により封入されて製品化された後の段階において、
周囲環境により、当該半導体集積回路の外部より、モー
ルド樹脂とリードフレームとの界面から水分が浸入する
ような場合には、当該水分がスクライブ線領域８からシ
リコン酸化膜１４に吸収されて半導体チップ５の内部に
浸入し、下層基板配線６に到達して、当該下層基板配線
６が腐食される状態となり、更に時間の経過とともに、
当該腐食が、スルーホールコンタクト７を介して上層基
板配線４にも到達し、最悪の場合には、下層基板配線６
と半導体基板９とを接続しているコンタクト部１０が絶
縁状態となり、半導体集積回路の動作不良の要因になる
という欠点がある。
ハー１９がスクライブ線領域８において各半導体チップ
に分断されて、フレーム等にマウントされ、モールド樹
脂等により封入されて製品化された後の段階において、
周囲環境により、当該半導体集積回路の外部より、モー
ルド樹脂とリードフレームとの界面から水分が浸入する
ような場合には、当該水分がスクライブ線領域８からシ
リコン酸化膜１４に吸収されて半導体チップ５の内部に
浸入し、下層基板配線６に到達して、当該下層基板配線
６が腐食される状態となり、更に時間の経過とともに、
当該腐食が、スルーホールコンタクト７を介して上層基
板配線４にも到達し、最悪の場合には、下層基板配線６
と半導体基板９とを接続しているコンタクト部１０が絶
縁状態となり、半導体集積回路の動作不良の要因になる
という欠点がある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、２層以上の基板配線層を有し、これらの基板配線層
間の層間膜形成にシリコン化合物の有機溶液を用いる半
導体集積回路において、所定のスクライブ線領域に存在
する基板配線層の内の最上層基板配線層を除く他の基板
配線層が、前記シリコン化合物の有機溶液の滞留を逃が
すための間隙を、それぞれ複数個所に設けた基板配線層
として形成される半導体チップにより構成されることを
特徴としている。なお、前記スクライブ線領域に存在す
る基板配線層の最上層基板配線層と、当該最上層基板配
線層を除く前記複数個所に間隙を設けた他の基板配線層
との間は、所定のコンタクト部により接続されるように
してもよく、また、前記最上層基板配線層を除く前記複
数個所に間隙を設けた他の基板配線層において、当該間
隙を、半導体チップの方形形状に即して設定されるＸ−
Ｙ座標系に対応して、当該Ｘ座標軸に平行して配置され
る基板配線層においては相対向する２辺の同一Ｘ座標位
置に配置し、当該Ｙ座標軸平行して配置される基板配線
層においては相対向する２辺の同一Ｙ座標位置に配置す
るようにしてもよい。
は、２層以上の基板配線層を有し、これらの基板配線層
間の層間膜形成にシリコン化合物の有機溶液を用いる半
導体集積回路において、所定のスクライブ線領域に存在
する基板配線層の内の最上層基板配線層を除く他の基板
配線層が、前記シリコン化合物の有機溶液の滞留を逃が
すための間隙を、それぞれ複数個所に設けた基板配線層
として形成される半導体チップにより構成されることを
特徴としている。なお、前記スクライブ線領域に存在す
る基板配線層の最上層基板配線層と、当該最上層基板配
線層を除く前記複数個所に間隙を設けた他の基板配線層
との間は、所定のコンタクト部により接続されるように
してもよく、また、前記最上層基板配線層を除く前記複
数個所に間隙を設けた他の基板配線層において、当該間
隙を、半導体チップの方形形状に即して設定されるＸ−
Ｙ座標系に対応して、当該Ｘ座標軸に平行して配置され
る基板配線層においては相対向する２辺の同一Ｘ座標位
置に配置し、当該Ｙ座標軸平行して配置される基板配線
層においては相対向する２辺の同一Ｙ座標位置に配置す
るようにしてもよい。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の１実施形態に含まれる
半導体チップ５をピックアップして、当該半導体チップ
５における下層基板配線６の配置例の概要を示す図であ
り、図２は、当該半導体チップ５と隣接する半導体チッ
プとの間のスクライブ線領域８を中心とする、両半導体
チップの上層基板配線４および下層基板配線６を含む基
板配線部の部分拡大図である。そして、図３、図４およ
び図５は、それぞれ図２の部分拡大図におけるＡ−Ａ’
線断面図、Ｂ−Ｂ’線断面図およびＣ−Ｃ’線断面図で
ある。
して説明する。図１は、本発明の１実施形態に含まれる
半導体チップ５をピックアップして、当該半導体チップ
５における下層基板配線６の配置例の概要を示す図であ
り、図２は、当該半導体チップ５と隣接する半導体チッ
プとの間のスクライブ線領域８を中心とする、両半導体
チップの上層基板配線４および下層基板配線６を含む基
板配線部の部分拡大図である。そして、図３、図４およ
び図５は、それぞれ図２の部分拡大図におけるＡ−Ａ’
線断面図、Ｂ−Ｂ’線断面図およびＣ−Ｃ’線断面図で
ある。
【００１１】半導体チップ５における第１の配線層に形
成される下層基板配線６は、当該半導体チップ５の外周
に位置するスクライブ線領域８の近傍において、当該半
導体チップ５を閉じる形態で配置されており、相互に隣
接する下層基板配線６の間には、ＳＯＧ液を逃がすよう
に作用する間隙１が設けられている。これらの間隙１に
より分断されている下層基板配線６は、図２の部分拡大
図に示されるように、スルーホールコンタクト（円形に
て示される）７により、上層基盤配線４に接続されてお
り、上述のように、半導体チップ５の外周を１周する形
で配置されている。これらの下層基板配線６は、図３に
示される半導体基板９に必要な電位に対応して、例え
ば、パッドまたは基板電位発生回路（何れも図示されな
い）に接続されて必要な電位の供給を受けるが、このよ
うにパッドまたは基板電位発生回路が複数個存在する場
合には、下層基板配線６は、半導体チップ５に対して一
周する状態で配置されることがなく、途中にて分断され
て配置される場合もあり得る。
成される下層基板配線６は、当該半導体チップ５の外周
に位置するスクライブ線領域８の近傍において、当該半
導体チップ５を閉じる形態で配置されており、相互に隣
接する下層基板配線６の間には、ＳＯＧ液を逃がすよう
に作用する間隙１が設けられている。これらの間隙１に
より分断されている下層基板配線６は、図２の部分拡大
図に示されるように、スルーホールコンタクト（円形に
て示される）７により、上層基盤配線４に接続されてお
り、上述のように、半導体チップ５の外周を１周する形
で配置されている。これらの下層基板配線６は、図３に
示される半導体基板９に必要な電位に対応して、例え
ば、パッドまたは基板電位発生回路（何れも図示されな
い）に接続されて必要な電位の供給を受けるが、このよ
うにパッドまたは基板電位発生回路が複数個存在する場
合には、下層基板配線６は、半導体チップ５に対して一
周する状態で配置されることがなく、途中にて分断され
て配置される場合もあり得る。
【００１２】次に、本実施形態における、ＳＯＧ溶液を
逃がすための下層基板配線６の間隙１および当該間隙１
の近傍におけるレイアウト配置について説明する。ＳＯ
Ｇ溶液を逃がすための下層基板配線６の間隙１は、下層
基板配線層６のパターニング時において形成される。こ
の間隙１の配置寸法の大きさは任意に設定することが可
能であり、その配置場所によって同一の間隙寸法として
規定し設定する必要はない。図３は、前述のように、図
２の拡大図におけるＡ−Ａ’線断面を示す図であり、上
層基板配線４、下層基板配線６、スルーホールコンタク
ト７、スクライブ線領域８、半導体基板９、コンタクト
部１０、フィールド酸化膜１１、層間膜１２、１３およ
び１５、シリコン酸化膜１４、パッシベーション膜１６
および拡散層１７を含む積層関係が示されている。
逃がすための下層基板配線６の間隙１および当該間隙１
の近傍におけるレイアウト配置について説明する。ＳＯ
Ｇ溶液を逃がすための下層基板配線６の間隙１は、下層
基板配線層６のパターニング時において形成される。こ
の間隙１の配置寸法の大きさは任意に設定することが可
能であり、その配置場所によって同一の間隙寸法として
規定し設定する必要はない。図３は、前述のように、図
２の拡大図におけるＡ−Ａ’線断面を示す図であり、上
層基板配線４、下層基板配線６、スルーホールコンタク
ト７、スクライブ線領域８、半導体基板９、コンタクト
部１０、フィールド酸化膜１１、層間膜１２、１３およ
び１５、シリコン酸化膜１４、パッシベーション膜１６
および拡散層１７を含む積層関係が示されている。
【００１３】図３において、層間膜１２は、下層基板配
線６とフィ−ルド酸化膜１１の間に形成される層間膜で
あり、下層基板配線６は、当該層間膜１２の上部に形成
されてはいるが、当該下層基板配線６が半導体基板９に
接続される位置においては、コンタクト工程において、
シリコン酸化膜１４をエッチングにより除去することに
より、コンタクト部１０を介して半導体基板９に接続さ
れている。また、上層基板配線４は、スルーホールコン
タクト７を介して下層基板配線６に接続されており、上
層基板配線４から供給される電位は、このスルーホール
コンタクト７を介して下層基板配線６に供給される。パ
ッシベーション膜１６は、半導体チップ５の表面保護膜
であり、シリコン酸化膜１４は、前記ＳＯＧ溶液によっ
て形成され、下層基板配線６と上層基板配線４との間の
層間膜段差を充填するように積層配置されている。
線６とフィ−ルド酸化膜１１の間に形成される層間膜で
あり、下層基板配線６は、当該層間膜１２の上部に形成
されてはいるが、当該下層基板配線６が半導体基板９に
接続される位置においては、コンタクト工程において、
シリコン酸化膜１４をエッチングにより除去することに
より、コンタクト部１０を介して半導体基板９に接続さ
れている。また、上層基板配線４は、スルーホールコン
タクト７を介して下層基板配線６に接続されており、上
層基板配線４から供給される電位は、このスルーホール
コンタクト７を介して下層基板配線６に供給される。パ
ッシベーション膜１６は、半導体チップ５の表面保護膜
であり、シリコン酸化膜１４は、前記ＳＯＧ溶液によっ
て形成され、下層基板配線６と上層基板配線４との間の
層間膜段差を充填するように積層配置されている。
【００１４】また、図４は、図２の拡大図におけるＢ−
Ｂ’線断面を示す図であり、図３の断面図とは異なり、
スルーホールコンタクト７が存在しない部位に対応する
断面図として示されている。即ち、上層基板配線４、下
層基板配線６、スクライブ線領域８、半導体基板９、コ
ンタクト部１０、フィールド酸化膜１１、層間膜１２、
１３および１５、シリコン酸化膜１４およびパッシベー
ション膜１６を含む積層関係が示されている。この場合
における各構成要素の内容については、前記スルーホー
ルコンタクト７を除き、図３の場合と同様であり、説明
の重複を避けるために、その説明は省略する。
Ｂ’線断面を示す図であり、図３の断面図とは異なり、
スルーホールコンタクト７が存在しない部位に対応する
断面図として示されている。即ち、上層基板配線４、下
層基板配線６、スクライブ線領域８、半導体基板９、コ
ンタクト部１０、フィールド酸化膜１１、層間膜１２、
１３および１５、シリコン酸化膜１４およびパッシベー
ション膜１６を含む積層関係が示されている。この場合
における各構成要素の内容については、前記スルーホー
ルコンタクト７を除き、図３の場合と同様であり、説明
の重複を避けるために、その説明は省略する。
【００１５】また、図５は、図２の拡大図におけるＣ−
Ｃ’線断面を示す図であり、図３の断面図とは異なり、
下層基板配線６における間隙１が存在する部位に対応す
る断面図として示されている。即ち、上層基板配線４、
スクライブ線領域８、半導体基板９、コンタクト部１
０、フィールド酸化膜１１、層間膜１２、１３および１
５、シリコン酸化膜１４、パッシベーション膜１６およ
び拡散層１７を含む積層関係が示されており、下層基板
配線６およびスルーホールコンタクト７は存在していな
い。図５より明らかなように、この間隙１の位置に対応
する部位においては、下層基板配線６に起因する層間膜
の段差は生じていない。
Ｃ’線断面を示す図であり、図３の断面図とは異なり、
下層基板配線６における間隙１が存在する部位に対応す
る断面図として示されている。即ち、上層基板配線４、
スクライブ線領域８、半導体基板９、コンタクト部１
０、フィールド酸化膜１１、層間膜１２、１３および１
５、シリコン酸化膜１４、パッシベーション膜１６およ
び拡散層１７を含む積層関係が示されており、下層基板
配線６およびスルーホールコンタクト７は存在していな
い。図５より明らかなように、この間隙１の位置に対応
する部位においては、下層基板配線６に起因する層間膜
の段差は生じていない。
【００１６】図１に示される半導体チップ５は、図１１
に示されるウェハー１９を形成する部分要素であり、層
間の平坦化に必要なＳＯＧ溶液を塗布する際には、当該
ウェハー１９を所定の回転台の上に載置して回転させ、
その上部よりノズルからＳＯＧ溶液を滴下する。これに
より、ウェハー上部に滴下されたＳＯＧ溶液は、ウエハ
ーの回転による遠心力により当該ウェハー外周部に拡散
されて塗布される。その際のウェハーの回転数およびＳ
ＯＧ溶液の塗布量は、予め最適な厚さが塗布されるよう
条件に沿って設定されている。このように、ウェハー回
転の遠心力によって、ＳＯＧ溶液はウェハー１９の隅々
まで拡散されて塗布されるが、半導体チップ５の部分に
おいては、例えば、図９においてウェハー１９が時計回
りで回転される場合には、ウエハー１９の回転による遠
心力が、図面に向かって左方向にかかることになるため
に、当該遠心力に引張られて、ＳＯＧ溶液も同様に図面
の左方向に向かって移動しながら、半導体チップ５のレ
イアウト内部に形成される、下層基板配線６と上層基板
配線４との間の層間膜における段差が埋められてゆく。
その際には、半導体チップ５の外周部近傍に配置されて
いる下層基板配線６にＳＯＧ溶液が到達するに伴ない、
当該下層基板配線６の間隙１から、余分のＳＯＧ溶液を
逐次外部に抜き去ることが可能となる。
に示されるウェハー１９を形成する部分要素であり、層
間の平坦化に必要なＳＯＧ溶液を塗布する際には、当該
ウェハー１９を所定の回転台の上に載置して回転させ、
その上部よりノズルからＳＯＧ溶液を滴下する。これに
より、ウェハー上部に滴下されたＳＯＧ溶液は、ウエハ
ーの回転による遠心力により当該ウェハー外周部に拡散
されて塗布される。その際のウェハーの回転数およびＳ
ＯＧ溶液の塗布量は、予め最適な厚さが塗布されるよう
条件に沿って設定されている。このように、ウェハー回
転の遠心力によって、ＳＯＧ溶液はウェハー１９の隅々
まで拡散されて塗布されるが、半導体チップ５の部分に
おいては、例えば、図９においてウェハー１９が時計回
りで回転される場合には、ウエハー１９の回転による遠
心力が、図面に向かって左方向にかかることになるため
に、当該遠心力に引張られて、ＳＯＧ溶液も同様に図面
の左方向に向かって移動しながら、半導体チップ５のレ
イアウト内部に形成される、下層基板配線６と上層基板
配線４との間の層間膜における段差が埋められてゆく。
その際には、半導体チップ５の外周部近傍に配置されて
いる下層基板配線６にＳＯＧ溶液が到達するに伴ない、
当該下層基板配線６の間隙１から、余分のＳＯＧ溶液を
逐次外部に抜き去ることが可能となる。
【００１７】また、下層基板配線６の間隙１は、ウェハ
ー１９上において、相互に隣接する半導体チップ間の間
隙に位置するスクライブ線領域８の位置と略々一致した
位置に存在しており、これにより、余分のＳＯＧ溶液
は、当該スクライブ線領域８を通して、相互に隣接する
半導体チップ間において行われるＳＯＧ溶液の流入・移
動作用により、ウェハー１９上の各半導体チップ内に、
ＳＯＧ溶液を均一に塗布することが可能となる。なお、
間隙１の形状は、下層基板配線６の形状により規定され
るが、それぞれ図６および図７の隣接する半導体チップ
の下層基板配線６およびスクライブ線領域８の部分拡大
図に示されるように、下層基板配線６の形状としては、
長方形、台形または多角形等の任意の形状とすることが
可能であり、これらの下層基板配線６の形状に対応し
て、間隙１の形状も任意に選択することができる。即
ち、本実施形態においては、下層基板配線６の間隙１を
介して余分なＳＯＧ溶液を抜き出すことが可能となるた
めに、当該下層基板配線６の近傍において、当該ＳＯＧ
溶液によるシリコン酸化膜が厚く形成されて残留するこ
とがなく、これにより、下層基板配線６を上層基板配線
４に接続するためのコンタクト部１０が、外部からの水
分の浸入による下層基板配線６の腐食に起因する半導体
集積回路の機能障害が未然に回避され、当該半導体集積
回路の信頼性を向上させることができる。
ー１９上において、相互に隣接する半導体チップ間の間
隙に位置するスクライブ線領域８の位置と略々一致した
位置に存在しており、これにより、余分のＳＯＧ溶液
は、当該スクライブ線領域８を通して、相互に隣接する
半導体チップ間において行われるＳＯＧ溶液の流入・移
動作用により、ウェハー１９上の各半導体チップ内に、
ＳＯＧ溶液を均一に塗布することが可能となる。なお、
間隙１の形状は、下層基板配線６の形状により規定され
るが、それぞれ図６および図７の隣接する半導体チップ
の下層基板配線６およびスクライブ線領域８の部分拡大
図に示されるように、下層基板配線６の形状としては、
長方形、台形または多角形等の任意の形状とすることが
可能であり、これらの下層基板配線６の形状に対応し
て、間隙１の形状も任意に選択することができる。即
ち、本実施形態においては、下層基板配線６の間隙１を
介して余分なＳＯＧ溶液を抜き出すことが可能となるた
めに、当該下層基板配線６の近傍において、当該ＳＯＧ
溶液によるシリコン酸化膜が厚く形成されて残留するこ
とがなく、これにより、下層基板配線６を上層基板配線
４に接続するためのコンタクト部１０が、外部からの水
分の浸入による下層基板配線６の腐食に起因する半導体
集積回路の機能障害が未然に回避され、当該半導体集積
回路の信頼性を向上させることができる。
【００１８】次に、図８に示される、隣接する半導体チ
ップのスクライブ線領域８の近傍の部分レイアウト図を
参照して、本発明の他の実施形態について説明する。図
８においては、内部回路として、回路１９および２０
と、ボンディングパッド３を含む半導体チップと、回路
２１および２２と、ボンディングパッド３を含む隣接半
導体チップとの間の基板配線部の部分レイアウト配置が
示されており、各半導体チップにおける下層基板配線６
の間隙１は、これらの半導体チップに配置される各回路
１９〜２２の配置位置に対応する位置に設けられてい
る。これらの各回路１９〜２２には、それぞれトランジ
スタおよびトランジスタ相互間を接続する基板配線と同
一層において形成される配線層が存在している。云うま
でもなく、各層間を接続するためのコンタンクト部も存
在しているので、下層基板配線６の近傍に配置される回
路内においても、ＳＯＧ溶液が余分に残留する状態とな
り、コンタクト部における水分の浸入による下層基盤配
線６の腐食が発生して、同様の半導体集積回路の機能障
害が生じるという問題がある。本実施形態においては、
このような障害を回避するために、特に、回路１９〜２
２が配置されている位置の近傍の下層基盤配線６に対し
て間隙１を設けることにより、余分のＳＯＧ溶液を抜き
去ることができるようにして、対応する回路１９〜２２
の内部に、ＳＯＧ溶液による厚いシリコン酸化膜１４が
残留して形成されることを防止し、半導体集積回路の機
能障害を未然に回避することにより信頼性の向上が図ら
れている。
ップのスクライブ線領域８の近傍の部分レイアウト図を
参照して、本発明の他の実施形態について説明する。図
８においては、内部回路として、回路１９および２０
と、ボンディングパッド３を含む半導体チップと、回路
２１および２２と、ボンディングパッド３を含む隣接半
導体チップとの間の基板配線部の部分レイアウト配置が
示されており、各半導体チップにおける下層基板配線６
の間隙１は、これらの半導体チップに配置される各回路
１９〜２２の配置位置に対応する位置に設けられてい
る。これらの各回路１９〜２２には、それぞれトランジ
スタおよびトランジスタ相互間を接続する基板配線と同
一層において形成される配線層が存在している。云うま
でもなく、各層間を接続するためのコンタンクト部も存
在しているので、下層基板配線６の近傍に配置される回
路内においても、ＳＯＧ溶液が余分に残留する状態とな
り、コンタクト部における水分の浸入による下層基盤配
線６の腐食が発生して、同様の半導体集積回路の機能障
害が生じるという問題がある。本実施形態においては、
このような障害を回避するために、特に、回路１９〜２
２が配置されている位置の近傍の下層基盤配線６に対し
て間隙１を設けることにより、余分のＳＯＧ溶液を抜き
去ることができるようにして、対応する回路１９〜２２
の内部に、ＳＯＧ溶液による厚いシリコン酸化膜１４が
残留して形成されることを防止し、半導体集積回路の機
能障害を未然に回避することにより信頼性の向上が図ら
れている。
【００１９】なお、この実施形態においては、内蔵され
る回路１９〜２２のレイアウト位置を、下層基盤配線６
の近傍にまで配置することができるために、半導体チッ
プ・サイズを縮小化することができるという利点があ
る。
る回路１９〜２２のレイアウト位置を、下層基盤配線６
の近傍にまで配置することができるために、半導体チッ
プ・サイズを縮小化することができるという利点があ
る。
【００２０】
【発明の効果】以上説明したように、本発明は、半導体
チップの外周に配置される下層基板配線に対応して所定
数の間隙を設けることにより、ＳＯＧ溶液塗布時に、当
該下層基板配線の段差部分に残留するＳＯＧ溶液によっ
て形成されるシリコン酸化膜に起因して、スルーホール
コンタクトにおける水分浸入による配線の腐食の発生を
未然に防止することが可能となり、半導体集積回路の機
能障害を排除して、その信頼性を向上させることができ
るという効果がある。
チップの外周に配置される下層基板配線に対応して所定
数の間隙を設けることにより、ＳＯＧ溶液塗布時に、当
該下層基板配線の段差部分に残留するＳＯＧ溶液によっ
て形成されるシリコン酸化膜に起因して、スルーホール
コンタクトにおける水分浸入による配線の腐食の発生を
未然に防止することが可能となり、半導体集積回路の機
能障害を排除して、その信頼性を向上させることができ
るという効果がある。
【００２１】また、上記の効果に派生して、半導体チッ
プの内部回路を、当該半導体チップの外周に配置される
下層基板配線の間隙の位置に対応してレイアウトするこ
とにより、当該内部回路を下層基板配線に近接して配置
することが可能となり、これによって、半導体チップの
サイズを縮小化することができるという効果がある。
プの内部回路を、当該半導体チップの外周に配置される
下層基板配線の間隙の位置に対応してレイアウトするこ
とにより、当該内部回路を下層基板配線に近接して配置
することが可能となり、これによって、半導体チップの
サイズを縮小化することができるという効果がある。
【００２２】
【図１】本発明の１実施形態の半導体チップ・レイアウ
トの概要を示す図である。
トの概要を示す図である。
【図２】前記１実施形態の半導体チップ・レイアウトの
部分拡大図である。
部分拡大図である。
【図３】前記１実施形態の基板配線部のＡ−Ａ’線断面
図である。
図である。
【図４】前記１実施形態の基板配線部のＢ−Ｂ’線断面
図である。
図である。
【図５】前記１実施形態の基板配線部のＣ−Ｃ’線断面
図である。
図である。
【図６】前記１実施形態のスクライブ線領域近傍におけ
る下層基板配線の形状を示す図である。
る下層基板配線の形状を示す図である。
【図７】前記１実施形態のスクライブ線領域近傍におけ
る下層基板配線の他の形状を示す図である。
る下層基板配線の他の形状を示す図である。
【図８】本発明の他の実施形態の半導体チップ・レイア
ウトの部分拡大図である。
ウトの部分拡大図である。
【図９】従来例の半導体チップ・レイアウトの概要を示
す図である。
す図である。
【図１０】従来例の基板配線部の断面図である。
【図１１】ウェハー上の半導体チップを示す図である。
１ 間隙 ２ 基板レイアウト配線部 ３ ボンディングパッド ４ 上層基板配線 ５ 半導体チップ ６ 下層基板配線 ７ スルーホールコンタクト ８ スクライブ線領域 ９ 半導体基板 １０ コンタクト部 １１ フィールド酸化膜 １２、１３、１５ 層間膜 １４ シリコン酸化膜 １６ パッシベーション膜 １７ 拡散層 １８ 接触部 １９〜２２ 回路
Claims (3)
- 【請求項１】 ２層以上の基板配線層を有し、これらの
基板配線層間の層間膜形成にシリコン化合物の有機溶液
を用いる半導体集積回路において、 所定のスクライブ線領域に存在する基板配線層の内の最
上層基板配線層を除く他の基板配線層が、前記シリコン
化合物の有機溶液の滞留を逃がすための間隙を、それぞ
れ複数個所に設けた基板配線層として形成される半導体
チップにより構成されることを特徴とする半導体集積回
路。 - 【請求項２】 前記スクライブ線領域に存在する基板配
線層の最上層基板配線層と、当該最上層基板配線層を除
く前記複数個所に間隙を設けた他の基板配線層との間
が、所定のコンタクト部により接続されることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項３】 前記最上層基板配線層を除く前記複数個
所に間隙を設けた他の基板配線層において、当該間隙
が、半導体チップの方形形状に即して設定されるＸ−Ｙ
座標系に対応して、当該Ｘ座標軸に平行して配置される
基板配線層においては相対向する２辺の同一Ｘ座標位置
に配置され、当該Ｙ座標軸平行して配置される基板配線
層においては相対向する２辺の同一Ｙ座標位置に配置さ
れることを特徴とする請求項１または請求項２記載の半
導体集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09103096A JP3098450B2 (ja) | 1997-04-21 | 1997-04-21 | 半導体集積回路 |
| KR1019980014025A KR100283300B1 (ko) | 1997-04-21 | 1998-04-20 | 반도체집적회로 |
| TW087106208A TW393696B (en) | 1997-04-21 | 1998-04-20 | Semiconductor integrated circuit |
| US09/063,712 US5892284A (en) | 1997-04-21 | 1998-04-21 | Semiconductor integrated circuit |
| EP98107252A EP0874398A3 (en) | 1997-04-21 | 1998-04-21 | Semiconductor integrated circuit |
| CN98109259A CN1113394C (zh) | 1997-04-21 | 1998-04-21 | 半导体集成电路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH10294363A true JPH10294363A (ja) | 1998-11-04 |
| JP3098450B2 JP3098450B2 (ja) | 2000-10-16 |
Family
ID=14345111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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| EP (1) | EP0874398A3 (ja) |
| JP (1) | JP3098450B2 (ja) |
| KR (1) | KR100283300B1 (ja) |
| CN (1) | CN1113394C (ja) |
| TW (1) | TW393696B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033388A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 半導体装置とその製造方法 |
Families Citing this family (4)
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|---|---|---|---|---|
| JP3156765B2 (ja) | 1997-08-29 | 2001-04-16 | 日本電気株式会社 | 半導体装置、および半導体装置の製造方法 |
| US8643147B2 (en) * | 2007-11-01 | 2014-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure with improved cracking protection and reduced problems |
| US7906836B2 (en) * | 2008-11-14 | 2011-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Heat spreader structures in scribe lines |
| KR101563409B1 (ko) * | 2010-11-04 | 2015-10-26 | 샤프 가부시키가이샤 | 반도체 장치, 표시 장치, 및 반도체 장치 및 표시 장치의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018934A (ja) * | 1983-07-13 | 1985-01-31 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JP2856489B2 (ja) * | 1990-03-19 | 1999-02-10 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH05190689A (ja) * | 1992-01-09 | 1993-07-30 | Yamaha Corp | 多層配線形成法 |
| US5441915A (en) * | 1992-09-01 | 1995-08-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Process of fabrication planarized metallurgy structure for a semiconductor device |
| JPH0714806A (ja) * | 1993-06-15 | 1995-01-17 | Nec Yamaguchi Ltd | 半導体集積回路装置 |
| JP2894165B2 (ja) * | 1993-07-24 | 1999-05-24 | ヤマハ株式会社 | 半導体装置 |
| JP2755131B2 (ja) * | 1993-10-27 | 1998-05-20 | 日本電気株式会社 | 半導体装置 |
| US5602423A (en) * | 1994-11-01 | 1997-02-11 | Texas Instruments Incorporated | Damascene conductors with embedded pillars |
| US5757077A (en) * | 1995-02-03 | 1998-05-26 | National Semiconductor Corporation | Integrated circuits with borderless vias |
| JP2940432B2 (ja) * | 1995-04-27 | 1999-08-25 | ヤマハ株式会社 | 半導体装置とその製造方法 |
| JPH0955425A (ja) * | 1995-08-10 | 1997-02-25 | Mitsubishi Electric Corp | 多層Ａｌ配線構造を有する半導体装置およびその製造方法 |
| US5847464A (en) * | 1995-09-27 | 1998-12-08 | Sgs-Thomson Microelectronics, Inc. | Method for forming controlled voids in interlevel dielectric |
-
1997
- 1997-04-21 JP JP09103096A patent/JP3098450B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-20 TW TW087106208A patent/TW393696B/zh not_active IP Right Cessation
- 1998-04-20 KR KR1019980014025A patent/KR100283300B1/ko not_active IP Right Cessation
- 1998-04-21 US US09/063,712 patent/US5892284A/en not_active Expired - Fee Related
- 1998-04-21 CN CN98109259A patent/CN1113394C/zh not_active Expired - Fee Related
- 1998-04-21 EP EP98107252A patent/EP0874398A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033388A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 半導体装置とその製造方法 |
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