KR100283300B1 - 반도체집적회로 - Google Patents

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KR100283300B1
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Abstract

SOG 용액도포에 기인하여, 외부로부터의 수분침입에 의해 발생하는 기능장해를 배제하여, 반도체 집적회로의 신뢰성을 유지한다.
반도체칩 (5) 의 제 1 배선층에 형성되는 하층기판배선 (6) 은, 당해 반도체칩 (5) 의 외주의 스크라이브선 영역 (8) 의 근방에서, 반도체칩 (5) 을 둘러싸는 형태로 배치되어 있고, 인접하는 하층기판배선 (6) 의 사이에는, SOG 액을 외방으로 달아나게 하기 위한 간극 (1) 이 설치되어 있다. 이들의 하층기판배선 (6) 은, 스루홀 콘택트를 통하여 상층기판배선층에 접속되어 있지만, SOG 용액 도포시에서는, 이들의 간극 (1) 을 통하여 SOG 용액이 외방으로 빠지고, 이로써, 상기 하층기판배선 (6) 의 단차부분의 잔류 SOG 용액에 의한 실리콘산화막에 기인하는, 스루홀 콘택트의 수분침입에 의한 배선의 부식 발생이 미연에 방지되어, 반도체 집적회로의 기능 및 신뢰성이 유지된다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로에 관하며, 특히 배선 층간막 형성에 실리콘 화합물의 유기용제 도포공정이 적용되는 다층 배선구조의 반도체 집적회로에 관한 것이다.
종래, 이와 같은 반도체 집적회로에 있어서는, 구성내용의 소자수의 증대, 칩크기의 축소 등의 요청에 대응하여, 반도체 프로세스의 고밀도화가 필수조건으로 되어 있다. 이것에 대응하는 수법으로서는 여러 가지의 방법이 있는데, 그 중에서도, 반도체 집적회로의 구조를 다층 배선구조로 하는 것이, 비교적으로 간단하게 고밀도화의 실현이 달성되는 방법으로 알려져 있다. 그러나, 이 다층 배선구조에 의한 경우에 있어서도, 배선층을 중첩하면 중첩할수록, 그 층간에 요철이 발생하는 상태가 되며, 이로써, 배선의 미세화에 대한 한계가 발생함과 동시에, 배선재료의 단차부에서의 절단장해 및 배선수명을 단명화한다는 장해가 발생하여, 반도체 집적회로의 신뢰성을 열화시킨다는 문제점이 생긴다. 따라서, 배선의 미세화와 함께, 동시에 층간의 평탄화를 실현하는 것이 중요해진다.
이 평탄화 기술로서는, 예를 들면, 2 층 알루미늄 프로세스의 경우에는, 1 층째와 2 층째의 알루미늄층간에, 스핀 온 글래스 (Spin-On-Glass) 용액 (이하, SOG 용액이라 약칭) 을 도포한다는 처리방법이 실시되고 있다. 당해 SOG 용액의 도포방법으로서는, 반도체제조의 프로세스에 의해 여러 가지의 방법을 생각할 수 있는데, 예를 들면, 하나의 방법으로서는, 층간막 형성후에 있어서, 웨이퍼를 그 중심을 축으로 회전시키고, 그 상방으로부터 SOG 용액을 적하하여, 회전의 원심력에 의해, SOG 용액을 웨이퍼의 구석구석까지 확산시켜 도포하는 방법이 이용되고 있다. 그 SOG 용액의 도포후에 있어서는, 웨이퍼에 열처리를 하여, SOG 용액의 유기용제를 증발시킴과 동시에, 실리콘 화합물의 탈수 및 중합반응을 진행시킴으로써, 실리콘 산화막이 형성된다. 이와 같이 하여, 웨이퍼 표면전체에 형성되는 실리콘 산화막을 에칭백함으로써, 불필요한 실리콘 산화막을 제거하고, 1 층째 알루미와 2 층째 알루미의 층간막의 단차만이 매입되는 상태로 함으로써 평탄화가 실현되고 있다.
통상은, 스크라이브선 영역 또는 그 근방에는, 1 층째의 하층 기판 배선층에 기판배선이 설치되어 있고, 소정의 콘택트부에 의해, 당해 기판배선을 반도체 기판에 접속함으로써 기판전위가 공급되고 있다. 그 기판배선은, 각 반도체칩을 일주하여 닫도록 형성되어 있으며, 게다가 기판배선부분은 배선재의 두께에 의해 부풀어오른 구조로 되어 있기 때문에, 상기와 같이 웨이퍼 상에, 회전에 의한 원심력을 이용하여 SOG 용액을 도포할 때에는, 요부 이외에 부착된 SOG 용액은 달아날 곳이 없어 막혀버리고, 당해 SOG 용액의 도포에 의해 형성되는 실리콘 산화막은 이 단차부분 부근에서 두껍게 부풀어오른 상태로 형성되어 있다. 이하에서는, 도 9 및 도 10을 참조하여, 그 구체예에 대하여 설명한다.
도 9 는, 종래의 반도체 집적회로에 있어서, 도 11 에 나타내는 웨이퍼 (19) 상에 배치되는 하나의 반도체칩 (5) 을 픽업하여, 당해 반도체칩 (5) 에서의 하층기판배선 (6) 의 배치예를 나타낸 도면이다. 또, 도 10 은, 당해 종래예에서의, SOG 용액이 두껍게 부착된 상태의 기판배선부를 나타낸 부분단면도이다.
이 반도체칩 (5) 에서의 제 1 배선층에 형성되는 하층기판배선 (6) 은, 반도체칩 (5) 의 외주에 위치하는 스크라이브선 영역 (8) 의 근방에서, 당해 반도체칩 (5) 을 닫는 형태로 배치되어 있다. 이 하층기판배선 (6) 은, 반도체 기판 (9) 으로부터, 필드 산화막 (11), 층간막 (12) 에 의해 생긴 단차 상에 걸쳐 형성되어 있다. 따라서, 스크라이브선 영역 (8) 근방의 영역뿐만아니라, 층간막 (12) 상에 제 1 배선층이 존재하는 장소와, 존재하지 않는 장소에서는, 그 배선층 자신의 두께에 의해, 더욱 층간막 (13) 상에 단차가 발생하게 된다. 이 단차를 매입하기 위해, 상기 SOG 용액을 도포하여 건조시켜, 그 평탄화가 도모되어 있다. 이 반도체칩 (5) 에 있어서는, 스크라이브선 영역 (8) 또는 그 근방의 영역에는, 도 10 에 나타나는 바와 같이, 1 층째의 배선층에 하층 기판배선 (6) 이 설치되어 있고, 이 하층 기판배선 (6) 은 콘택트부 (10) 를 통하여 반도체 기판 (9) 에 접속되어, 소정의 기판전위가 공급되도록 되어 있다.
상기의 종래의 반도체 집적회로에 있어서는, SOG 용액의 도포후에 있어서, 열처리에 의해 SOG 용액에 의해 형성된 실리콘산화막의 불필요한 부분을 에칭백하지만, 도 10 의 단면도에 나타나는 바와 같이, SOG 용액의 유기용액이 단차부의 요부가 적당히 매입되는 정도만큼 에칭백하면, 1 층째와 2 층째의 층간막의 아래에 있는 배선재의 두께에 의해, 당해 층간막이, 배선재의 부풀어오른 부분에 잔류하는 상태로 되어, SOG 용액 도포후에 형성되는 2 층째의 상층 기판 배선층 (4) 과 도포전에 형성되는 1 층째의 하층 기판배선 (6) 을 접속하기 위한 스루홀 콘택트 (7) 를 개구하면, 당해 콘택트홀부의 일부에, 배선과 SOG 용액에 의해 형성되는 실리콘 산화막 (14) 과의 사이에 접촉부 (18) 가 생긴다.
이 접촉부 (18) 가 발생함으로써, 웨이퍼 (19) 가 스크라이브선 영역 (8)에서 각 반도체칩으로 분단되어, 프레임 등에 마운트되고, 몰드 수지등에 의해 봉입되어 제품화된 후의 단계에 있어서, 주위환경에 의해, 당해 반도체 집적회로의 외부로부터, 몰드수지와 리드프레임과의 계면으로부터 수분이 침투하는 경우에는, 당해 수분이 스크라이브선 영역 (8) 으로부터 실리콘산화막 (14) 에 흡수되어 반도체칩 (5) 의 내부에 침입하여, 하층 기판배선 (6) 에 도달하고, 당해 하층 기판배선 (6) 이 부식되는 상태로 되어, 더욱 시간의 경과와 함께, 당해 부식이, 스루홀 콘택트 (7) 를 통하여 상층 기판배선 (4) 에도 도달하여, 최악의 경우에는, 하층 기판배선 (6) 과 반도체기판 (9) 을 접속하고 있는 콘택트부 (10) 가 절연상태로 되어, 반도체 집적회로의 동작불량의 요인이 된다는 결점이 있다.
본 발명의 반도체 집적회로는, 2 층 이상의 기판배선층을 갖고, 이들의 기판배선층간의 층간막형성에 실리콘 화합물의 유기용액을 이용하는 반도체 집적회로에 있어서, 소정의 스크라이브선 영역에 존재하는 기판배선층 중의 최상층 기판배선층을 제외하는 다른 기판배선층이, 상기 실리콘 화합물의 유기용액의 체류를 달아나게 하기위한 간극을, 각각 복수개소에 설치한 기판 배선층으로 형성되는 반도체칩에 의해 구성되는 것을 특징으로 하고 있다. 또한, 상기 스크라이브선 영역에 존재하는 기판배선층의 최상층 기판배선층과, 당해 최상층 기판배선층을 제외하는 상기 복수개소에 간극을 설치한 다른 기판배선층과의 사이는, 소정의 콘택트부에 의해 접속되도록 하여도 되며, 또, 상기 최상층 기판배선층을 제외하는 상기 복수개소에 간극을 설치한 다른 기판배선층에 있어서, 당해 간극을, 반도체칩의 방형형상에 맞추어 설정되는 X-Y 좌표계에 대응하여, 당해 X 좌표축에 평행하여 배치되는 기판배선층에 있어서는 서로 대향하는 2 변의 동일 X 좌표위치에 배치하고, 당해 Y 좌표축에 평행하여 배치되는 기판배선층에 있어서는 서로 대향하는 2 변의 동일 Y 좌표위치에 배치하도록 하여도 된다.
도 1 은 본 발명의 1 실시형태의 반도체칩·레이아웃의 개요를 나타낸 도면이다.
도 2 는 상기 1 실시형태의 반도체칩·레이아웃의 부분확대도이다.
도 3 은 상기 1 실시형태의 기판배선부의 A-A' 선의 단면도이다.
도 4 는 상기 제 1 실시형태의 기판배선부의 B-B' 선의 단면도이다.
도 5 는 상기 제 1 실시형태의 기판배선부의 C-C' 선의 단면도이다.
도 6 은 상기 제 1 실시형태의 스크라이브선 영역부근에서의 하층기판배선의 형상을 나타내는 도면이다.
도 7 은 상기 제 1 실시형태의 스크라이브선 영역부근에서의 하층기판배선의 다른 형상을 나타내는 도면이다.
도 8 은 본 발명의 다른 실시형태의 반도체칩·레이아웃의 부분확대도이다.
도 9 는 종래예의 반도체칩·레이아웃의 개요를 나타내는 도면이다.
도 10 은 종래예의 기판배선부의 단면도이다.
도 11 은 웨이퍼상의 반도체칩을 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 간극
2 : 기판 레이아웃 배선부
3 : 본딩패드
4 : 상층기판배선
5 : 반도체칩
6 : 하층기판배선
7 : 스루홀 콘택트
8 : 스크라이브선 영역
9 : 반도체기판
10 : 콘택트부
11 : 필드산화막
12, 13, 15 : 층간막
14 : 실리콘산화막
16 : 부동화막
17 : 확산층
18 : 접촉부
19 ∼ 22 : 회로
다음에 본 발명에 대하여 도면을 참조하여 설명한다. 도 1 은, 본 발명의 1 실시형태에 포함되는 반도체칩 (5) 을 픽업하여, 당해 반도체칩 (5) 에서의 하층 기판배선 (6) 의 배치예의 개요를 나타내는 도면이고, 도 2 는, 당해 반도체칩 (5) 과 인접하는 반도체칩과의 사이의 스크라이브선 영역 (8) 을 중심으로 하는, 양 반도체칩의 상층 기판배선 (4) 및 하층 기판배선 (6) 을 포함하는 기판배선부의 부분확대도이다. 그리고, 도3 , 도 4 및 도 5 는, 각각 도 2 의 부분확대도에서의 A-A' 선 단면도, B-B' 선 단면도 및 C-C' 선단면도이다.
반도체칩 (5) 에서의 제 1 배선층에 형성되는 하층기판배선 (6) 은, 당해 반도체칩 (5) 의 외주에 위치하는 스크라이브선 영역 (8) 의 근방에서, 당해 반도체칩 (5) 을 닫는 형태로 배치되어 있고, 상호 인접하는 하층기판배선 (6) 의 사이에는, SOG 액을 달아나도록 작용하는 간극 (1) 이 설치되어 있다. 이들의 간극 (1) 에 의해 분단되어 있는 하층 기판배선 (6) 은, 도 2 의 부분확대도에 나타나는 바와 같이, 스루홀 콘택트 (원형으로 나타낸 ; 7) 에 의해, 상층기판배선 (4) 에 접속되어 있고, 상기와 같이, 반도체칩 (5) 의 외주를 일주하는 형태로 배치되어 있다, 이들의 하층 기판배선 (6) 은, 도 3 에 나타나는 반도체기판 (9) 에 필요한 전위에 대응하여, 예를 들면, 패드 또는 기판전위 발생회로 (모두 도시생략) 에 접속되어 필요한 공급을 받지만, 이와 같이 패드 또는 기판전위 발생회로가 복수개 존재하는 경우에는, 하층기판배선 (6) 은, 반도체칩 (5) 에 대하여 일주하는 상태로 배치되는 일이 없이, 도중에 분단되어 배치되는 경우도 있을 수 있다.
다음으로, 본 실시형태에서의, SOG 용액을 달아나게 하기위한 하층기판배선 (6) 의 간극 (1) 및 당해 간극 (1) 근방에서의 레이아웃 배치에 대하여 설명한다. SOG 용액을 달아나게 하기위한 하층기판배선 (6) 의 간극 (1) 은, 하층기판배선 (6) 의 패터닝시에 형성된다. 이 간극 (1) 의 배치치수의 크기는 임의로 설정하는 것이 가능하고, 그 배치장소에 따라 동일한 간극치수로 규정하여 설정할 필요는 없다. 도 3 은 상기와 같이, 도 2 의 확대도에서의 A-A' 선단면을 나타내는 도면이고, 상층기판배선 (4), 하층기판배선 (6), 스루홀 콘택트 (7), 스크라이브선 영역 (8), 반도체기판 (9), 콘택트부 (10), 필드산화막 (11), 층간막 (12, 13 및 15), 실리콘 산화막 (14), 부동화막 (16) 및 확산층 (17) 을 포함하는 적층관계를 나타내고 있다.
도 3에서, 층간막 (12) 은, 하층기판배선 (6) 과 필드산화막 (11) 의 사이에 형성되는 층간막으로, 하층기판배선 (6) 은, 당해 층간막 (12) 의 상부에 형성되어는 있지만, 당해 하층기판배선 (6) 이 반도체기판 (9) 에 접속되는 위치에서는, 콘택트 공정에 있어서, 실리콘 산화막 (14) 을 에칭에 의해 제거함으로써, 콘택트부 (10) 를 통하여 반도체기판 (9) 에 접속되어 있다. 또, 상층기판배선 (4) 은, 스루홀 콘택트 (7) 를 통하여 하층기판배선 (6) 에 접속되어 있고, 상층기판배선 (4) 으로부터 공급되는 전위는, 이 스루홀 콘택트 (7) 를 통하여 하층기판배선 (6) 에 공급된다. 부동화막 (16) 은, 반도체칩 (5) 의 표면보호막으로, 실리콘산화막 (14) 은, 상기 SOG 용액에 의해 형성되고, 하층기판배선 (6) 과 상층기판배선 (6) 사이의 층간막 단차를 충전하도록 적층 배치되어 있다.
또, 도 4 는, 도 2 의 확대도에서의 B-B' 선의 단면을 나타낸 도면으로, 도 3 의 단면도와는 다르며, 스루홀 콘택트 (7) 가 존재하지 않는 부위에 대응하는 단면도로 나타나 있다. 즉, 상층기판배선 (4), 하층기판배선 (6), 스크라이브선 영역 (8), 반도체기판 (9), 콘택트부 (10), 필드산화막 (11), 층간막 (12, 13 및 15), 실리콘산화막 (14) 및 부동화막 (16) 을 포함하는 적층관계가 나타나 있다. 이 경우에서의 각 구성요소의 내용에 대해서는, 상기 스루홀 콘택트 (7) 를 제외하고, 도 3 의 경우와 동일하여, 설명의 중복을 피하기 위해 그 설명은 생략한다.
또, 도 5 는, 도 2 의 확대도에서의 C-C' 선의 단면을 나타낸 도면으로, 도 3 의 단면도와는 다르게, 하층기판배선 (6) 에서의 간극 (1) 이 존재하는 부위에 대응하는 단면도로 나타나 있다. 즉, 상층기판배선 (4), 스크라이브선 영역 (8), 반도체기판 (9), 콘택트부 (10), 필드산화막 (11), 층간막 (12, 13 및 15), 실리콘산화막 (14), 부동화막 (16) 및 확산층 (17) 을 포함하는 적층관계가 나타나 있고, 하층기판배선 (6) 및 스루홀 콘택트 (7) 는 존재하고 있지 않다. 도 5에서 명확한 바와 같이, 이 간극 (1) 의 위치에 대응하는 부위에 있어서는, 하층기판배선 (6) 에 기인하는 층간막의 단차는 발생하지 않는다.
도 1 에 나타나는 반도체칩 (5) 은, 도 11 에 나타나는 웨이퍼 (19) 를 형성하는 부분요소로, 층간의 평탄화에 필요한 SOG 용액을 도포할 때에는, 당해 웨이퍼 (19) 를 소정의 회전대의 위에 탑재하여 회전시키고, 그 상부에서 노즐로부터 SOG 용액을 적하한다. 이로써, 웨이퍼 상부에 적하된 SOG 용액은, 웨이퍼의 회전에 의한 원심력에 의해 당해 웨이퍼 외주부에 확산되어 도포된다. 그 때의 웨이퍼의 회전수 및 SOG 용액의 도포량은, 미리 최적한 두께가 도포되도록 조건에 따라 설정되어 있다. 이와 같이, 웨이퍼 회전의 원심력에 따라, SOG 용액은 웨이퍼 (19) 의 구석구석까지 확산되어 도포되지만, 반도체칩 (5) 의 부분에서는, 예를 들면, 도 9에서 웨이퍼 (19) 가 시계방향으로 회전되는 경우에는, 웨이퍼 (19) 의 회전에 의한 원심력이, 도면을 향해 왼쪽방향으로 걸리게 되기 때문에, 당해 원심력에 당겨져, SOG 용액도 동일하게 도면의 왼쪽방향을 향해 이동하면서, 반도체칩 (5) 의 레이아웃 내부에 형성되는, 하층기판배선 (6) 과 상층기판배선 (4) 과의 사이의 층간막에서의 단차가 매입되어 간다. 그 때에는, 반도체칩 (5) 의 외주부 근방에 배치되어 있는 하층기판배선 (6) 에 SOG 용액이 도달됨에 따라, 당해 하층기판배선 (6) 의 간극 (1) 으로부터, 여분의 SOG 용액을 점점 외부로 빼내는 것이 가능해진다.
또, 하층기판배선 (6) 의 간극 (1) 은, 웨이퍼 (19) 상에서, 상호 인접하는 반도체칩간의 간극에 위치하는 스크라이브선 영역 (8) 의 위치와 거의 일치한 위치에 존재하고 있고, 이로써, 여분의 SOG 용액은, 당해 스크라이브선 영역 (8) 을 통하여, 상호 인접하는 번도체칩 사이에서 실시되는 SOG 용액의 유입·이동작용에 의해, 웨이퍼 (19) 상의 각 반도체칩 내에, SOG 용액을 균일하게 도포하는 것이 가능해진다. 또한, 간극 (1) 의 형상은, 하층기판배선 (6) 의 형상에 의해 규정되지만, 각각 도 6 및 도 7 의 인접하는 반도체칩의 하층기판배선 (6) 및 스크라이브선 영역 (8) 의 부분확대도에 나타나는 바와 같이, 하층기판배선 (6) 의 형상으로서는, 장방형, 사다리꼴 또는 다각형 등의 임의의 형상으로 하는 것이 가능하고, 이들의 하층기판배선 (6) 의 형상에 대응하여, 간극 (1) 의 형상도 임의로 선택할 수 있다. 즉, 본 실시형태에 있어서는, 하층기판배선 (6) 의 간극 (1) 을 통하여 여분의 SOG 용액을 빼내는 것이 가능해지기 때문에, 당해 하층기판배선 (6) 의 근방에서, 당해 SOG 용액에 의한 실리콘산화막이 두껍게 형성되어 잔류하는 일이 없고, 이로써, 하층기판배선 (6) 을 상층기판배선 (4) 에 접속하기 위한 콘택트부 (10) 가, 외부로부터의 수분의 침입에 의한 하층기판배선 (6) 의 부식에 기인하는 반도체 집적회로의 기능장해가 미연에 회피되어, 당해 반도체 집적회로의 신뢰성을 향상시킬 수 있다.
다음으로, 도 8 에 나타나는, 인접하는 반도체칩의 스크라이브선 영역 (8) 근방의 부분 레이아웃 도면을 참조하여, 본 발명의 다른 실시형태에 대하여 설명한다. 도 8 에 있어서는, 내부회로로서, 회로 (19 및 20) 와, 본딩패드 (3) 를 포함하는 반도체칩과, 회로 (21 및 22) 와, 본딩패드 (3) 를 포함하는 인접 반도체칩과의 사이의 기판배선부의 부분레이아웃 배치가 나타나 있고, 각 반도체칩에서의 하층기판배선 (6) 의 간극 (1) 은, 이들의 반도체칩에 배치되는 각 회로 (19 ∼ 22) 의 배치위치에 대응하는 위치에 설치되어 있다. 이들의 각 회로 (19 ∼ 22) 에는, 각각 트랜지스터 및 트랜지스터 상호간을 접속하는 기판배선과 동일층에서 형성되는 배선층이 존재하고 있다. 말할필요도 없이, 각 층간을 접속하기 위한 콘택트부도 존재하고 있으므로, 하층기판배선 (6) 의 근방에 배치되는 회로내에서도, SOG 용액이 더 잔류하는 상태로 되어, 콘택트부에서의 수분의 침입에 의한 하층기판배선 (6) 의 부식이 발생하여, 동일한 반도체 집적회로의 기능장해가 발생한다는 문제가 있다. 본 실시형태에 있어서는, 이와 같은 장해를 회피하기 위해, 특히, 회로 (19 ∼ 22) 가 배치되어 있는 위치 근방의 하층기판배선 (6) 에 대하여 간극 (1) 을 설치함으로써, 여분의 SOG 용액을 빼낼 수 있도록 하여, 대응하는 회로 (19 ∼ 22) 의 내부에, SOG 용액에 의한 두꺼운 실리콘산화막 (14) 이 잔류하여 형성되는 것을 방지하고, 반도체 집적회로의 기능장해를 미연에 회피함으로써 신뢰성의 향상이 도모되고 있다.
또한, 이 실시형태에 있어서는, 내장되는 회로 (19 ∼ 22) 의 레이아웃 위치를, 하층기판배선 (6) 의 근방에까지 배치할 수 있기 때문에, 반도체칩·크기를 축소화할 수 있다는 이점이 있다.
이상 설명한 바와 같이, 본 발명은, 반도체칩의 외주에 배치되는 하층기판배선에 대응하여 소정수의 간극을 설치함으로써, SOG 용액 도포시에, 당해 하층기판배선의 단차부분에 잔류하는 SOG 용액에 의해 형성되는 실리콘산화막에 기인하여, 스루홀 콘택트에서의 수분침입에 의한 배선의 부식의 발생을 미연에 방지할 수 있게 되어, 반도체 집적회로의 기능장해를 배제하여, 그 신뢰성을 향상시킬 수 있다는 효과가 있다.
또, 상기의 효과에 파생하여, 반도체칩의 내부회로를, 당해 반도체칩의 외주에 배치되는 하층기판배선의 간극의 위치에 대응하여 레이아웃함으로써, 당해 내부회로를 하층기판배선에 근접하여 배치하는 것이 가능해져, 이로써, 반도체칩의 크기를 축소화할 수 있다는 효과가 있다.

Claims (3)

  1. 2 층 이상의 기판배선층을 가지며, 이들의 기판배선층 사이의 층간막 형성에 실리콘 화합물의 유기용액을 이용하는 반도체 집적회로에 있어서,
    소정의 스크라이브선 영역에 존재하는 기판배선층 중의 최상층 기판배선층을 제외하는 다른 기판배선층이, 상기 실리콘 화합물의 유기용액의 체류를 달아나게 하기위한 간극을 각각 복수개소에 설치한 기판배선층으로 형성되는 반도체칩에 의해 구성되는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서, 상기 스크라이브선 영역에 존재하는 기판배선층의 최상층 기판배선층과, 당해 최상층 기판배선층을 제외하는 상기 복수개소에 간극을 설치한 다른 기판배선층과의 사이가, 소정의 콘택트부에 의해 접속되는 것을 특징으로 하는 반도체 집적회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 최상층 기판배선층을 제외한 다른 기판 배선층의 복수 지점에 설치되는 상기 간극은, 상기 반도체칩의 직사각형 형상에 따라 설정되는 X-Y 좌표계에 대응하여, 상기 X 좌표축에 평행하게 배치되는 기판배선층에 대해서는 서로 마주보는 2 변의 X 좌표가 동일한 위치에, 그리고 상기 Y 좌표축에 평행하게 배치되는 기판배선층에 대해서는 서로 마주보는 2 변의 Y 좌표가 동일한 위치에 각각 배치되는 것을 특징으로 하는 반도체 집적회로.
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