TW393696B - Semiconductor integrated circuit - Google Patents

Description

經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 【發明所屬技術領域】 本發明係關於半導體積體電路，尤其係關於在配線層 間膜之形成應用矽化合物之有機溶劑塗抹製程之多層配線 構造之半導體積體電路。 【習知技術】 以前，在這種半導體積體電路，在應付構成內容之元 件數之增多、晶片尺寸之縮小等要求上，半導體製程之高 密度化成爲必需條件。在其應付手法上有各種方法，但是 其中將半導體積體電路之構造採用多層配線構造以比較容 易實現高密度化之方法而周知。可是，在利用該多層配線 構造之情況，也變成配線層愈重疊在其層間愈發生凹凸之 狀態，因而，發生對於配線微細化之界限，而且發生了在 配線材料之段差部之切斷故障及配線壽命縮短之故障，引 起使半導體積體電路之可靠性降低之問題。因此，與配線 之微細化一起也同時實現層間之平坦化變得重要。 在該平坦化技術上，例如在2層鋁製程，在第1層和 第2層之鋁層間進行塗抹Spin-On-Glass溶液（以下簡稱爲 SOG溶液）之處理方法。在該SOG溶液之塗抹方法上， 依據半導體裝造之製程想出各種方法，例如其中一種方法 係，在層間膜形成後，使晶圓以其中心爲軸旋轉後，自其 上方滴下SOG溶液，利用旋轉之離心力使SOG溶液擴散 到晶圓之各角落之塗抹方法。在塗抹SOG溶液後，對晶圓 進行熱處理，使SOG溶液之有機溶齊ί蒸發，而且藉著令進 行矽化合物之脫水及聚合反應，形成矽氧化膜。照這樣做， 2 (請先閱讀背面之注意事項再填寫本頁) -裝 訂 本紙張尺度適用中阈阀家彳> Λ4規格（2】0/2(厂公釐 五、發明説明（） .¾濟部中央核準局員H'消費合作、社印製 本紙张 藉著蝕刻在晶圓表面整體形成之矽氧化膜’除去不要的砂 氧化膜，以只充塡第1層鋁和第2層鋁之層間膜之段差之 狀態實現平坦化。 一般，在劃線區域8或附近，在第1層之下層基板配 線層設置基板配線，藉著利用指定之接點部連接該基板配 線和半導體基板，供，铪基板電位。該基板配線如繞各半導 體晶片一周並閉合般形成，而且基板配線部分，因利用配 線材料之厚度變成隆起之構造，如上述所示，在晶圓上， 在利用旋轉之離心力塗抹S0G溶液時，除了凹處以外所附 餮之SOG溶液無排出地方而被堵住，利用塗抹S0G溶液 而形成之矽氧化膜在該段差部分以厚厚隆起之狀態形成。 在以下參照圖9及圖10說明其具體實例。 圖9係在習知之半導體積體電路’拾取配置在圖11 所希晶圓19上之一個半導體晶片5 ’表示下層基板配線6 在該半導體晶片5之配置例之圖。又，圖1〇係表示在該習 知例之厚厚地附著了 SOG溶液之狀態之基板配線部之部 $剤面圖。 在該半導體晶片5之第1配線層所形成之下層基板配 線6，在位於半導體晶片5之外周之劃線區域8之附近， 以_合該半導體晶片5之形態配置。所形成之該下層基板 配線6自半導體基板9到由場氧化膜11、層間膜12所產 生之段差上。因此’不僅劃線區域8之附近之區域，在層 間腾12上存在第1配線層之場所和不存在之場所，利用其 酉己線層本身之厚度又在層間膜13上發生段差。爲了充塡該 (請先閱讀背面之注意事項再填寫本頁) 丨裝‘ 訂 線 11中國内家樣辛（（.NS ) Λ4規格（21():乂;W公筇） 經濟部中央標準局負工消費合作社印製 A7 ___B7 五、發明説明（） 段差，塗抹該SOG溶液並令乾燥，以使其平坦化。在該半 導體晶片5，在劃線區域8或其附近之區域，如圖1〇所示， 在第1層之配線層設置下層基板配線6，該下層基板配線6 經由接點部10和半導體基板9連接，供給指定的基板電 位。 【發明要解決之課題】 在上述習知之半導體積體電路，在塗抹SOG溶液後， 利用熱處理蝕刻由SOG溶液形成之矽氧化膜之不要部 分，但是如圖10所示，蝕刻成SOG溶液之有機溶液剛好 只充塡段差部之凹處時，由於位於第1層和第2層之層間 膜之下之配線材料之厚度，該層間膜變成殘留在配線材料 之隆起部分之狀態，將用以連接在塗抹SOG溶液後所形成 第2層之上層基板配線4和在塗抹前所形成第1層之下層 基板配線ό之通孔接點7開孔時，在該接點孔部之一部分 發生位於配線和由SOG溶液所形成之矽氧化膜14之間之 接觸部18。 由於發生該接觸部18，晶圓19在劃線區域8被各半 導體晶片分開，在裝在框架等後利用模製樹脂等封入而產 品化之後面階段，由於周圍環境，水分自該半導體積體電 路之外部由模製樹脂和導線架之界面侵入之情況，該水分 自劃線區域8被矽氧化膜14吸收而侵入半導體晶片5之內 部，到達下層基板配線6，該下層基板配線6變成腐蝕之 狀態，更隨著時間經過，該腐飩經由通孔接點7也到達上 層基板配線4，在最壞之情況，連接下層基板配線6和半 4 本紙張尺度適用中國國家標準（CNS ) Α4規格（2Η>X297公釐） (請先閲讀背面之注意事項再填寫本頁) •装· 訂 線

經濟部中央榡準局員工消費合作社印製 五、發明说明（） 導體基板9之接點部1〇變成絕緣狀態，有成爲半導體積體 電路動作不良之要因的缺點。 【解決課題之方式】 本發明之半導體積體電路，係具有二層以上之基板配 線層，並在這些基板配線層間之層間膜形成時，使用矽化 合物之有機溶液；其特徵爲:該半導體積體電路係由下述半 導體晶片所構成，該半導體晶片係被形成爲:在位於指定之 劃線區域之基板配線層中之.最上層基板配線層除外之其他 的基板配線層，分別設置了多處用以排掉該矽化合物之滯 留之有機溶液之間隙的基板配線層。此外’也可使得位於 該劃線區域之基板配線層之最上層基板配線層和該最上層 基板配線層除外之在該多處設置了間隙之其他的基板配線 層之間利用指定之接點部連接。又’也可使得在該最上層 基板配線層除外之在該多處設置了間隙之其他的基板配線 層’該間隙和配合半導體晶片之方形形狀設定之X-Y座標 系統對應，在和該X座標軸平行配置之基板配線層配置在 相向二邊之同一 X座標位置，而在和該Y座標軸平行配置 之基板配線層配置在相向二邊之同一 Y座標位置。 【發明之實施例】 其次，參照圖面說明本發明。圖1係以本發明之實施 例1所含半導體晶片5爲例’表示在該半導體晶片5之下 層基板配線6之配置例之槪要之圖。圖2係以該半導體晶 片5和相鄰半導體晶片之間之晝IJ線區域8爲中心之包含兩 5 本紙張>7、度適;;〗屮我丨_^莩浩今、$)/、4現格（2丨〇>1297公筇） (請先閱讀背面之注意事項再填寫本頁) k . 裝·

、1T 線 經濟部中央標準局員工消費合作社印製 A7 ___B7 五、發明説明（） 半導體晶片之上層基板配線4及下層基板配線ό之基板配 線部之部分放大圖。圖3、圖4及圖5分別是在圖2之部 分放大圖之沿著Α-Α ‘線方向之剖面圖、沿著Β-Β ‘線方 向之剖面圖、及沿著C-C ‘線方向之剖面圖。 在半導體晶片5之第一配線層形成之下層基板配線 6，在位於該半導體晶片5之外周之劃線區域8之附近， 以將該半導體晶片5閉合之形態配置，在彼此相鄰之下層 基板配線ό之間設置間隙1，使得排掉SOG溶液。利用這 些間隙1分開之下層基板配線6如在圖2之部分放大圖所 示，利用通孔接點（用圓形表示）7和上層基板配線4連 接，如上述所示，以將半導體晶片5之外周繞一圏之形式 配置。這些下層基板配線6和圖3所示半導體基板9所需 電位對應，例如和Pad或基板電位產生電路（圖上都未示) 連接並接受必要的電位，但是在像這樣存在多個Pad或基 板電位產生電路之情況，也可能下層基板配線6不是以對 於半導體晶片5繞一圏之狀態配置，而在中途分開配置。 其次，說明在本實施形態之用以排掉SOG溶液之下層 基板配線6之間隙1及在該間隙1之附近之佈置配置。用 以排掉SOG溶液之下層基板配線6之間隙1係在形成下層 基板配線6之電路圖形時形成。該間隙1之配置尺寸之大 小可任意設定，不必依據其配置場所以同一間隙尺寸規定 並設定。圖3係如上述所示在圖2之放大圖之沿著A-A ‘線 方向之剖面圖，表示包含上層基板配線4、下層基板配線 6、通孔接點7、劃線區域8、半導體基板9、接點部10、 6 本紙张尺度Η…中闽内ΐ樣苹（)/\4規格（210乂 297公犛） 請先閱讀背面之注意事項再填寫本頁) -裝· 、-=5 i 經濟部中央標率局員工消費合作社印製 A7 B7 五、發明説明（） 場氧化膜η、層間膜12、13及15、矽氧化膜14、鈍化 膜16以及擴散層17之堆積關係。 在圖3，層間膜12係在下層基板配線6和場氧化膜 11之間形成之層間膜，下層基板配線6在層間膜12之上 部形成，在該下層基板配線6和半導體基板9連接之位置， 在接點製程，藉著利用鈾刻除去矽氧化膜Μ，經由接點部 10和半導體基板9連接。又，上層基板配線4經由通孔接 點7和下層基板配線6連接，由上層基板配線4所供給之 電位經由該通孔接點7供給下層基板配線6。鈍化膜16係 半導體晶片5之表面保護膜，矽氧化膜14利用該SOG溶 液形成，堆積配置成充塡下層基板配線6和上層基板配線4 之間之層間膜段差。 又，圖4在圖2之放大圖之沿著B-B ‘線方向之剖面 圖，和圖3之剖面圖不同，表示和通孔接點7不存在之部 位對應之剖面圖。即，表示包含上層基板配線4、下層基 板配線6、劃線區域8、接點部10、場氧化膜11、層間 膜12、13及15、矽氧化膜14及鈍化膜16之堆積關係。 關於在此情況之各構成要素之內容，除了該通孔接點7以 外，和圖3之情況一樣，爲了避免重複說明，省略其說明。 又，圖5係在圖2之放大圖之沿著C-C ‘線方向之剖 面圖，表示和在下層基板配線6之間隙1存在之部位對應 之剖面圖。即，表示包含上層基板配線4、下層基板配線6、 劃線區域8、接點部10、場氧化膜11、層間膜12、13 及15、矽氧化膜14、鈍化膜16及擴散層17之堆積關係， 7 本紙張乂攻適/丨]中&】《家標淨（) Λ4規格（2丨〇x2y7公筇) (請先間讀背面之注意事項再填寫本頁 —裝-- --訂

___K -—4i ϋϋ «. 經濟部中央愫準局員工消費合作社印製 A7 B7 五、發明説明（) 下層基板配線6及通孔接點7不存在。由圖5得知，在和 該間隙1之位置對應之部位，未發生由下層基板配線6弓丨 起之層間膜之段差。 圖1所示之半導體晶片5係形成圖11所示晶圓19之 部分要素，在塗抹層間之平坦化所需之SOG溶液時，將該 晶圓19放在指定之旋轉台後令旋轉，自其上部由噴嘴滴下 SOG溶液。藉此在晶圓上部所滴下之SOG溶液利用晶圓 旋轉之離心力向該晶圓外周部擴散而塗抹。那時晶圓之轉 速及SOG溶液之塗抹量係預先按照塗抹最佳厚度之條件 設定的。5令是，SOG溶液利用晶圓旋轉之離心力擴散並塗 抹到晶圓19之各角落，但是在半導體晶片5之部分，例如 在圖9在晶圓19朝順時針方向轉動時，因晶圓19旋轉之 離心力朝面向圖面之左方作用，SOG溶液受到該離心力 拉伸也一樣地邊朝圖面之左方移動，邊在半導體晶片5之 佈置內部形成，充塡在下層基板配線6和上層基板配線4 之間之層間膜之段差。在那時，隨著SOG溶液到達配置在 半導體晶片5之外周部附近之下層基板配線6，可由該下 層基板配線6之間隙1將多餘之SOG溶液依次向外部排 掉。 又’下層基板配線6之間隙1在晶圓19上位於和位於 彼此相鄰之半導體晶片間之間隙之劃線區域8之位置大略 一致之位置，藉此’多餘之SOG溶液通過該劃線區域8， 利用在彼此相鄰之半導體晶片間進行之SOG溶液之流入· 移動作用可將SOG溶液均勻地塗抹在晶圓19上之各半導 8 本紙張K度適川中國闺本標苹（C'NS ) ,'\4.%格（2 I 0 (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部中央梯準局員工消費合作社印製 A7 B7 ·_ ——- — . ·— 五、發明説明（） 體晶片內。此外，間隙1之形狀由下層基板配線6之形狀 規定，但是分別如圖6及圖7之相鄰半導體晶片之下層基 板配線6及劃線區域8之部分放大圖所示，在下層基板配 線6之形狀上，可採用長方形、梯形或多角形等任意的形 狀，和這些下層基板配線6之形狀對應，間隙1之形狀也 可任意選擇。即，在本實施例，因經由下層基板配線6之 間隙1可排出多餘的SOG溶液，在該下層基板配線6之附 近，不會厚厚地形成並殘留由該SOG溶液引起之砂氧化 膜，藉此，用以將下層基板配線6和上層基板配線4連接 之接點部1〇可預防因外部水分之侵入所導致下層基板配 線ό之腐鈾弓丨起的半導體積體電路之功能故障，可提高該 半導體積體電路之可靠性。 其次，參照圖8所示相鄰半導體晶片之劃線區域8之 附近之部分佈置圖，說明本發明之其他的實施例。在圖8， 表示在內部電路上，電路19、20與包含焊片3之相鄰半 導體晶片之間之基板配線部之部分佈置配置，在各半導體 晶片之下層基板配線6之間隙1設置在和配置在這些半導 體晶片之各電路19〜22之配置位置對應之位置。在這些各 電路19〜22，各自存在電晶體及在和連接電晶體之間之基 板配線同一層形成之配線層。當然，因用以連接各層間之 接點部也存在，在配置在下層基板配線6之附近之電路 內，也變成有多餘的SOG溶液殘留之狀態，有在接點部發 生因水分侵入所引起之下層基板配線6之腐蝕、同樣地在 半導體積體電路發生功能故障之問題。在本實施例，爲了 9 本紙张尺度適用中的阉家埝孕ί (:NsYa4規格t 2!0乂297公釐) ' (請先閱讀背面之注意事項再填寫本頁)

A7 B7 五、發明説明（） 避免發生這種故障，藉著尤其對於電路19〜22之配置位置 附近之下層基板配線6設置間隙1，使得可排掉多餘的SOG 溶液，防止在對應之電路19〜22之內部殘留而形成s〇G溶 液引起之厚的矽氧化膜14 ’藉著預先避免半導體積體電路 之功能故障，可提高可靠性。 此外，在本實施例，因可將內藏之電路19〜22之佈置 位置配置到下層基板配線6之附近爲止’有可將半導體晶 片尺寸縮小化之優點。 【發明之效果】 如上述所示，本發明藉著和配置在半導體晶片之外周 之下層基板配線對應設置指定個數之間隙，在塗抹SOG溶 液時，預防因殘留在該下層基板配線之段差部分之SOG溶 液而形成之矽氧化膜所導致，在通孔接點之由水分侵入引 起之配線腐鈾，有排除半導體積體電路之功能故障、提高 其可靠性之效果。 經濟部中央標隼局員工消t合作社印製 (請先閱讀背面之注意事項再填寫本頁) Κ 又，由上述效2果衍生出，藉著和配置在半導體晶片 之外周之下層基板配線對應佈置半導體晶片之內部電路， 可靠近下層基板配線配置該內部電路’因而’有可將半導 體晶片之尺寸縮小化之效果。 【圖面之簡單說明】 圖1係表示本發明之實施例1之半導體晶片佈置之槪 要之圖。 10 木紙張尺度適用中家檔津（ΓΝ’S ) Λ4坭格（210 X 297公焓） 五、發明説明 A7 B7 圖2係實施例1之半導體晶片佈置之部分放大圖。 圖3係實施例1之基板配線部之沿著A-A ‘方向線之 剖面圖。 圖4係實施例1之基板配線部之沿著B-B ‘方向線之 剖面圖。 圖5係實施例1之基板配線部之沿著C-C ‘方向線之 剖面圖。 圖6係表示實施例1之在劃線區域附近之下層基板配 線之形狀之圖。 圖7係表示實施例1之在劃線區域附近之下層基板配 線之其他形狀之圖。 圖8係其他實施例之半導體晶片佈置之部分放大圖。 圖9係表示習知例之半導體晶片佈置之槪要之圖。 圖10係習知例之基板配線部之剖面圖。 圖11係表示晶圓上之半導體晶片之圖。 (請先閱讀背面之注意事項再填寫本頁) 丨裝·

、1T 經濟部中央標準局員工消費合作社印裝 【符號說明】 1間隙 2基板佈置配線部 3焊片 4上層基板配線 5半導體晶片 6下層基板配線 7通孔接點 11 本紙張尺度適β中國^家標辛（CNS ) Λ4現格（210Χ'297公楚） 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（） 8劃線區域 9半導體基板 10接點部 11場氧化膜 12、13、15 層間膜 14石夕氧化膜 16鈍化膜 17擴散層 18接觸部 19〜22電路 (請先間讀背面之注意事項再填寫本頁)

L 丨裝

、1T 本紙張尺度適用中阈S家標準（（'NS ) Λ4現格（210Χ29?公釐）

Claims (1)

1. 申請專利範圍 AS C8 經濟部中央標準局員工消費合作社印製 1. 一種半導體積體電路，其係具有二層以上之基板 配線層，並在這些基板配線層間之層間膜形成時，使用矽 化合物之有機溶液； 其特徵爲： 該半導體積體電路係由下述半導體晶片所構成，該半 導體晶片係被形成爲:在位於指定之劃線區域之基板配線 層中之最上層基板配線層除外之其他的基板配線層，分別 設置了多處用以排掉該矽化合物之滯留之有機溶液之間隙 的基板配線層。 2. 如申請專利範圍第1項之半導體積體電路，其中， 位於該劃線區域之基板配線層之最上層基板配線層和該最 上層基板配線層除外之在該多處設置了間隙之其他的基板 配線層之間利用指定之接點部予以連接。 3. 如申請專利範圍第1項或第2項之半導體積體電 路，其中，在該最上層基板配線層除外之在該多處設置了 間隙之其他的基板配線層，該間隙和配合半導體晶片之方 形形狀設定之X-Y座標系統對應，在和該X座標軸平行配 置之基板配線層係配置在相向二邊之同一X座標位置，而 在和該Y座標軸平行配置之基板配線層係配置在相向二邊 之同一 Y座標位置。 (請先閱讀背面之注意事項再填寫本頁) 」· 裝. 訂 .1* —^1 _ f«, 13 本紙張尺度適用中國國家櫺辛 ( CNS ) Λ4规格（2ίΟΧ 297公釐）