KR20210046429A - 재배선 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20210046429A
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이석현
전광재
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Abstract

본 발명은 재배선 기판 및 이를 포함하는 반도체 패키지가 제공된다. 실시예들에 따르면, 재배선 기판은 절연 패턴; 및 상기 절연 패턴 내에 제공되는 제1 재배선 패턴을 포함할 수 있다. 상기 제1 재배선 패턴은 제1 비아 부분 및 상기 제1 비아 부분과 다른 너비를 갖는 제1 배선 부분을 포함할 수 있다. 상기 제1 비아 부분 및 상기 제1 배선 부분 각각은: 제1 씨드 패턴; 및 상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하되, 상기 제1 배선 부분의 상기 제1 씨드 패턴은 상기 제1 배선 부분의 상기 제1 도전 패턴의 바닥면과 측벽을 덮고, 상기 제1 비아 부분의 상기 제1 도전 패턴은 제1 배선 부분의 상기 제1 도전 패턴과 직접 연결될 수 있다.

Description

재배선 기판 및 이를 포함하는 반도체 패키지{Redistribution substrate and Semiconductor package including the same}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 내구성 및 신뢰성이 향상된 재배선 기판 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따르면, 재배선 기판 및 이를 포함하는 반도체 패키지가 제공될 수 있다. 본 발명의 실시예들에 따르면, 재배선 기판은 절연 패턴; 및 상기 절연 패턴 내에 제공되는 제1 재배선 패턴을 포함할 수 있다. 상기 제1 재배선 패턴은 제1 비아 부분 및 상기 제1 비아 부분과 다른 너비를 갖는 제1 배선 부분을 포함할 수 있다. 상기 제1 비아 부분 및 상기 제1 배선 부분 각각은: 제1 씨드 패턴; 및 상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하되, 상기 제1 배선 부분의 상기 제1 씨드 패턴은 상기 제1 배선 부분의 상기 제1 도전 패턴의 바닥면과 측벽을 덮고, 상기 제1 비아 부분의 상기 제1 도전 패턴은 제1 배선 부분의 상기 제1 도전 패턴과 직접 연결될 수 있다.
본 발명에 따르면, 재배선 기판은 배선 부분 및 비아 부분을 포함할 수 있다. 배선 부분의 씨드 패턴이 배선 부분의 도전 패턴의 측벽을 덮을 수 있다. 씨드 패턴은 배선 부분의 도전 패턴의 측벽의 손상을 방지할 있다. 배선 부분의 측벽이 절연 패턴으로부터 박리되는 현상이 방지될 수 있다. 이에 따라, 재배선 기판 및 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1a, 도 1b, 도 1d, 도 1e, 도 1g 내지 도 1k, 도 1m, 도 1n, 도 1p, 및 도 1q는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 1c는 도 1b의 Ⅰ영역을 확대 도시하였다.
도 1f는 도 1e의 Ⅰ영역을 확대 도시하였다.
도 1l은 도 1k의 Ⅰ영역을 확대 도시하였다.
도 1o는 도 1n의 Ⅰ영역을 확대 도시하였다.
도 1r은 도 1q의 Ⅰ영역을 확대 도시하였다.
도 2a 내지 도 2f, 도 2h 내지 도 2k, 및 도 2m은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 2g는 도 2f의 Ⅰ영역을 확대 도시하였다.
도 2l은 도 2k의 Ⅰ영역을 확대 도시하였다.
도 2n은 도 2m의 Ⅰ영역을 확대 도시하였다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 도면이다.
도 3b는 도 3a의 Ⅰ영역을 확대 도시하였다.
도 4a 및 도 4b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 5a 내지 도 5d 및 도 5f 내지 도 5j는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 5e는 도 5d의 Ⅰ영역을 확대 도시하였다.
도 5k는 도 5j의 Ⅰ영역을 확대 도시하였다.
도 6a는 실시예들에 따른 반도체 패키지를 도시한 도면이다.
도 6b는 실시예들에 따른 반도체 패키지를 도시한 도면이다.
도 6c는 실시예들에 따른 반도체 패키지를 도시한 도면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 재배선 기판 및 그 제조 방법과 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a, 도 1b, 도 1d, 도 1e, 도 1g 내지 도 1k, 도 1m, 도 1n, 도 1p, 및 도 1q는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 1c는 도 1b의 Ⅰ영역을 확대 도시하였다. 도 1f는 도 1e의 Ⅰ영역을 확대 도시하였다. 도 1l은 도 1k의 Ⅰ영역을 확대 도시하였다. 도 1o는 도 1n의 Ⅰ영역을 확대 도시하였다. 도 1r은 도 1q의 Ⅰ영역을 확대 도시하였다.
도 1a를 참조하면, 제1 절연층(101)이 캐리어 기판(900) 상에 형성될 수 있다. 캐리어 접착층(905)이 캐리어 기판(900)과 제1 절연층(101) 사이에 더 개재될 수 있다. 캐리어 접착층(905)은 제1 절연층(101)을 캐리어 기판(900)에 부착시킬 수 있다. 이하의 설명에서 어떤 구성 요소가 캐리어 기판(900) 상에 형성/제공되는 것은 캐리어 접착층(905)이 상기 구성 요소 및 캐리어 기판(900) 사이에 더 개재되는 것을 포함할 수 있다. 캐리어 기판(900)이 노출된다는 것은 캐리어 접착층(905)이 노출되는 것을 포함할 수 있다. 제1 절연층(101)의 형성은 예를 들어, 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제1 절연층(101)이 패터닝되어, 제1 예비 홀(181P)이 제1 절연층(101) 내에 형성될 수 있다. 제1 예비 홀(181P)은 캐리어 기판(900) 또는 캐리어 접착층(905)을 노출시킬 수 있다. 제1 절연층(101)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 상기 현상 공정은 네거티브 톤 현상 공정 또는 포지티브 톤 현상 공정일 수 있다.
도 1b 및 도 1c를 참조하면, 제1 절연층(101)의 경화 공정이 수행되어, 제1 홀(181)을 형성할 수 있다. 상기 제1 절연층(101)의 경화 공정은 열경화 공정에 의해 수행될 수 있다. 상기 경화 공정 동안, 도 1c와 같이 제1 절연층(101)의 일부가 제1 예비 홀(181P)을 향해 흘러, 제1 홀(181)을 형성할 수 있다. 제1 홀(181)은 테이퍼진 형상을 가질 수 있다. 예를 들어, 제1 홀(181)의 상부의 직경은 제1 홀(181)의 하부의 직경보다 더 클 수 있다. 이 때, 제1 홀(181)의 하부는 제1 홀(181)의 상부보다 캐리어 기판(900)에 인접할 수 있다. 제1 홀(181)은 제1 절연층(101)의 내측벽을 노출시킬 수 있다. 제1 절연층(101)의 내측벽은 제1 홀(181)의 측벽에 해당할 수 있다. 도 1c와 같이 제1 홀(181)이 테이퍼진(tapered) 형상을 가지므로, 제1 절연층(101)의 하면 및 내측벽 사이의 각도(θ)는 예각일 수 있다. 예를 들어, 제1 절연층(101)의 하면 및 내측벽 사이의 각도(θ)는 30도 내지 80도일 수 있다.
제1 레지스트 패턴(171)이 제1 절연층(101) 상에 형성될 수 있다. 제1 레지스트 패턴(171)은 제1 트렌치(191)를 가질 수 있다. 제1 트렌치(191)는 제1 홀(181)과 연결될 수 있다. 제1 트렌치(191)는 제1 절연층(101)의 상면의 적어도 일부를 노출시킬 수 있다. 제1 레지스트 패턴(171)은 제1 절연층(101)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 레지스트 패턴(171)은 포토 레지스트 물질을 포함할 수 있다. 상기 포토 레지스트 물질은 폴리머와 같은 유기물을 포함할 수 있다. 제1 레지스트 패턴(171)이 포토 레지스트 물질을 포함하므로, 제1 레지스트 패턴(171)의 형성 동안, 경화 공정이 필요하지 않을 수 있다. 이에 따라, 제1 트렌치(191)가 테이퍼진 형상으로 변형되는 현상이 발생되지 않을 수 있다. 실시예들에 따르면, 제1 트렌치(191)의 측벽과 바닥면 사이의 각도는 85도 내지 95도일 수 있다.
도 1d를 참조하면, 제1 씨드층(111P) 및 제1 도전층(113P)이 제1 홀(181) 및 제1 트렌치(191) 내에 형성될 수 있다. 제1 씨드층(111P)은 제1 홀(181)의 바닥면 및 측벽, 제1 트렌치(191)의 측벽과 바닥면, 그리고 제1 레지스트 패턴(171)의 상면을 콘포말하게 덮을 수 있다. 제1 홀(181)의 바닥면은 제1 절연층(101)에 의해 노출된 캐리어 기판(900) 또는 캐리어 접착층(905)에 해당할 수 있다. 제1 트렌치(191)의 바닥면은 노출된 제1 절연층(101)의 상면에 해당하고, 제1 트렌치(191)의 측벽은 제1 레지스트 패턴(171)의 내측벽에 해당할 수 있다. 제1 씨드층(111P)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 씨드층(111P)은 티타늄 또는 탄탈륨 중에서 적어도 하나를 포함할 수 있다.
제1 도전층(113P)이 제1 씨드층(111P) 상에 형성되어, 제1 홀(181) 및 제1 트렌치(191)를 채울 수 있다. 제1 도전층(113P)은 제1 씨드층(111P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 재배선 패턴(110)은 구리와 같은 금속을 포함할 수 있다. 제1 도전층(113P)은 제1 레지스트 패턴(171)의 상면 상으로 연장될 수 있다.
도 1e 및 도 1f를 참조하면, 제1 씨드층(111P) 및 제1 도전층(113P) 상에 평탄화 공정이 수행되어, 제1 씨드 패턴(111) 및 제1 도전 패턴(113)이 형성될 수 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마 공정에 의해 수행될 수 있다. 평탄화 공정은 제1 레지스트 패턴(171)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해 제1 레지스트 패턴(171) 상면 상의 제1 씨드층(111P) 및 제1 도전층(113P)이 제거되어, 제1 씨드 패턴(111) 및 제1 도전 패턴(113)을 형성할 수 있다. 제1 씨드 패턴(111) 및 제1 도전 패턴(113) 각각은 제1 홀(181) 및 제1 트렌치(191) 내에 국소화될 수 있다. 이에 따라, 제1 재배선 패턴(110)이 형성될 수 있다. 제1 재배선 패턴(110)은 제1 씨드 패턴(111) 및 제1 도전 패턴(113)을 포함할 수 있다. 평탄화 공정의 결과, 제1 재배선 패턴(110)의 상면은 비교적 편평할 수 있다.
제1 재배선 패턴(110)은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 제1 비아 부분(110V)은 제1 절연층(101)의 제1 홀(181) 내에 제공될 수 있다. 제1 비아 부분(110V)은 제1 홀(181)에 대응되는 형상을 가질 수 있다. 제1 홀(181)이 테이퍼진 형상을 가지므로, 제1 비아 부분(110V)의 바닥면 및 측벽 사이의 제1 각도(θ1)는 둔각일 수 있다. 예를 들어, 제1 각도(θ1)는 100도 내지 150도일 수 있다.
제1 배선 부분(110W)은 제1 비아 부분(110V) 상에 제공되며, 제1 비아 부분(110V)과 연결될 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V)과 다른 너비를 가질 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V)보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 제1 배선 부분(110W)의 상면은 제1 절연층(101)의 하면과 실질적으로 나란할 수 있다. 제1 배선 부분(110W)은 제1 레지스트 패턴(171)의 제1 트렌치(191) 내에 제공될 수 있다. 제1 배선 부분(110W)은 제1 트렌치(191)에 대응되는 형상을 가질 수 있다. 도 1f와 같이 제1 배선 부분(110W)의 바닥면 및 측벽 사이의 제2 각도(θ2)는 제1 각도(θ1)와 다를 수 있다. 구체적으로 제2 각도(θ2)는 제1 각도(θ1)보다 작을 수 있다. 예를 들어, 제2 각도(θ2)는 약 85도 내지 95도 일 수 있다.
제1 비아 부분(110V) 및 제1 배선 부분(110W) 각각은 제1 씨드 패턴(111) 및 제1 도전 패턴(113)을 포함할 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V)과 단일 공정에 의해 형성될 수 있다. 이에 따라, 제1 비아 부분(110V)의 제1 도전 패턴(113)은 제1 배선 부분(110W)의 제1 도전 패턴(113)과 직접 연결될 수 있다. 예를 들어, 제1 비아 부분(110V)의 제1 도전 패턴(113)은 제1 배선 부분(110W)과 일체로 형성되어, 경계면 없이 연결될 수 있다. 제1 씨드 패턴(111)은 제1 비아 부분(110V)의 제1 도전 패턴(113) 및 제1 배선 부분(110W)의 제1 도전 패턴(113) 사이에 제공되지 않을 수 있다.
제1 비아 부분(110V)의 제1 씨드 패턴(111)은 제1 배선 부분(110W)의 제1 씨드 패턴(111)과 경계면 없이 직접 연결될 수 있다. 제1 씨드 패턴(111)은 제1 비아 부분(110V)의 제1 도전 패턴(113)의 바닥면 상에 제공되고, 제1 비아 부분(110V)의 제1 도전 패턴(113)의 측벽과 제1 절연층(101) 사이, 및 제1 배선 부분(110W)의 제1 도전 패턴(113)의 바닥면과 제1 절연층(101) 사이에 개재될 수 있다. 제1 배선 부분(110W)의 제1 도전 패턴(113)의 측벽(113c) 상으로 연장되어 제1 배선 부분(110W)의 제1 도전 패턴(113)의 측벽(113c)을 덮을 수 있다. 제1 배선 부분(110W)의 제1 도전 패턴(113)의 상면은 제1 씨드 패턴(111)에 의해 덮히지 않을 수 있다.
도 1g를 참조하면, 제1 레지스트 패턴(171)이 제거되어, 제1 절연층(101)의 상면 및 제1 배선 부분(110W)의 측벽이 노출될 수 있다. 제1 배선 부분(110W)의 측벽은 제1 씨드 패턴(111)의 외측벽에 해당할 수 있다. 제1 레지스트 패턴(171)의 제거는 스트립(strip) 공정에 의해 진행될 수 있다.
도 1h를 참조하면, 제2 절연층(102)이 제1 절연층(101) 상에 형성되어, 제1 절연층(101)의 상면, 제1 배선 부분(110W)의 측벽, 및 제1 배선 부분(110W)의 상면을 덮을 수 있다. 제1 씨드 패턴(111)이 제1 배선 부분(110W)의 제1 도전 패턴(113)의 측벽과 제2 절연층(102) 사이에 개재될 수 있다. 제2 절연층(102)은 제1 배선 부분(110W)의 제1 도전 패턴(113)의 측벽과 물리적으로 접촉하지 않을 수 있다.
제2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제2 절연층(102) 및 제1 절연층(101) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다. 제2 홀(182)이 제2 절연층(102) 내에 형성되어, 제1 재배선 패턴(110)의 상면을 노출시킬 수 있다. 제2 홀(182)의 형성 공정 이후, 제2 절연층(102)의 경화 공정이 수행될 수 있다. 이에 따라, 제2 홀(182)은 테이퍼진 형상을 가질 수 있다. 예를 들어, 제2 홀(182)의 바닥면 및 측벽 사이의 각도는 약 110도 내지 150도일 수 있다.
도 1i를 참조하면, 제2 씨드층(121P)이 제2 홀(182) 내에 및 제2 절연층(102)의 상면 상에 형성될 수 있다. 제2 씨드층(121P)은 노출된 제1 재배선 패턴(110)의 상면, 제2 절연층(102)의 내측벽, 및 제2 절연층(102)의 상면을 콘포말하게 덮을 수 있다. 제2 씨드층(121P)은 티타늄 및/또는 탄탈륨과 같은 도전 물질을 포함할 수 있다.
제2 레지스트 패턴(172)이 제2 씨드층(121P) 상에 형성될 수 있다. 제2 트렌치(192)가 제2 레지스트 패턴(172) 내에 형성되어, 제2 씨드층(121P)을 노출시킬 수 있다. 제2 트렌치(192)의 적어도 일부는 제2 홀(182)과 중첩될 수 있다. 예를 들어, 제2 트렌치(192)는 제2 홀(182)과 연결될 수 있다. 실시예들에 따르면, 제2 레지스트 패턴(172)의 경화 공정이 수행되지 않을 수 있다. 제2 트렌치(192)의 측벽 및 바닥면 사이의 각도는 예를 들어, 85 내지 95도일 수 있다.
도 1j를 참조하면, 제2 도전 패턴(123)이 제2 트렌치(192) 및 제2 홀(182) 내에 형성되어, 제2 씨드층(121P)을 덮을 수 있다. 제2 도전 패턴(123)은 제2 씨드층(121P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제2 도전 패턴(123)은 제2 홀(182)을 채우되, 제2 레지스트 패턴(172)의 상면 상으로 연장되지 않을 수 있다. 이에 따라, 별도의 평탄화 공정이 수행되지 않을 수 있다. 제2 도전 패턴(123)은 구리와 같은 금속을 포함할 수 있다.
도 1k 및 도 1l를 참조하면, 제2 레지스트 패턴(172)이 제거되어, 제2 씨드층(121P)의 상면 및 제2 도전 패턴(123)의 상부 측벽을 노출시킬 수 있다. 제2 씨드층(121P)의 노출된 부분이 제거되어, 제1 절연층(101)의 상면이 노출될 수 있다. 제2 씨드층(121P)의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에서 제2 도전 패턴(123)은 제2 씨드층(121P)에 대해 식각 선택성을 가질 수 있다. 제2 씨드층(121P)의 다른 일부는 제2 도전 패턴(123)의 하면 상에 배치되어, 상기 식각 공정에 의해 제거되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 제2 씨드층(121P)의 상기 다른 일부는 제2 씨드 패턴(121)을 형성할 수 있다. 이에 따라, 제2 재배선 패턴(120)이 형성될 수 있다. 제2 재배선 패턴(120)은 제2 씨드 패턴(121) 및 제2 도전 패턴(123)을 포함할 수 있다.
제2 재배선 패턴(120)은 제2 비아 부분(120V) 및 제2 배선 부분(120W)을 포함할 수 있다. 제2 비아 부분(120V)은 제2 절연층(102)의 제2 홀(182) 내에 제공될 수 있다. 제2 비아 부분(120V)은 제2 홀(182)에 대응되는 형상을 가질 수 있다. 도 1l과 같이 제2 홀(182)이 테이퍼진 형상을 가지므로, 제2 비아 부분(120V)의 바닥면 및 측벽 사이의 제3 각도(θ3)는 둔각일 수 있다. 예를 들어, 제3 각도(θ3)는 약 100도 내지 약 150도일 수 있다.
제2 배선 부분(120W)은 제2 비아 부분(120V) 상에 배치되며, 제2 비아 부분(120V)과 연결될 수 있다. 제2 배선 부분(120W)은 제2 비아 부분(120V)보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 제2 배선 부분(120W)의 적어도 일부는 제2 절연층(102) 상으로 연장될 수 있다. 제2 배선 부분(120W)은 도 1i에서 설명한 제2 트렌치(192)에 대응되는 형상을 가질 수 있다. 제2 배선 부분(120W)의 바닥면 및 측벽 사이의 제4 각도(θ)는 제3 각도(θ)와 다를 수 있다. 구체적으로 제4 각도(θ)는 제3 각도(θ)보다 작을 수 있다. 예를 들어, 제4 각도(θ)는 약 85도 내지 95도 일 수 있다. 제2 배선 부분(120W)의 상면은 제1 절연층(101)의 하면과 실질적으로 나란할 수 있다. 본 명세서에서 나란하다는 것은 공정상 발생할 수 있는 오차를 포함한다. 제2 배선 부분(120W)의 상면은 제1 배선 부분(110W)의 상면과 다른 레벨에 배치될 수 있다.
제2 비아 부분(120V) 및 제2 배선 부분(120W) 각각은 제2 씨드 패턴(121) 및 제2 도전 패턴(123)을 포함할 수 있다. 제2 배선 부분(120W)의 제2 도전 패턴(123) 및 제2 비아 부분(120V)의 제2 도전 패턴(123)은 단일 공정에 의해 형성되므로, 제2 배선 부분(120W)의 제2 도전 패턴(123)은 제2 비아 부분(120V)의 제2 도전 패턴(123)과 경계면 없이 연결될 수 있다.
제2 씨드 패턴(121)은 제2 도전 패턴(123)과 제1 도전 패턴(113) 사이 그리고 제2 도전 패턴(123)과 제2 절연층(102) 사이에 개재될 수 있다. 제2 씨드 패턴(121)은 제2 배선 부분(120W)의 제2 도전 패턴(123)의 바닥면을 덮되, 제2 배선 부분(120W)의 제2 도전 패턴(123)의 측벽(123c) 상으로 연장되지 않을 수 있다.
도 1m을 참조하면, 제3 절연층(103)이 제2 절연층(102) 상에 형성되어, 제2 절연층(102)의 상면 및 제2 재배선 패턴(120)을 덮을 수 있다. 제2 배선 부분(120W)의 제2 도전 패턴(123)의 측벽(123c)은 제2 절연층(102)과 직접 물리적으로 접촉할 수 있다. 제3 절연층(103)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제3 절연층(103) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있다. 제3 홀(183)이 제3 절연층(103) 내에 형성되어, 제2 재배선 패턴(120)의 상면을 노출시킬 수 있다. 제3 홀(183)의 형성 공정 이후, 제3 절연층(103)의 경화 공정이 수행될 수 있다. 제3 홀(183)은 테이퍼진 형상을 가질 수 있다.
제3 레지스트 패턴(173)이 제3 절연층(103) 상에 형성될 수 있다. 제3 레지스트 패턴(173) 내에 제3 트렌치(193)가 형성될 수 있다. 제3 트렌치(193)는 제3 홀(183)과 중첩되며, 제3 절연층(103)의 상면을 노출시킬 수 있다. 제3 레지스트 패턴(173)은 포토 레지스트 물질을 포함할 수 있다. 제3 레지스트 패턴(173)의 경화 공정은 요구되지 않을 수 있다. 이에 따라, 제3 트렌치(193)의 측벽 및 바닥면 사이의 각도는 85도 내지 95도일 수 있다.
제3 씨드층(131P) 및 제3 도전층(133P)이 제3 홀(183) 및 제3 트렌치(193) 내에 형성될 수 있다. 제3 씨드층(131P)이 제3 홀(183)의 바닥면, 노출된 제3 절연층(103)의 내측벽과 상면, 그리고 제3 레지스트 패턴(173)의 내측벽과 상면을 콘포말하게 덮을 수 있다. 제3 홀(183)의 바닥면은 제2 재배선 패턴(120)의 노출된 상면에 해당할 수 있다. 제3 씨드층(131P)은 증착 공정에 의해 형성될 수 있다. 제3 씨드층(131P)은 티타늄 또는 탄탈륨과 같은 도전 물질을 포함할 수 있다.
제3 도전층(133P)은 제3 씨드층(131P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제3 도전층(133P)은 구리와 같은 금속을 포함할 수 있다. 제3 도전층(133P)은 제3 씨드층(131P)을 덮을 수 있다. 제3 도전층(133P)은 제3 홀(183) 및 제3 트렌치(193)의 잔부를 채우고, 제3 레지스트 패턴(173)의 상면 상으로 연장될 수 있다.
도 1n 및 도 1o를 참조하면, 제3 씨드층(131P) 및 제3 도전층(133P) 상에 평탄화 공정이 수행되어, 제3 씨드 패턴(131) 및 제3 도전 패턴(133)이 형성될 수 있다. 제3 씨드층(131P) 및 제3 도전층(133P)이 평탄화되어, 제3 씨드 패턴(131) 및 제3 도전 패턴(133)을 각각 형성할 수 있다. 이에 따라, 제3 재배선 패턴(130)이 형성될 수 있다. 제3 재배선 패턴(130)은 제3 씨드 패턴(131) 및 제3 도전 패턴(133)을 포함할 수 있다. 제3 재배선 패턴(130)은 제3 홀(183) 및 제3 트렌치(193) 내에 국소화될 수 있다. 제3 도전 패턴(133)은 제3 씨드 패턴(131) 상에서 제3 홀(183) 및 제3 트렌치(193)를 채울 수 있다. 상기 평탄화 공정에 의해 제3 재배선 패턴(130)의 상면은 비교적 편평할 수 있다 예를 들어, 제3 도전 패턴(133)의 상면의 표면 거칠기는 제2 도전 패턴(123)의 상면의 표면 거칠기보다 더 작을 수 있다.
제3 재배선 패턴(130)은 제3 비아 부분(130V) 및 제3 배선 부분(130W)을 포함할 수 있다. 제3 비아 부분(130V)은 제3 절연층(103)의 제3 홀(183) 내에 제공될 수 있다. 제3 비아 부분(130V)은 제3 홀(183)에 대응되는 형상을 가질 수 있다. 도 1o에 도시된 바와 같이 제3 비아 부분(130V)의 바닥면 및 측벽 사이의 제5 각도(θ5)는 둔각일 수 있다. 예를 들어, 제5 각도(θ5)는 약 100도 내지 약 150도일 수 있다.
제3 배선 부분(130W)은 제3 비아 부분(130V) 상에 배치되며, 제3 비아 부분(130V)과 연결될 수 있다. 제3 배선 부분(130W)의 상면은 제1 절연층(101)의 하면과 실질적으로 나란하고, 제1 배선 부분(110W)의 상면 및 제2 배선 부분(120W)의 상면과 다른 레벨에 배치될 수 있다. 제3 배선 부분(130W)은 제3 레지스트 패턴(173)의 제3 트렌치(193) 내에 제공될 수 있다. 제3 배선 부분(130W)은 제3 트렌치(193)에 대응되는 형상을 가질 수 있다. 제3 배선 부분(130W)의 바닥면 및 측벽 사이의 제6 각도(θ6)는 제5 각도(θ5)와 다를 수 있다. 구체적으로 제6 각도(θ6)는 제5 각도(θ5)보다 작을 수 있다. 예를 들어, 제6 각도(θ6)는 약 85도 내지 95도 일 수 있다.
제3 비아 부분(130V) 및 제3 배선 부분(130W) 각각은 제3 씨드 패턴(131) 및 제3 도전 패턴(133)을 포함할 수 있다. 제3 배선 부분(130W)은 제3 비아 부분(130V)과 단일 공정에 의해 형성될 수 있다. 이에 따라, 제3 비아 부분(130V)의 제3 도전 패턴(133)은 제3 배선 부분(130W)의 제3 도전 패턴(133)과 직접 연결될 수 있다. 예를 들어, 제3 비아 부분(130V)의 제3 도전 패턴(133)은 제3 배선 부분(130W)의 제3 도전 패턴(133)과 일체로 형성되어, 경계면 없이 연결될 수 있다.
제3 씨드 패턴(131)은 제3 비아 부분(130V)의 제3 도전 패턴(133) 및 제3 배선 부분(130W)의 제3 도전 패턴(133) 사이에 개재되지 않을 수 있다. 제3 씨드 패턴(131)은 제2 재배선 패턴(120)과 제3 도전 패턴(133) 사이 및 제3 절연층(103)과 제3 도전 패턴(133) 사이에 개재되고, 제3 배선 부분(130W)의 제3 도전 패턴(133)의 측벽(133c)을 덮을 수 있다. 예를 들어, 제3 씨드 패턴(131)은 제3 비아 부분(130V)의 제3 도전 패턴(133)의 바닥면, 제3 비아 부분(130V)의 제3 도전 패턴(133)의 측벽, 및 제3 배선 부분(130W)의 제3 도전 패턴(133)의 바닥면 상에 제공되고, 제3 배선 부분(130W)의 제3 도전 패턴(133)의 측벽 상으로 연장될 수 있다. 제3 배선 부분(130W)의 제3 도전 패턴(133)의 상면은 제3 씨드 패턴(131)에 의해 덮히지 않을 수 있다.
도 1p를 참조하면, 제3 레지스트 패턴(173)이 제거되어, 제3 절연층(103)의 상면 및 제3 배선 부분(130W)의 측벽이 노출될 수 있다. 제3 배선 부분(130W)의 측벽은 제3 씨드 패턴(131)의 외측벽에 해당할 수 있다.
보호층(107)이 제3 절연층(103)의 상면 및 제3 재배선 패턴(130)의 상면 상에 형성될 수 있다. 보호층(107)은 제3 재배선 패턴(130)의 상면의 적어도 일부를 노출시킬 수 있다.
도전 패드(140)가 제3 재배선 패턴(130)의 노출된 상면 상에 형성되어, 제3 재배선 패턴(130)과 접속할 수 있다. 도전 패드(140)는 그와 전기적으로 연결되는 제1 재배선 패턴(110)의 제1 비아 부분(110V)과 수직 방향으로 정렬되지 않을 수 있다. 수직 방향은 제1 절연층(101)의 하면에 수직한 방향을 의미할 수 있다. 도전 패드(140)는 구리, 알루미늄, 및/또는 텅스텐과 같은 금속 물질을 포함할 수 있다.
지금까지 설명한 바에 따라, 재배선 기판(100)이 제조될 수 있다. 재배선 기판(100)은 절연 패턴, 제1 내지 제3 재배선 패턴들(110, 120, 130), 보호층(107), 및 도전 패드(140)를 포함할 수 있다. 절연 패턴은 적층된 제1 절연층(101), 제2 절연층(102), 제3 절연층(103), 및 제4 절연층(104)을 포함할 수 있다. 절연 패턴의 하면은 제1 절연층(101)의 하면을 지시할 수 있다. 적층된 절연층들(101, 102, 103, 104)의 개수 및 재배선 패턴들(110, 120, 130)의 개수는 다양하게 변형될 수 있다.
도 1q 및 도 1r을 참조하면, 반도체칩(200)이 재배선 기판(100), 예를 들어, 보호층(107) 상에 제공될 수 있다. 반도체칩(200)은 반도체 기판, 상기 반도체 기판 상의 집적 회로들; 상기 집적 회로들와 접속하는 배선, 및 상기 배선과 접속하는 칩 패드(205)를 포함할 수 있다. 칩 패드(205)는 반도체칩(200)의 제1 면 상에 제공될 수 있다. 반도체칩(200)의 제1 면은 하면에 해당할 수 있다. 칩 패드(205)는 알루미늄과 같은 금속을 포함할 수 있다. 칩 패드(205)는 배선을 통해 반도체칩(200)의 집적 회로들과 전기적으로 연결될 수 있다. 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 반도체칩(200)의 집적회로들은 트랜지스터들을 포함할 수 있다.
반도체칩(200)의 칩 패드(205)가 재배선 기판(100)을 향하도록, 반도체칩(200)이 재배선 기판(100) 상에 배치될 수 있다. 연결 단자(250)가 도전 패드(140) 및 칩 패드(205) 사이에 형성되어, 칩 패드(205) 및 도전 패드(140)와 전기적으로 연결될 수 있다. 반도체칩(200)은 연결 단자(250)를 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 본 명세서에서, 재배선 기판(100)과 전기적으로 연결된다는 것은 제1 내지 제3 재배선 패턴들(110, 120, 130) 중 적어도 하나와 전기적으로 연결된다는 것을 의미한다. 연결 단자(250)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 연결 단자(250)는 금속과 같은 도전 물질을 포함할 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 형성되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 보호층(107)을 덮을 수 있다. 몰딩막(300)은 반도체칩(200)과 재배선 기판(100) 사이의 갭 영역으로 더 연장되어, 연결 단자(250)를 밀봉할 수 있다. 몰딩막(300)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 언더필 패턴(미도시)이 재배선 기판(100) 및 반도체칩(200) 사이의 갭 영역에 제공될 수 있다. 이후, 캐리어 기판(900) 및 캐리어 접착층(905)이 제거되어, 재배선 기판(100)의 하면, 예를 들어, 제1 절연층(101)이 노출될 수 있다. 이 때, 제1 재배선 패턴(110)의 일부가 더 노출될 수 있다.
단자 패드(410) 및 외부 접속 단자(400)가 재배선 기판(100)의 하면 상에 형성될 수 있다. 외부 접속 단자(400)는 노출된 제1 재배선 패턴(110)의 하면 상에 형성될 수 있다. 단자 패드(410)는 제1 재배선 패턴(110) 및 외부 접속 단자(400) 사이에 배치될 수 있다. 단자 패드(410)는 금속과 같은 도전 물질을 포함할 수 있다. 외부 접속 단자(400)는 단자 패드(410) 및 재배선 패턴들(110, 120, 130)을 통하여 칩 패드(205)와 접속할 수 있다. 이에 따라, 외부 접속 단자(400)는 칩 패드(205)와 수직 방향으로 정렬되지 않을 수 있다. 외부 접속 단자(400)는 복수로 제공되고, 외부 접속 단자(400) 중 적어도 하나는 반도체칩(200)과 수직적으로 오버랩되지 않을 수 있다. 에 따라, 외부 접속 단자(400)의 배치 자유도가 증가될 수 있다. 외부 접속 단자(400)는 금속과 같은 도전 물질을 포함할 수 있다. 외부 접속 단자(400)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 지금까지 설명한 예들 의해 반도체 패키지(1)의 제조가 완성될 수 있다. 반도체 패키지(1)는 팬 아웃 반도체 패키지(1)일 수 있다. 실시예에 따르면, 반도체 패키지(1)는 칩 라스트(chip-last process) 공정에 의해 제조될 수 있다. 이하, 제1 내지 제3 재배선 패턴들(110, 120, 130)에 대하여 보다 상세하게 설명한다.
제1 재배선 패턴(110)은 복수의 제1 비아 부분들(110V) 및 복수의 제1 배선 부분들(110W)을 포함할 수 있다. 제1 배선 부분들(110W) 사이의 최소 간격(D1) 및 제1 배선 부분들(110W)의 최소 너비(W1)는 비교적 작을 수 있다. 예를 들어, 제1 배선 부분들(110W) 사이의 최소 간격(D1)은 0.1μm 내지 5 μm일 수 있다. 예를 들어, 제1 배선 부분들(110W) 사이의 최소 너비(W1)은 0.1μm 내지 5μm일 수 있다. 제1 배선 부분들(110W)은 비교적 작은 최소 너비(W1) 및 작은 최소 간격(D1)을 가지므로, 제1 배선 부분들(110W)은 손상에 취약할 수 있다. 예를 들어, 제1 배선 부분들(110W)의 측벽들이 손상되는 경우, 반도체 패키지(1)의 신뢰성이 저하될 수 있다.
제1 도전 패턴(113)과 제2 절연층(102) 사이의 접착력은 비교적 약할 수 있다. 제1 도전 패턴(113)의 측벽(113c)이 제2 절연층(102)과 직접 물리적으로 접촉하는 경우, 반도체 패키지(1)의 동작이 지속되면, 제1 도전 패턴(113)의 측벽(113c) 상에 손상(예를 들어, 산화)이 발생할 수 있다. 또는 제1 도전 패턴(113)의 측벽(113c)이 제2 절연층(102)으로부터 박리될 수 있다.
실시예들에 따르면, 각각의 제1 배선 부분들(110W)에서, 제1 씨드 패턴(111)이 제1 도전 패턴(113)의 측벽(113c) 및 제2 절연층(102) 사이에 제공될 수 있다. 제1 씨드 패턴(111)은 외부의 스트레스로부터 제1 도전 패턴(113)을 보호할 수 있다. 각각의 제1 배선 부분들(110W)에서, 제1 씨드 패턴(111)에 의해 제1 도전 패턴(113)의 측벽(113c)의 손상이 방지될 수 있다. 제1 씨드 패턴(111)은 제2 절연층(102)에 대해 우수한 접착력을 가질 수 있다. 예를 들어, 제1 씨드 패턴(111)과 제2 절연층(102) 사이의 접착력은 제1 도전 패턴(113)과 제2 절연층(102) 사이의 접착력보다 더 클 수 있다. 이에 따라, 제1 도전 패턴(113)의 측벽(113c)이 제2 절연층(102)으로부터 박리되는 현상이 방지될 수 있다. 실시예들에 따르면, 재배선 기판(100) 및 반도체 패키지(1)의 신뢰성이 향상될 수 있다.
제3 재배선 패턴(130)은 복수의 제3 비아 부분들(130V) 및 제3 배선 부분들(130W)을 포함할 수 있다. 제3 배선 부분들(130W) 사이의 최소 간격(D3)은 예를 들어, 0.1μm 내지 5 μm일 수 있다. 제3 배선 부분들(130W) 사이의 최소 너비(W3)은 예를 들어, 0.1μm 내지 5μm일 수 있다. 제3 배선 부분들(130W)은 작은 최소 너비(W3) 및 작은 최소 간격(D3)을 가지므로, 제3 배선 부분들(130W)의 측벽들이 손상되는 경우, 재배선 기판(100)의 신뢰성이 저하될 수 있다. 실시예들에 따르면, 각각의 제3 배선 부분(130W)에서, 제3 씨드 패턴(131)은 제3 도전 패턴(133)의 측벽(133c) 및 제4 절연층(104) 사이에 제공될 수 있다. 제3 씨드 패턴(131)에 의해 각 제3 배선 부분(130W)의 제3 도전 패턴(133)의 측벽(133c)의 손상이 방지될 수 있다. 제3 씨드 패턴(131)은 각 제3 배선 부분(130W)의 제3 도전 패턴(133) 및 제4 절연층(104) 사이의 박리 현상을 방지할 수 있다. 이에 따라, 재배선 기판(100) 및 반도체 패키지(1)의 신뢰성이 더욱 향상될 수 있다.
도 1i 내지 도 1k를 참조하여 설명한 제2 재배선 패턴(120)의 형성 공정은 평탄화 공정을 포함하지 않을 수 있다. 이에 따라, 제2 재배선 패턴(120)의 제조 공정이 간소화될 수 있다. 제2 재배선 패턴(120)의 형성 공정이 평탄화 공정을 포함하지 않으므로, 제2 도전 패턴(123)의 상면의 표면 거칠기는 제1 도전 패턴(113)의 상면의 표면 거칠기보다 더 클 수 있다.
각각의 제2 배선 부분들(120W)에서, 제2 씨드 패턴(121)은 제2 도전 패턴(123)의 측벽(123c) 상으로 연장되지 않을 수 있다. 제2 배선 부분(120W)의 제2 도전 패턴(123)의 측벽(123c)은 제3 절연층(103)과 직접 물리적으로 접촉할 수 있다.
제2 재배선 패턴(120)은 복수의 제2 비아 부분들(120V) 및 복수의 제2 배선 부분들(120W)을 포함할 수 있다. 제2 배선 부분들(120W) 사이의 최소 간격(D2)은 제1 배선 부분들(110W) 사이의 최소 간격(D1) 및 제3 배선 부분들(130W) 사이의 최소 간격(D3)보다 클 수 있다. 제2 배선 부분들(120W) 사이의 최소 간격(D2)은 5 μm보다 클 수 있다. 예를 들어, 제2 배선 부분들(120W) 사이의 최소 간격(D2)은 5μm 초과 및 10 μm이하일 수 있다. 제2 배선 부분들(120W) 사이의 최소 너비(W2)는 제1 배선 부분들(110W) 사이의 최소 너비(W1) 및 제3 배선 부분들(130W) 사이의 최소 너비(W3)보다 클 수 있다. 제2 배선 부분들(120W) 사이의 최소 너비(W2)는 5 μm 초과, 구체적으로 5μm 초과 및 10 μm이하일 수 있다. 제2 배선 부분들(120W)의 최소 너비(W4) 및 최소 간격(D4)이 비교적 크므로, 제2 배선 부분들(120W) 중 적어도 하나의 제2 도전 패턴(123)의 측벽(123c)이 일부 손상되더라도, 상기 손상이 재배선 기판(100)의 신뢰성이 미치는 영향이 없거나 미미할 수 있다.
도 2a 내지 도 2f, 도 2h 내지 도 2k, 및 도 2m은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 2g는 도 2f의 Ⅰ영역을 확대 도시하였다. 도 2l은 도 2k의 Ⅰ영역을 확대 도시하였다. 도 2n은 도 2m의 Ⅰ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 제1 절연층(101), 제1 씨드층(111P), 및 제1 레지스트 패턴(171)이 캐리어 기판(900) 상에 형성될 수 있다. 캐리어 접착층(905)이 캐리어 기판(900) 및 제1 절연층(101) 사이에 더 개재될 수 있다.
실시예들에 따르면, 제1 절연층(101)은 앞서 도 1a 내지 도 1c를 참조하여 설명한 바와 같이 형성될 수 있다. 제1 절연층(101) 내에 제1 홀(181)이 형성되고, 제1 홀(181)은 테이퍼진 형상을 가질 수 있다.
제1 씨드층(111P)이 제1 홀(181) 내에 및 제1 절연층(101)의 상면 상에 형성될 수 있다. 제1 씨드층(111P)은 제1 홀(181)의 바닥면 및 측벽 그리고 제1 절연층(101)의 상면을 콘포말하게 덮을 수 있다. 제1 씨드층(111P)은 티타늄과 같은 도전 물질을 포함할 수 있다.
제1 레지스트 패턴(171)이 제1 씨드층(111P) 상에 형성될 수 있다. 제1 트렌치(191)가 제1 레지스트 패턴(171) 내에 형성되어, 제1 씨드층(111P)의 상면을 노출시킬 수 있다. 제1 트렌치(191)의 적어도 일부는 제1 홀(181)과 평면적 관점에서 중첩될 수 있다. 제1 트렌치(191)의 바닥면과 측벽은 사이의 각도는 85도 내지 95도일 수 있다.
도 2b를 참조하면, 제1 도전 패턴(113)이 제1 홀(181) 및 제1 트렌치(191) 내에 형성되어, 제1 씨드층(111P)을 덮을 수 있다. 제1 도전 패턴(113)은 제1 씨드층(111P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 도전 패턴(113)은 제1 레지스트 패턴(171)의 상면 상으로 연장되지 않을 수 있다. 이에 따라, 도전 패턴(113)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다. 제1 도전 패턴(113)은 구리와 같은 금속을 포함할 수 있다.
도 2c를 참조하면, 제1 레지스트 패턴(171)이 제거되어, 제1 씨드층(111P)의 제1 부분이 노출될 수 있다. 노출된 제1 씨드층(111P)의 제1 부분이 식각 공정에 의해 제거되어, 제1 절연층(101)의 상면을 노출시킬 수 있다. 상기 식각 공정에서 제1 도전 패턴(113)은 제1 씨드층(111P)에 대해 식각 선택성을 가질 수 있다. 제1 씨드층(111P)의 제2 부분은 제1 도전 패턴(113)의 하면 상에 배치되어, 상기 식각 공정에 의해 제거되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 제1 씨드층(111P)의 제2 부분은 제1 씨드 패턴(111)을 형성할 수 있다. 이에 따라, 제1 재배선 패턴(110)이 형성될 수 있다. 제1 재배선 패턴(110)은 제1 씨드 패턴(111) 및 제1 도전 패턴(113)을 포함할 수 있다.
제1 재배선 패턴(110)의 제1 비아 부분(110V)은 제1 절연층(101)의 제1 홀(181) 내에 제공될 수 있다. 제1 비아 부분(110V)은 제1 홀(181)에 대응되는 형상을 가질 수 있다. 제1 비아 부분(110V)의 바닥면 및 측벽 사이의 제1 각도(θ1)는 약 100도 내지 약 150도일 수 있다.
제1 배선 부분(110W)은 제1 비아 부분(110V) 상에 배치되며, 제1 비아 부분(110V)과 연결될 수 있다. 제1 배선 부분(110W)의 적어도 일부는 제1 절연층(101)의 상면 상으로 연장될 수 있다. 제1 배선 부분(110W)은 도 2a에서 설명한 제1 트렌치(191)에 대응되는 형상을 가질 수 있다. 예를 들어, 제1 배선 부분(110W)의 바닥면 및 측벽 사이의 제2 각도(θ2)는 제1 각도(θ1)보다 작을 수 있다. 예를 들어, 제2 각도(θ2)는 약 85도 내지 95도 일 수 있다.
제1 재배선 패턴(110)은 복수의 제1 배선 부분들(110W) 및 복수의 제1 비아 부분들(110V)을 포함할 수 있다. 제1 배선 부분들(110W)의 최소 너비(W1)는 5μm 초과 및 10 μm이하일 수 있다. 제1 배선 부분들(110W) 사이의 최소 간격(D1)은 5μm 초과 및 10 μm이하일 수 있다. 따라서, 제1 배선 부분들(110W)의 측벽들이 일부 손상되더라도, 제1 재배선 패턴(110)의 신뢰성에 미치는 영향이 없거나 미미할 수 있다. 실시예들에 따르면, 제1 재배선 패턴(110)의 형성 공정에서, 별도의 평탄화 공정이 수행되지 않을 수 있다. 이에 따라, 제1 재배선 패턴(110)의 제조 공정이 간소화될 수 있다. 각각의 제1 배선 부분들(110W)에서, 제1 씨드 패턴(111)은 제1 도전 패턴(113)의 측벽(113c)을 덮지 않을 수 있다. 이하, 간소화를 위해 단수의 제1 배선 부분(110W) 및 단수의 제1 비아 부분(110V)에 대하여 기술한다.
도 2d를 참조하면, 제2 절연층(102)이 제1 절연층(101) 상에 형성되어, 제1 절연층(101)의 상면, 제1 배선 부분(110W)의 측벽, 및 제1 배선 부분(110W)의 상면을 덮을 수 있다. 제2 절연층(102)은 제1 배선 부분(110W)의 1 도전 패턴(113)의 측벽(113c)과 물리적으로 접촉할 수 있다. 제2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제2 홀(182)이 제2 절연층(102) 내에 형성되어, 제1 재배선 패턴(110)의 상면을 노출시킬 수 있다. 제2 절연층(102)의 경화 공정의 결과, 제2 홀(182)의 바닥면 및 측벽 사이의 각도는 110도 내지 150도일 수 있다. 제2 레지스트 패턴(172)이 제2 절연층(102) 상에 형성될 수 있다. 제2 레지스트 패턴(172)은 제2 트렌치(192)를 가질 수 있다. 제2 트렌치(192)는 제2 홀(182)과 연결되며, 제2 절연층(102)의 상면의 적어도 일부를 노출시킬 수 있다. 제2 레지스트 패턴(172)은 포토 레지스트 물질을 포함하므로, 제2 레지스트 패턴(172)의 형성 과정에서 별도의 경화 공정이 필요하지 않을 수 있다. 제2 레지스트 패턴(172)의 바닥면 및 측벽 사이의 각도는 85도 내지 95도일 수 있다.
도 2e를 참조하면, 제2 씨드층(121P) 및 제2 도전층(123P)이 제2 홀(182) 및 제2 트렌치(192) 내에 형성될 수 있다. 제2 씨드층(121P)은 노출된 제2 재배선 패턴(120)의 상면, 제2 절연층(102)의 내측벽 및 상면, 및 그리고 제2 레지스트 패턴(172)의 상면을 콘포말하게 덮을 수 있다. 제2 도전층(123P)이 제2 홀(182) 및 제2 트렌치(192)를 채우며, 제2 씨드층(121P)을 덮을 수 있다. 제2 도전층(123P)은 제2 씨드층(121P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제2 도전층(123P)은 제2 레지스트 패턴(172)의 상면 상으로 연장될 수 있다. 제2 씨드층(121P) 및 제2 도전층(123P)은 도 1d를 참조하여 설명한 제1 씨드층(111P) 및 제1 도전층(113P)과 각각 실질적으로 동일한 방법에 의해 형성될 수 있다.
도 2f 및 도 2g를 참조하면, 제2 씨드층(121P) 및 제2 도전층(123P) 상에 평탄화 공정이 수행되어, 제2 씨드 패턴(121) 및 제2 도전 패턴(123)이 형성될 수 있다. 평탄화 공정에 의해 제2 레지스트 패턴(172) 상의 제2 씨드층(121P) 및 제2 도전층(123P)이 제거되어, 제2 씨드 패턴(121) 및 제2 도전 패턴(123)을 형성할 수 있다. 제2 씨드 패턴(121) 및 제2 도전 패턴(123) 각각은 제2 홀(182) 및 제2 트렌치(192) 내에 국소화될 수 있다. 이에 따라, 제2 재배선 패턴(120)이 형성될 수 있다. 제2 재배선 패턴(120)은 제2 씨드 패턴(121) 및 제2 도전 패턴(123)을 포함할 수 있다. 제2 도전 패턴(123)은 제2 씨드 패턴(121) 상에서 제2 홀(182) 및 제2 트렌치(192)를 채울 수 있다. 제2 도전 패턴(123) 및 제2 씨드 패턴(121)은 앞서 제2 도전 패턴(123) 및 제2 씨드 패턴(121)이 예에서 설명한 바와 각각 동일한 물질을 포함할 수 있다.
제2 재배선 패턴(120)은 복수의 제2 비아 부분들(120V) 및 제2 배선 부분들(120W)을 포함할 수 있다. 제2 비아 부분들(120V) 및 제2 배선 부분들(120W)은 앞서 도 1j 및 도 1k를 참조하여 설명한 바와 유사할 수 있다. 예를 들어, 도 2g와 같이 제2 비아 부분(120V)들 각각의 바닥면 및 측벽 사이의 제3 각도(θ3)는 제2 배선 부분들(120W) 각각의 바닥면 및 측벽 사이의 제4 각도(θ4)보다 더 클 수 있다. 제3 각도(θ3)는 110도 내지 150도이고, 제4 각도(θ4)는 85도 내지 95도일 수 있다.
다만, 도 2g와 같이 제2 배선 부분들(120W) 사이의 최소 간격(D2) 및 제2 배선 부분들(120W)의 최소 너비(W2)는 비교적 작을 수 있다. 예를 들어, 제2 배선 부분들(120W) 사이의 최소 간격(D2)은 0.1μm 내지 5 μm일 수 있다. 제2 배선 부분들(120W) 사이의 최소 너비(W2)는 0.1μm 내지 5 μm일 수 있다. 제2 비아 부분들(120V) 각각은 제2 씨드 패턴(121) 및 제2 도전 패턴(123)을 포함하고, 제2 배선 부분들(120W) 각각은 제2 씨드 패턴(121) 및 제2 도전 패턴(123)을 포함할 수 있다. 각각의 제2 배선 부분들(120W)에서, 제2 씨드 패턴(121)이 제2 도전 패턴(123)의 측벽(123c)을 덮어, 제2 도전 패턴(123)의 측벽(123c)의 손상이 방지될 수 있다.
도 2h를 참조하면, 제2 레지스트 패턴(172)이 제거되어, 제2 배선 부분들(120W)의 측벽들 및 제2 절연층(102)의 상면이 노출될 수 있다. 제2 배선 부분들(120W)의 측벽들은 제2 씨드 패턴(121)의 외측벽에 해당할 수 있다.
도 2i를 참조하면, 제3 절연층(103)이 제2 절연층(102) 상에 형성되어, 제2 절연층(102)의 상면, 및 제2 재배선 패턴(120)을 덮을 수 있다. 제2 씨드 패턴(121)이 제2 도전 패턴(123)의 측벽(123c)과 제3 절연층(103) 사이에 개재될 수 있다. 제3 홀(183)이 제3 절연층(103) 내에 형성되어, 제2 재배선 패턴(120)의 상면을 노출시킬 수 있다. 제3 절연층(103) 및 제3 홀(183)은 도 1m을 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 제3 홀(183)은 테이퍼진 형상을 가질 수 있다.
제3 씨드층(131P)이 제3 홀(183)의 바닥면과 측벽 및 제3 절연층(103)의 상면 상에 콘포말하게 형성될 수 있다.
제3 레지스트 패턴(173)이 제3 씨드층(131P) 상에 형성될 수 있다. 제3 레지스트 패턴(173) 내에 제3 트렌치(193)가 형성될 수 있다. 제3 트렌치(193)는 제3 홀(183)과 중첩되며, 제3 씨드층(131P)을 노출시킬 수 있다. 제3 레지스트 패턴(173)의 경화 공정은 요구되지 않을 수 있다. 이에 따라, 제3 레지스트 패턴(173)의 측벽 및 바닥면 사이의 각도는 약 85도 내지 95도일 수 있다.
도 2j를 참조하면, 제3 도전 패턴(133)이 제3 홀(183) 및 제3 트렌치(193) 내에 형성되어, 제3 씨드층(131P)을 덮을 수 있다. 제3 도전 패턴(133)은 제3 씨드층(131P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제3 도전 패턴(133)은 제3 홀(183)을 채우되, 제3 레지스트 패턴(173)의 상면 상으로 연장되지 않을 수 있다. 제3 레지스트 패턴(173)이 점선으로 표시한 바와 같이 제거되어, 제3 씨드층(131P)의 제1 부분이 노출될 수 있다.
도 2k 및 도 2l을 참조하면, 노출된 제3 씨드층(131P)의 제1 부분이 식각 공정에 의해 제거되어, 제3 절연층(103)의 상면을 노출시킬 수 있다. 상기 식각 공정에서 제3 도전 패턴(133)은 제3 씨드층(131P)에 대해 식각 선택성을 가질 수 있다. 제3 씨드층(131P)의 제2 부분은 제3 도전 패턴(133)에 의해 식각 공정에 노출되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 제3 씨드층(131P)의 제2 부분은 제3 씨드 패턴(131)을 형성할 수 있다. 이에 따라, 제3 재배선 패턴(130)이 형성될 수 있다. 제3 재배선 패턴(130)은 제3 씨드 패턴(131) 및 제3 도전 패턴(133)을 포함할 수 있다. 도 2l과 같이, 제3 비아 부분(130V)의 바닥면 및 측벽 사이의 제5 각도(θ5)는 약 100도 내지 약 150도일 수 있다. 제3 배선 부분(130W)의 바닥면 및 측벽 사이의 제6 각도(θ6)는 제3 각도(θ5)보다 작을 수 있다. 예를 들어, 제6 각도(θ6)는 약 85도 내지 95도 일 수 있다.
실시예들에 따르면, 제3 재배선 패턴(130)의 형성 공정에서, 별도의 평탄화 공정이 수행되지 않을 수 있다. 이에 따라, 제3 재배선 패턴(130)의 제조 공정이 간소화될 수 있다. 이에 따라, 각각의 제3 배선 부분들(130W)에서, 제3 씨드 패턴(131)은 제3 배선 부분(130W)의 제3 도전 패턴(133)의 측벽(133c)을 덮지 않을 수 있다.
제3 재배선 패턴(130)은 복수의 제3 배선 부분들(130W) 및 복수의 제3 비아 부분들(130V)을 포함할 수 있다. 도 2k와 같이, 제3 배선 부분들(130W)의 최소 너비(W3) 및 제3 배선 부분들(130W) 사이의 최소 간격(D3)은 비교적 클 수 있다. 예를 들어, 제3 배선 부분들(130W)의 최소 너비(W3)는 5μm 초과 및 10 μm이하일 수 있다. 제3 배선 부분들(130W) 사이의 최소 간격(D3)은 5μm 초과 및 10 μm이하일 수 있다. 각각의 제3 배선 부분들(130W)에서, 제3 씨드 패턴(131)은 제3 도전 패턴(133)의 측벽(133c)을 덮지 않더라도, 제3 재배선 패턴(130)의 특성에 미치는 영향이 없거나 미미할 수 있다.
제4 절연층(104)이 제3 절연층(103) 상에 형성될 수 있다. 제3 절연층(103)은 각 제3 배선 부분(130W)의 제3 도전 패턴(133)의 측벽(133c)과 직접 물리적으로 접촉할 수 있다.
보호층(107)이 제3 절연층(103)의 상면 및 제3 재배선 패턴(130)의 상면 상에 형성될 수 있다. 보호층(107)은 제3 재배선 패턴(130)의 상면의 적어도 일부를 노출시킬 수 있다. 도전 패드(140)가 제3 재배선 패턴(130)의 노출된 상면 상에 형성되어, 제3 재배선 패턴(130)과 접속할 수 있다. 보호층(107) 및 도전 패드(140)는 도 1p를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
지금까지 설명한 바에 따라, 재배선 기판(100)이 제조될 수 있다. 재배선 기판(100)은 절연 패턴, 제1 내지 제3 재배선 패턴들(110, 120, 130), 보호층(107), 및 도전 패드(140)를 포함할 수 있다. 절연 패턴은 제1 내지 제4 절연층들(101, 102, 103, 104)을 포함할 수 있다. 적층된 절연층들(101, 102, 103, 104)의 개수 및 재배선 패턴들(110, 120, 130)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
도시된 바와 달리, 제1 씨드 패턴(111)은 제1 배선 부분(110W)의 제1 도전 패턴(113)의 측벽 및 제2 절연층(102) 사이로 더 연장될 수 있다. 또는, 제3 씨드 패턴(131)은 제3 배선 부분(130W)의 제3 도전 패턴(133)의 측벽 및 제4 절연층(104) 사이로 더 연장될 수 있다.
도 2m 및 도 2n을 참조하면, 반도체칩(200)의 칩 패드(205)가 재배선 기판(100)을 향하도록, 반도체칩(200)이 재배선 기판(100) 상에 배치될 수 있다. 연결 단자(250)가 도전 패드(140) 및 칩 패드(205) 사이에 형성될 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 형성되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 보호층(107)을 덮을 수 있다. 몰딩막(300)은 반도체칩(200)과 보호층(107) 사이의 갭 영역으로 더 연장되어, 연결 단자(250)를 밀봉할 수 있다.
이후, 캐리어 기판(900) 및 캐리어 접착층(905)이 제거되어, 재배선 기판(100)의 하면, 예를 들어, 제1 절연층(101) 및 제1 재배선 패턴(110)이 노출될 수 있다. 단자 패드(410) 및 외부 접속 단자(400)가 재배선 기판(100)의 하면 상에 형성될 수 있다. 반도체칩(200)의 배치, 몰딩막(300)의 형성, 및 외부 접속 단자(400)의 형성은 도 1q 및 도 1r을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지(1A)의 제조가 완성될 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 도면이다. 도 3b는 도 3a의 Ⅰ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(1B)는 재배선 기판(100), 반도체칩(200), 몰딩막(300), 및 외부 접속 단자(400)를 포함할 수 있다. 재배선 기판(100)은 절연 패턴, 제1 내지 제3 재배선 패턴들(110, 120, 130), 보호층(107), 및 도전 패드(140)를 포함할 수 있다. 절연 패턴은 적층된 제1 내지 제4 절연층들(101, 102, 103, 104)을 포함할 수 있다. 제1 재배선 패턴(110) 및 제3 재배선 패턴(130)은 도 1q 및 도 1r을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제1 배선 부분들(110W) 각각에서, 제1 씨드 패턴(111)은 제1 도전 패턴(113)의 측벽과 제2 절연층(102) 사이에 개재되어, 제2 절연층(102)이 제1 도전 패턴(113)의 측벽과 물리적으로 접촉하지 않을 수 있다. 제3 배선 부분들(130W) 각각에서, 제3 씨드 패턴(131)은 제3 도전 패턴(133)의 측벽과 제4 절연층(104) 사이에 개재될 수 있다. 제2 재배선 패턴(120)은 도 2m 및 도 2n을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제2 배선 부분들(120W) 각각에서, 제2 씨드 패턴(121)은 제2 도전 패턴(123)의 측벽과 제3 절연층(103) 사이에 개재되어, 제3 절연층(103)이 제2 도전 패턴(123)의 측벽과 물리적으로 접촉하지 않을 수 있다. 반도체칩(200), 몰딩막(300), 및 외부 접속 단자(400)는 도 1q 및 도 1r을 참조하여 설명한 바와 실질적으로 동일할 수 있다.
도 4a 및 도 4b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 재배선 기판(100)이 캐리어 기판(900) 상에 형성될 수 있다. 재배선 기판(100)은 제1 내지 제4 절연층들(101, 102, 103, 104), 제1 내지 제3 재배선 패턴들(110, 120, 130), 도전 패드(140), 및 보호층(107)을 포함할 수 있다. 재배선 기판(100)의 형성은 앞서 도 2a 내지 도 2l을 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 다만, 재배선 기판(100)은 패널 레벨 또는 웨이퍼 레벨로 형성될 수 있다.
반도체칩(200)의 칩 패드(205)가 재배선 기판(100)을 향하도록, 반도체칩(200)이 재배선 기판(100) 상에 제공될 수 있다. 연결 단자(250)가 도전 패드(140) 및 칩 패드(205) 사이에 형성될 수 있다. 이 때, 반도체칩(200)은 복수개로 실장될 수 있다. 반도체칩들(200)은 서로 옆으로 이격 배치될 수 있다. 몰딩막(300)이 재배선 기판(100)의 상면 상에 제공되어, 반도체칩들(200)을 덮을 수 있다. 이후, 캐리어 기판(900)이 제거되어, 제1 절연층(101)의 하면 및 제1 재배선 패턴(110)의 하면이 노출될 수 있다.
도 4b를 참조하면, 단자 패드(410) 및 외부 접속 단자(400)가 노출된 재배선 기판(100)의 하면 상에 형성될 수 있다. 일점 쇄선을 따라 몰딩막(300) 및 재배선 기판(100)이 쏘잉되어, 복수의 반도체 패키지들(1A)이 서로 분리될 수 있다. 도시된 바와 달리, 재배선 기판(100)은 도 1a 내지 도 1p를 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 이 경우, 도 1q 및 도 1r를 참조하여 설명한 반도체 패키지(1)가 복수개로 형성될 수 있다.
본 명세서에서, 반도체 패키지들은 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다. 본 명세서에서, 설명의 간소화를 위해 단수의 반도체 패키지에 대하여 도시 및 서술하나, 본 발명의 반도체 패키지의 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다.
도 5a 내지 도 5d 및 도 5f 내지 도 5j는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 5e는 도 5d의 Ⅰ영역을 확대 도시하였다. 도 5k는 도 5j의 Ⅰ영역을 확대 도시하였다. 도 5a 내지 도 5k의 설명에 있어서, 설명의 편의를 위해 어떤 구성 요소의 상면 및 하면은 참조하여 설명하는 해당 도면을 기준으로 기술한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a를 참조하면, 반도체칩(200) 및 몰딩막(300)이 캐리어 기판(900) 상에 배치될 수 있다. 반도체칩(200)의 제1 면(200b)은 캐리어 기판(900)을 향할 수 있다. 복수의 칩 패드들(205)이 반도체칩(200)의 제1 면(200b) 상에 제공될 수 있다. 반도체칩(200)의 제1 면(200b)은 하면에 해당할 수 있다. 몰딩막(300)이 캐리어 기판(900) 상에 형성되어, 반도체칩(200)의 적어도 일부를 덮을 수 있다. 일 예로, 몰딩막(300)은 반도체칩(200)의 상면 및 측면을 덮을 수 있다. 도시된 바와 달리, 몰딩막(300)은 반도체칩(200)의 측면을 덮되, 상면을 노출시킬 수 있다. 이 후, 캐리어 기판(900)이 제거되어, 반도체칩(200)의 제1 면 및 몰딩막(300)의 하면이 노출될 수 있다. 반도체칩(200) 및 몰딩막(300)이 뒤집어질 수 있다.
도 5b를 참조하면, 제1 절연층(101) 및 제1 레지스트 패턴(171)이 반도체칩(200)의 제1 면 및 몰딩막(300) 상에 형성될 수 있다. 제1 홀(181)이 제1 절연층(101) 내에 형성되어, 반도체칩(200)의 칩 패드(205)를 노출시킬 수 있다. 제1 레지스트 패턴(171)이 제1 절연층(101) 상에 형성될 수 있다. 제1 트렌치(191)가 제1 레지스트 패턴(171) 내에 형성되어, 제1 홀(181)과 연결될 수 있다. 제1 트렌치(191)는 제1 절연층(101)의 일부를 노출시킬 수 있다. 제1 절연층(101), 제1 홀(181), 제1 레지스트 패턴(171), 및 제1 트렌치(191)의 형성은 앞서 도 1a 및 도 1c를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
도 5c를 참조하면, 제1 씨드층(111P) 및 제1 도전층(113P)이 제1 홀(181) 및 제1 트렌치(191) 내에 형성될 수 있다. 제1 씨드층(111P) 및 제1 도전층(113P)은 제1 레지스트 패턴(171)의 상면 상으로 연장될 수 있다. 제1 씨드층(111P) 및 제1 도전층(113P)의 형성은 도 1d를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 다만, 제1 씨드층(111P)은 칩 패드(205)와 물리적으로 접촉할 수 있다.
도 5d 및 도 5e를 참조하면, 제1 씨드층(111P) 및 제1 도전층(113P) 상에 평탄화 공정이 수행되어, 제1 씨드 패턴(111) 및 제1 도전 패턴(113)이 형성될 수 있다. 상기 평탄화 공정의 결과, 제1 레지스트 패턴(171)의 상면 상의 제1 씨드층(111P) 및 제1 도전층(113P)이 제거되어, 제1 씨드 패턴(111) 및 제1 도전 패턴(113)을 형성할 수 있다. 이에 따라, 제1 재배선 패턴(110)이 형성될 수 있다. 제1 재배선 패턴(110)은 제1 씨드 패턴(111) 및 제1 도전 패턴(113)을 포함할 수 있다. 제1 도전 패턴(113)은 제1 씨드 패턴(111) 상에서 제1 홀(181) 및 제1 트렌치(191)를 채울 수 있다.
제1 재배선 패턴(110)은 복수의 제1 비아 부분들(110V) 및 복수의 제1 배선 부분들(110W)을 포함할 수 있다. 제1 비아 부분들(110V) 및 제1 배선 부분들(110W)은 도 1e 및 도 1f를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제1 배선 부분들(110W)의 최소 너비(W1)는 0.1μm 내지 5 μm일 수 있다. 제1 배선 부분들(110W) 사이의 최소 간격(D1)은 0.1μm 내지 5 μm일 수 있다. 각각의 제1 배선 부분들(110W)에서, 제1 씨드 패턴(111)은 제1 도전 패턴(113)의 측벽(113c)을 덮을 수 있다. 다만, 도 1e 및 도 1f와 달리, 제1 비아 부분들(110V)은 칩 패드들(205)과 각각 전기적으로 연결될 수 있다. 이하, 설명의 간소화를 위해 단수의 제1 비아 부분(110V) 및 단수의 제1 배선 부분(110W)에 대하여 기술한다.
도 5f를 참조하면, 제1 레지스트 패턴(171)이 제거되어, 제1 절연층(101)의 상면 및 제1 배선 부분(110W)의 측벽이 노출될 수 있다.
도 5g를 참조하면, 제2 절연층(102)이 제1 절연층(101) 상에 형성되어, 제1 절연층(101)의 상면, 제1 배선 부분(110W)의 측벽, 및 제1 배선 부분(110W)의 상면을 덮을 수 있다. 제1 씨드 패턴(111)은 제1 배선 부분(110W)의 제1 도전 패턴(113)의 측벽과 제2 절연층(102) 사이에 개재될 수 있다. 제2 홀(182)이 제2 절연층(102) 내에 형성되어, 제1 재배선 패턴(110)의 상면을 노출시킬 수 있다.
제2 씨드층(121P)이 제1 절연층(101) 상에 형성될 수 있다. 제2 레지스트 패턴(172)이 제2 씨드층(121P) 상에 형성될 수 있다. 제2 레지스트 패턴(172)은 제2 씨드층(121P)을 노출시키는 제2 트렌치(192)를 가질 수 있다. 제2 트렌치(192)의 적어도 일부는 제2 홀(182)과 중첩될 수 있다. 제2 절연층(102), 제2 홀(182), 제2 씨드층(121P), 제2 레지스트 패턴(172), 및 제2 트렌치(192)는 도 1h 내지 도 1j를 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다.
제2 도전 패턴(123)이 제2 트렌치(192) 및 제2 홀(182) 내에 형성되어, 제2 씨드층(121P)을 덮을 수 있다. 제2 도전 패턴(123)은 제2 레지스트 패턴(172)의 상면 상으로 연장되지 않을 수 있다. 이후, 제2 레지스트 패턴(172)이 점선으로 도시한 바와 같이 제거되어, 제2 씨드층(121P)의 제1 부분의 상면 및 제2 배선 부분(120W)의 측벽을 노출시킬 수 있다.
도 5h를 참조하면, 제2 씨드층(121P)의 노출된 제1 부분이 식각되어, 제2 절연층(102)이 노출될 수 있다. 상기 식각 공정 후, 남아 있는 제2 씨드층(121P)의 제2 부분은 제2 씨드 패턴(121)을 형성할 수 있다. 제2 씨드 패턴(121)은 제2 도전 패턴(123)과 제2 절연층(102) 사이에 배치될 수 있다. 이에 따라, 제2 재배선 패턴(120)이 형성될 수 있다.
제2 재배선 패턴(120)은 복수의 제2 비아 부분들(120V) 및 복수의 제2 배선 부분들(120W)을 포함할 수 있다. 제2 배선 부분들(120W) 사이의 최소 간격(D2)은 5μm 초과 및 10 μm이하일 수 있다. 제2 배선 부분들(120W) 사이의 최소 너비(W2)는 5μm 초과 및 10 μm이하일 수 있다. 실시예들에 따르면, 제2 재배선 패턴(120)의 형성 공정에서 별도의 평탄화 공정이 수행되지 않아, 제2 재배선 패턴(120)의 제조 공정이 간소화될 수 있다. 각각의 제2 배선 부분(120W)에서, 제2 씨드 패턴(121)은 제2 도전 패턴(123)의 측벽(123c)을 덮지 않을 수 있다.
도 5i를 참조하면, 제4 절연층(104), 제3 재배선 패턴(130), 및 보호층(107)이 제3 절연층(103) 상에 형성될 수 있다. 제4 절연층(104), 제3 재배선 패턴(130), 및 보호층(107)은 도 1p에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 예를 들어, 제3 재배선 패턴(130)은 복수의 제3 비아 부분들(130V) 및 복수의 제3 배선 부분들(130W)을 포함할 수 있다. 제3 배선 부분들(130W) 사이의 최소 간격(D3)은 5μm 초과 및 10 μm이하일 수 있다. 제3 배선 부분들(130W) 사이의 최소 너비(W3)는 5μm 초과 및 10 μm이하일 수 있다. 실시예들에 따르면, 제3 재배선 패턴(130)의 형성 공정에서 별도의 평탄화 공정이 수행되지 않아, 제3 재배선 패턴(130)의 제조 공정이 간소화될 수 있다. 각각의 제3 배선 부분(130W)에서, 제3 씨드 패턴(131)은 제3 도전 패턴(133)의 측벽(133c)을 덮지 않을 수 있다.
지금까지 설명한 예들에 따라, 재배선 기판(100)의 제조가 완성될 수 있다. 재배선 기판(100)은 절연 패턴, 제1 내지 제3 재배선 패턴들(110, 120, 130), 및 보호층(107)을 포함할 수 있다. 절연 패턴은 제1 내지 제4 절연층들(101, 102, 103, 104)을 포함할 수 있다. 단자 패드(410)가 보호층(107)에 의해 노출된 제3 재배선 패턴(130) 상에 형성될 수 있다. 외부 접속 단자(400)가 단자 패드(410) 상에 형성될 수 있다.
도 5j 및 도 5k를 참조하면, 재배선 기판(100)이 아래를 향하도록, 재배선 기판(100), 반도체칩(200), 및 몰딩막(300)이 뒤집어질 수 있다. 이에 따라 반도체 패키지(1D)의 제조가 완성될 수 있다.
실시예들에 따르면, 실시예들에 따르면, 반도체 패키지(1)는 칩 퍼스트(chip-first process) 공정에 의해 제조될 수 있다. 제1 재배선 패턴(110)은 칩 패드(205)와 직접 접속할 수 있다. 제2 씨드 패턴(121)과 반도체칩(200) 사이의 최소 간격은 제2 도전 패턴(123)과 반도체칩(200) 사이의 최소 간격보다 더 작을 수 있다. 제3 씨드 패턴(131)과 반도체칩(200) 사이의 최소 간격은 제3 도전 패턴(133)과 반도체칩(200) 사이의 최소 간격보다 더 작을 수 있다.
도 6a는 실시예들에 따른 반도체 패키지를 도시한 도면이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a를 참조하면, 반도체 패키지(1D)는 재배선 기판(100), 반도체칩(200), 및 몰딩막(300)에 더하여, 도전 구조체(350)를 포함할 수 있다. 재배선 기판(100)은 절연층들(111, 112, 113, 114), 제1 내지 제3 재배선 패턴들(110, 120, 130), 및 복수의 도전 패드들(140)을 포함할 수 있다. 재배선 기판(100)은 도 2a 내지 도 2l를 참조하여 설명한 방법에 의해 제조될 수 있다. 다른 예로, 재배선 기판(100)은 도 1a 내지 도 1p를 참조하여 설명한 방법에 의해 제조될 수 있다. 또 다른 예로, 재배선 기판(100)은 도 3a 및 도 3b를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
반도체칩(200), 및 몰딩막(300)은 도 1q 및 도 1r을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 반도체칩(200)은 연결 단자(250)를 통해 도전 패드들(140) 중 적어도 하나의 접속할 수 있다.
도전 구조체(350)가 재배선 기판(100) 상에 및 몰딩막(300) 내에 제공될 수 있다. 도전 구조체(350)는 반도체칩(200)과 옆으로 이격 배치될 수 있다. 도전 구조체(350)는 도전 패드(140) 중 다른 하나와 접속할 수 있다. 도전 구조체(350)는 재배선 패턴들(110, 120, 130)을 통해 외부 접속 단자(400) 또는 반도체칩(200)과 전기적으로 연결될 수 있다. 도전 구조체(350)는 금속 기둥을 포함할 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 형성되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 도전 구조체(350)의 측벽을 덮되, 도전 구조체(350)의 상면을 노출시킬 수 있다.
반도체 패키지(1)는 상부 재배선층(500)을 더 포함할 수 있다. 상부 재배선층(500)은 몰딩막(300)의 상면 및 도전 구조체(350) 상면 상에 배치될 수 있다. 상부 재배선층(500)은 상부 절연 패턴 및 제1 상부 재배선 패턴(510), 제2 상부 재배선 패턴(520), 및 상부 패드(540)를 포함할 수 있다. 상부 절연 패턴은 적층된 제1 상부 절연층(501), 제2 상부 절연층(502), 및 제3 상부 절연층(503)을 포함할 수 있다. 제1 상부 절연층(501)은 몰딩막(300)을 덮을 수 있다. 제1 상부 절연층(501), 제2 상부 절연층(502) 및 제3 상부 절연층(503)은 감광성 폴리머를 포함할 수 있다.
제1 상부 재배선 패턴(510)은 제1 상부 비아 부분들(510V) 및 제1 상부 배선 부분들(510W)을 포함할 수 있다. 제1 상부 비아 부분들(510V)은 제1 상부 절연층(501) 내에 배치되며, 도전 구조체(350)와 접속할 수 있다. 제1 상부 배선 부분들(510W)은 제1 상부 비아 부분들(510V) 상에 및 제1 상부 절연층(501) 상에 배치될 수 있다. 제1 상부 배선 부분들(510W)은 제1 상부 비아 부분들(510V) 중 대응되는 것 상에서 제1 상부 비아 부분들(510V) 중 대응되는 것과 각각 연결될 수 있다. 제1 상부 배선 부분들(510W)은 제1 상부 비아 부분들(510V) 중 대응되는 것보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 제1 상부 배선 부분들(510W)의 최소 너비(W4)는 0.1μm 내지 5 μm일 수 있다. 제1 상부 배선 부분들(510W) 사이의 최소 간격(D4)은 0.1μm 내지 5 μm일 수 있다. 제1 상부 배선 부분들(510W) 각각은 제1 상부 씨드 패턴(511) 및 제1 상부 도전 패턴(513)을 포함할 수 있다. 제1 상부 비아 부분들(510V) 각각은 제1 상부 씨드 패턴(511) 및 제1 상부 도전 패턴(513)을 포함할 수 있다. 제1 상부 도전 패턴(513)은 구리와 같은 금속을 포함할 수 있다. 제1 상부 비아 부분들(510V) 각각의 제1 상부 도전 패턴(513)은 대응되는 제1 상부 배선 부분(510W)의 제1 상부 도전 패턴(513)과 직접 연결될 수 있다. 제1 상부 씨드 패턴(511)은 제1 상부 비아 부분(510V)의 제1 상부 도전 패턴(513)과 제1 상부 배선 부분(510W)의 제1 상부 도전 패턴(513) 사이에 개재되지 않을 수 있다.
제1 상부 씨드 패턴(511)은 제1 상부 도전 패턴(513)과 도전 구조체(350) 사이 제1 상부 도전 패턴(513)과 제1 상부 절연층(501) 사이에 개재되고, 제1 상부 배선 부분(510W)의 제1 상부 도전 패턴(513)의 측벽(513c) 상에 제공될 수 있다. 제1 상부 씨드 패턴(511)에 의해 제1 상부 배선 부분(510W)의 제1 상부 도전 패턴(513)의 측벽(513c)은 제1 상부 절연층(501)과 물리적으로 접촉하지 않을 수 있다. 이에 따라, 제1 상부 도전 패턴(513)의 측벽(513c)의 손상이 방지될 수 있다. 제1 상부 씨드 패턴(511)은 티타늄 및/또는 탄탈륨과 같은 금속을 포함할 수 있다. 제1 상부 재배선 패턴(510)은 도 1a 내지 도 1e를 참조하여 설명한 제1 재배선 패턴(110)과 실질적으로 동일한 방법에 의해 형성될 수 있다.
제2 상부 재배선 패턴(520)은 제1 상부 절연층(501) 내에 및 제1 상부 절연층(501) 상에 배치되고, 제1 상부 재배선 패턴(510)과 전기적으로 연결될 수 있다. 제2 상부 재배선 패턴(520)은 도 1h 내지 도 1l를 참조하여 설명한 제2 재배선 패턴(120)과 실질적으로 동일한 방법에 의해 형성될 수 있다. 제2 상부 재배선 패턴(520)은 제2 상부 비아 부분들(520V) 및 제2 상부 배선 부분들(520W)을 포함할 수 있다. 제2 상부 비아 부분들(520V)은 제2 상부 절연층(502) 내에 제공될 수 있다. 제2 상부 비아 부분들(520V)은 제1 상부 배선 부분들(510W) 상에 배치되며, 제1 상부 배선 부분들(510W)과 접속할 수 있다. 제2 상부 비아 부분들(520V) 각각은 제2 상부 씨드 패턴(521) 및 제2 상부 도전 패턴(523)을 포함할 수 있다.
제2 상부 배선 부분들(520W)은 제2 상부 비아 부분들(520V) 상에 및 제2 상부 절연층(502)의 상면 상에 배치될 수 있다. 제2 상부 배선 부분들(520W)은 제2 상부 비아 부분들(520V) 중 대응되는 것 상에서 제2 상부 비아 부분들(520V) 중 대응되는 것과 각각 연결될 수 있다. 제2 상부 배선 부분들(520W)은 제2 상부 비아 부분들(520V) 중 대응되는 것보다 더 큰 너비를 가질 수 있다. 제2 상부 배선 부분들(520W)의 최소 너비는 5μm 초과 및 10μm이하일 수 있다. 제2 상부 배선 부분들(520W) 사이의 최소 간격은 5μm 초과 및 10μm이하 일 수 있다. 제2 상부 배선 부분들(520W) 각각은 제2 상부 씨드 패턴(521) 및 제2 상부 도전 패턴(523)을 포함할 수 있다. 제2 상부 씨드 패턴(521)은 제2 상부 도전 패턴(523)과 제1 상부 재배선 패턴(510) 사이 그리고 제2 상부 도전 패턴(523)과 제2 상부 절연층(502) 사이에 개재될 수 있다. 제2 상부 씨드 패턴(521)은 제2 상부 배선 부분(520W)의 제2 상부 도전 패턴(523)의 측벽(523c) 상으로 연장되지 않을 수 있다. 제2 상부 배선 부분(520W)의 제2 상부 도전 패턴(523)의 측벽(523c)은 제3 상부 절연층(503)과 직접 물리적으로 접촉할 수 있다. 제2 상부 씨드 패턴(521)은 티타늄 및/또는 탄탈륨과 같은 금속을 포함할 수 있다.
제2 상부 도전 패턴(523)은 제2 상부 씨드 패턴(521) 상에 배치될 수 있다. 제2 상부 비아 부분들(520V) 각각의 제2 상부 도전 패턴(523)은 대응되는 제2 상부 배선 부분(520W)의 제2 상부 도전 패턴(523)과 직접 연결될 수 있다. 제2 상부 씨드 패턴(521)은 제2 상부 비아 부분(520V)의 제2 상부 도전 패턴(523)과 제2 상부 배선 부분(520W)의 제2 상부 도전 패턴(523) 사이에 개재되지 않을 수 있다. 제2 상부 도전 패턴(523)은 구리와 같은 금속을 포함할 수 있다.
제2 상부 재배선 패턴(520)은 도 1a 내지 도 1e를 참조하여 설명한 제2 재배선 패턴(120)과 실질적으로 동일한 방법에 의해 형성될 수 있다. 예를 들어, 제2 상부 재배선 패턴(520)의 형성 공정은 별도의 평탄화 공정을 포함하지 않을 수 있다. 이에 따라, 제2 상부 재배선 패턴(520)의 형성 공정이 간소화될 수 있다.
다른 예로, 제2 상부 씨드 패턴(521)은 제2 상부 배선 부분(520W)의 제2 상부 도전 패턴(523)의 측벽(523c)을 더 덮을 수 있다.
상부 패드(540)가 제2 상부 재배선 패턴(520) 상에 형성되어, 제2 상부 재배선 패턴(520)과 접속할 수 있다. 상부 패드(504)는 금속과 같은 도전 물질을 포함할 수 있다.
상부 재배선층(500)은 상부 보호층(507)을 더 포함할 수 있다. 상부 보호층(507)은 제3 상부 절연층(503)의 상면 및 제2 상부 재배선 패턴(520)의 상면을 덮을 수 있다. 상부 보호층(507)은 예를 들어, 절연성 폴리머를 포함할 수 있다. 다른 예로, 반도체 패키지(1D)는 상부 재배선층(500)을 포함하지 않을 수 있다.
도 6b는 실시예들에 따른 반도체 패키지를 도시한 도면이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6b를 참조하면, 반도체 패키지(1E)는 재배선 기판(100), 반도체칩(200), 및 몰딩막(300)에 더하여, 도전 구조체(350)를 포함할 수 있다. 도전 구조체(350)는 도 6a를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 반도체칩(200), 몰딩막(300), 및 재배선 기판(100)은 도 5a 내지 도 5k를 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다.
제1 재배선 패턴(110)은 복수의 제1 비아 부분들(110V)을 포함할 수 있다. 제1 비아 부분들(110V) 중 어느 하나는 반도체칩(200)의 칩 패드(205)와 직접 접속할 수 있다. 제1 씨드 패턴(111)은 제1 도전 패턴(113)과 칩 패드(205) 사이에 개재될 수 있다. 제1 비아 부분들(110V) 중 다른 하나는 도전 구조체(350)와 직접 접속할 수 있다. 제1 절연층(101)은 몰딩막(300) 및 반도체칩(200)과 직접 물리적으로 접촉할 수 있다.
도시되지 않았으나, 도 6a를 참조하여 설명한 상부 재배선층(500)이 몰딩막(300)의 상면 상에 더 제공될 수 있다.
도 6c는 실시예들에 따른 반도체 패키지를 도시한 도면이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6c를 참조하면, 반도체 패키지(3)는 제1 반도체 패키지(1D'), 제2 반도체 패키지(2), 및 도전 단자(600)를 포함할 수 있다. 도 6a를 참조하여 설명한 반도체 패키지(1D)가 제1 반도체 패키지(1D')로 사용될 수 있다. 예를 들어, 제1 반도체 패키지(1D')는 재배선 기판(100), 반도체칩(200), 몰딩막(300), 도전 구조체(350), 및 상부 재배선층(500)을 포함할 수 있다.
제2 반도체 패키지(2)가 제1 반도체 패키지(1D') 상에 배치될 수 있다. 제2 반도체 패키지(2)는 패키지 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 패키지 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 패키지 기판(710)은 재배선층일 수 있다. 예를 들어, 제2 반도체 패키지(2)는 앞서 도 1a 내지 도 1r의 예와 같이 제조된 반도체 패키지(1), 도 2a 내지 도 2n과 같이 제조된 반도체 패키지(1A), 도 3a 내지 도 3b의 반도체 패키지(1B), 또는 도 5a 내지 도 5k와 같이 제조된 반도체 패키지(1C)일 수 있다. 금속 패드(705)가 패키지 기판(710)의 하면 상에 배치될 수 있다.
상부 반도체칩(720)이 패키지 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 집적 회로들을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(720)은 반도체칩(200)과 다른 종류의 반도체칩일 수 있다. 상부 반도체칩(720)은 패키지 기판(710) 내의 내부 배선(715)을 통해 금속 패드(705)와 전기적으로 연결될 수 있다. 도 6c에서 내부 배선(715)은 모식적으로 도시한 것으로, 내부 배선(715)의 형상 및 배치는 다양하게 변형될 수 있다. 상부 몰딩막(730)이 패키지 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도전 단자(600)가 제1 반도체 패키지(1D') 및 제2 반도체 패키지(2) 사이에 배치될 수 있다. 도전 단자(600)는 상부 패드(540) 및 금속 패드(705) 사이에 개재되어, 상부 패드(540) 및 금속 패드(705)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(2)가 도전 단자(600), 상부 재배선층(500), 및 도전 구조체(350)를 통해 반도체칩(200) 및 외부 접속 단자(400)와 전기적으로 연결될 수 있다.
제2 반도체 패키지(2)의 전기적 연결은 상부 반도체칩(720) 내의 집적 회로들과 전기적 연결을 포함할 수 있다. 상부 재배선층(500)이 제공됨에 따라, 패키지 기판(710) 내의 내부 배선(715) 및 상부 반도체칩(720) 내의 집적 회로들이 보다 자유롭게 설계될 수 있다.
다른 예로, 제1 반도체 패키지(1D')는 상부 재배선층(500)을 포함하지 않을 수 있다. 이 경우, 도전 단자(600)는 도전 구조체(350) 상에 배치되며, 도전 구조체(350) 및 금속 패드(705)와 접속할 수 있다. 또 다른 예로, 도 6b에서 설명한 반도체 패키지(1E)가 제1 반도체 패키지(1D')로 사용될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 절연 패턴; 및
    상기 절연 패턴 내에 제공되는 제1 재배선 패턴을 포함하고,
    상기 제1 재배선 패턴은 제1 비아 부분 및 상기 제1 비아 부분과 다른 너비를 갖는 제1 배선 부분을 포함하고,
    상기 제1 비아 부분 및 상기 제1 배선 부분 각각은:
    제1 씨드 패턴; 및
    상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하되,
    상기 제1 배선 부분의 상기 제1 씨드 패턴은 상기 제1 배선 부분의 상기 제1 도전 패턴의 바닥면과 측벽을 덮고,
    상기 제1 비아 부분의 상기 제1 도전 패턴은 제1 배선 부분의 상기 제1 도전 패턴과 직접 연결되는 재배선 기판.
  2. 제 1항에 있어서,
    상기 절연 패턴 내에 제공된 제2 배선 부분을 더 포함하되,
    상기 제2 배선 부분은 상기 제2 씨드 패턴 및 상기 제2 씨드 패턴 상의 제2 도전 패턴을 포함하되,
    상기 제2 씨드 패턴은 상기 제2 도전 패턴의 측벽을 덮지 않고,
    상기 제2 배선 부분은 상기 제1 배선 부분과 다른 레벨에 배치된 재배선 기판.
  3. 제 2항에 있어서,
    상기 제1 배선 부분은 복수의 제1 배선 부분들을 포함하고,
    상기 제2 배선 부분은 복수의 제2 배선 부분들을 포함하고,
    상기 제1 배선 부분들의 최소 너비는 상기 제2 배선 부분들의 최소 너비보다 더 작은 재배선 기판.
  4. 제 3항에 있어서,
    상기 제1 배선 부분들의 최소 간격은 상기 제2 배선 부분들의 최소 간격 보다 더 작은 재배선 기판.
  5. 제 4항에 있어서,
    상기 제1 배선 부분들의 최소 너비는 0.1μm 내지 5 μm 이고,
    상기 제2 배선 부분들의 최소 간격은 0.1μm 내지 5 μm 인 재배선 기판.
  6. 제 2항에 있어서,
    상기 제2 배선 부분의 상면은 상기 절연 패턴의 하면과 나란하게 연장되고, 상기 제1 배선 부분의 상기 상면은 상기 절연 패턴의 상기 하면과 나란하게 연장되는 재배선 기판.
  7. 제 2항에 있어서,
    상기 제1 재배선 패턴은 상기 제2 배선 부분과 전기적으로 연결되는 재배선 기판.
  8. 제 1항에 있어서,
    상기 절연 패턴은 제1 절연층을 포함하고,
    상기 제1 비아 부분은 상기 제1 절연층 내에 제공되고, 상기 제1 절연층은 감광성 폴리머를 포함하는 재배선 기판.
  9. 제 1항에 있어서,
    상기 제1 비아 부분의 바닥면 및 측벽 사이의 제1 각도는 상기 제1 배선 부분의 바닥면 및 상기 측벽 사이의 제2 각도보다 큰 재배선 기판.
  10. 제 9항에 있어서,
    상기 제1 각도는 110도 내지 150도이고,
    상기 제2 각도는 85도 내지 95도인 재배선 기판.
  11. 절연 패턴; 및
    상기 절연 패턴 내에 제공된 제1 재배선 패턴을 포함하고,
    상기 제1 재배선 패턴은 제1 비아 부분 및 제1 비아 부분 상에서 상기 제1 비아 부분과 연결되는 제1 배선 부분을 포함하고,
    상기 제1 비아 부분의 바닥면과 측벽 사이의 제1 각도는 상기 제1 배선 부분의 바닥면과 측벽 사이의 제2 각도보다 크고,
    상기 제1 비아 부분 및 상기 제1 배선 부분 각각은:
    제1 도전 패턴; 및
    상기 제1 도전 패턴과 상기 절연 패턴 사이에 개재되는 제1 씨드 패턴을 포함하되,
    상기 제1 배선 부분의 상기 제1 씨드 패턴은 상기 제1 배선 부분의 상기 제1 도전 패턴의 측벽 및 상기 절연 패턴 사이에 배치된 재배선 기판.
  12. 제 11항에 있어서,
    상기 제1 재배선 패턴의 일면 상에 제공되는 제2 재배선 패턴을 더 포함하되,
    상기 제2 재배선 패턴은 제2 비아 부분 및 제2 배선 부분을 포함하고, 상기 제2 배선 부분 및 상기 제2 비아 부분 각각은:
    제2 도전 패턴; 및
    상기 제2 도전 패턴과 상기 절연 패턴 사이에 개재된 제2 씨드 패턴을 포함하고,
    상기 제2 배선 부분의 상기 제2 도전 패턴의 측벽은 상기 절연 패턴과 직접 물리적으로 접촉하는 재배선 기판.
  13. 제 12항에 있어서,
    상기 제2 씨드 패턴은 상기 제2 배선 부분의 상기 제2 도전 패턴의 바닥면과 상기 절연 패턴 사이 그리고 상기 제2 비아 부분의 상기 제2 도전 패턴의 측벽과 상기 절연 패턴 사이에 개재된 재배선 기판.
  14. 제 11항에 있어서,
    상기 제1 배선 부분은 복수의 제1 배선 부분들을 포함하고,
    상기 제2 배선 부분은 복수의 제2 배선 부분들을 포함하고,
    상기 제1 배선 부분들의 최소 너비는 상기 제2 배선 부분들의 최소 너비보다 더 작고,
    상기 제1 배선 부분들의 최소 간격은 상기 제2 배선 부분들의 최소 간격보다 더 작은 재배선 기판.
  15. 제 11항에 있어서,
    상기 제1 비아 부분의 상기 제1 도전 패턴은 제1 배선 부분의 상기 제1 도전 패턴과 직접 연결되는 재배선 기판.
  16. 절연 패턴 및 상기 절연 패턴 내의 제1 재배선 패턴을 포함하는 재배선 기판; 및
    상기 재배선 기판의 제1 면 상에 배치된 반도체칩을 포함하되,
    상기 제1 재배선 패턴은 제1 비아 부분 및 제1 배선 부분을 포함하고,
    상기 제1 비아 부분의 바닥면과 측벽 사이의 제1 각도는 상기 제1 배선 부분의 바닥면과 측벽 사이의 제2 각도보다 크고,
    상기 제1 비아 부분 및 상기 제1 배선 부분 각각은:
    제1 씨드 패턴; 및
    상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하되,
    상기 제1 씨드 패턴은 상기 제1 비아 부분의 제1 도전 패턴과 상기 절연 패턴 사이에 제공되며, 상기 제1 배선 부분의 제1 도전 패턴의 바닥면과 측벽 상으로 연장되고,
    상기 제1 배선 부분의 상기 제1 도전 패턴은 상기 제1 비아 부분의 상기 제1 도전 패턴과 직접 연결되는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 제2 재배선 기판은 상기 제1 재배선 패턴의 일면 상에 제공되고, 상기 절연 패턴의 하면과 나란하게 연장된 제2 배선 부분을 더 포함하되,
    상기 제2 배선 부분은 상기 제2 씨드 패턴 및 상기 제2 씨드 패턴 상의 제2 도전 패턴을 포함하되,
    상기 제2 씨드 패턴은 상기 제2 도전 패턴의 측벽 상에 제공되지 않는 반도체 패키지.
  18. 제 17항에 있어서,
    상기 제1 배선 부분은 복수의 제1 배선 부분들을 포함하고,
    상기 제2 배선 부분은 복수의 제2 배선 부분들을 포함하고,
    상기 제1 배선 부분들의 최소 간격은 상기 제2 배선 부분들의 최소 간격보다 더 큰 반도체 패키지.
  19. 제 16항에 있어서,
    상기 제1 배선 부분은 상기 제1 비아 부분 상에 배치되고, 상기 제1 비아 부분과 다른 너비를 갖는 반도체 패키지.
  20. 제 16항에 있어서,
    상기 절연 패턴은 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함하는 반도체 패키지.
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