KR101870155B1 - 비아 연결 구조체, 그것을 갖는 반도체 소자 및 그 제조 방법들 - Google Patents

비아 연결 구조체, 그것을 갖는 반도체 소자 및 그 제조 방법들 Download PDF

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Abstract

하부 층, 상기 하부 층 상에 형성되고 그루브를 갖는 절연층, 상기 하부 층 및 상기 절연층을 수직으로 관통하고, 상면 및 측면의 일부가 상기 그루브의 내부에 노출되도록 돌출한 전도성 비아 코어를 포함하는 비아 구조체, 및 상기 그루브 내에 형성되고 상기 비아 구조체와 접촉하는 배선 구조체를 포함하는 비아 연결 구조체와, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 기판, 상기 기판을 관통하는 관통 비아 구조체, 상기 관통 비아 구조체는 상기 기판의 상기 제1 면과 가까운 제1 단부 및 상기 기판의 상기 제2 면과 가까운 제2 단부를 포함하고, 상기 기판의 상기 제2 면 상에 형성되고 상기 관통 비아 구조체의 상기 제2 단부의 상면 및 측면의 일부를 노출하는 재배선 그루브를 갖는 절연층, 상기 절연층은 상기 관통 비아 구조체의 측면의 일부를 덮고, 및 상기 재배선 그루브 내에 형성되고 상기 관통 비아 구조체의 상기 제2 단부의 상면 및 측면의 일부와 접촉하는 재배선 구조체를 포함하는 반도체 소자가 설명된다.

Description

비아 연결 구조체, 그것을 갖는 반도체 소자 및 그 제조 방법들{Via Connection Structures and Semiconductor Devices Having the Same, and methods of Fabricating the Sames}
본 발명은 비아 연결 구조체 및 그것을 갖는 반도체 소자 및 그 제조 방법들, 및, 반도체 소자 적층 구조, 모듈, 전자 시스템, 및 모바일 무선 폰에 관한 것이다.
모바일 폰이나 태블릿 PC 등, 보다 작고, 가볍고, 얇은 통신 기기들의 사용이 커지면서, 집적도가 높고 동작 속도가 빠른 반도체 소자가 연구되고 있고, 관통 비아(TSV, through silicon via)를 갖는 적층형 반도체 소자가 제안되었다.
본 발명이 해결하고자 하는 과제는, 돌출한 비아 구조체를 갖는 비아 연결 구조체를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 돌출한 관통 비아 구조체를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 돌출한 관통 비아 구조체를 갖는 반도체 소자의 적층 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 돌출한 관통 비아 구조체를 갖는 반도체 소자를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 돌출한 관통 비아 구조체를 갖는 반도체 소자를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 다마신 방법으로 형성된 배선 구조체를 갖는 비아 연결 구조체를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 다마신 방법으로 형성된 재배선 구조체를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 다마신 방법으로 형성된 재배선 구조체를 갖는 반도체 소자의 적층 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 다마신 방법으로 형성된 재배선 구조체를 갖는 반도체 소자를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 다마신 방법으로 형성된 재배선 구조체를 갖는 반도체 소자를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 돌출한 비아 구조체를 갖는 비아 연결 구조체를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 돌출한 관통 비아 구조체를 갖는 반도체 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 다마신 방법으로 형성된 배선 구조체를 갖는 비아 연결 구조체를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 다마신 방법으로 형성된 재배선 구조체를 갖는 반도체 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체는, 하부 층, 상기 하부 층 상에 형성되고 그루브를 갖는 절연층, 상기 하부 층 및 상기 절연층을 수직으로 관통하고, 상면 및 측면의 일부가 상기 그루브의 내부에 노출되도록 돌출한 전도성 비아 코어를 포함하는 비아 구조체, 및 상기 그루브 내에 형성되고 상기 비아 구조체와 접촉하는 배선 구조체를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체는, 하부층, 상기 하부 층 상에 형성되고 그루브를 갖는 절연층, 상기 하부 층 및 상기 절연층을 관통하고 상기 그루브 내에 일 단부가 돌출한 비아 구조체, 상기 비아 구조체의 일 단부는, 전도성 비아 코어, 및 적어도 상기 비아 코어의 측면의 일부를 덮는 전도성 비아 배리어 층을 포함하고, 및 상기 그루브 내에 상기 비아 구조체와 접촉하는 배선 구조체를 포함하고, 상기 배선 구조체는, 상기 그루브의 내벽, 바닥 면, 및 상기 비아 구조체의 일 단부의 표면 상에 형성된 전도성 배선 배리어 층, 및 상기 그루브를 채우도록 상기 배선 배리어 층 상에 형성된 전도성 배선을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체를 형성하는 방법은, 상단부가 하부 층 내에 매몰된 비아 구조체를 형성하고, 상기 하부 층의 표면을 제거하여 상기 비아 구조체의 일 단부를 노출시키고, 상기 하부 층 상에 상기 비아 구조체의 상면 및 측면을 매몰하는 절연층을 형성하고, 상기 절연층 내에 상기 비아 구조체의 상면 및 측면의 일부를 노출시키는 그루브를 형성하고, 및 상기 그루브 내에 배선 구조체를 형성하는 것을 포함하고, 상기 배선 구조체를 형성하는 것은, 상기 그루브의 내벽, 바닥 면, 및 상기 노출된 비아 구조체의 상면 및 측면 상에 배선 배리어 층을 형성하고, 및 상기 그루브를 채우도록 상기 배선 배리어 층 상에 배선 물질층을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체를 형성하는 방법은, 하부 층 내에 하부가 매립되고, 상기 하부 층 상에 상부가 돌출한 비아 구조체를 형성하고, 상기 돌출한 상기 비아 구조체의 상부를 덮는 절연층을 형성하고, 상기 비아 구조체의 상부의 일부를 노출하는 그루브를 상기 절연층 내에 형성하고, 상기 절연층의 상부 표면, 상기 그루브의 측벽 및 바닥 면, 및 상기 노출된 비아 구조체의 표면 상에 배선 배리어 층을 컨포멀하게 형성하고, 상기 배선 배리어 층 상에 상기 그루브를 채우는 배선 물질층을 형성하고, 및 상기 절연층의 상부 표면 상에 형성된 배선 물질층 및 배선 배리어 층을 제거하여, 상기 그루브 내에 형성된 배선 구조체를 형성하는 것을 포함하고, 상기 절연층의 상부 표면과 상기 배선 구조체의 상부 표면이 동일한 레벨에 위치한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 기판, 상기 기판을 관통하는 관통 비아 구조체, 상기 관통 비아 구조체는 상기 기판의 상기 제1 면과 가까운 제1 단부 및 상기 기판의 상기 제2 면과 가까운 제2 단부를 포함하고, 상기 기판의 상기 제2 면 상에 형성되고 상기 관통 비아 구조체의 상기 제2 단부의 상면 및 측면의 일부를 노출하는 재배선 그루브를 갖는 절연층, 상기 절연층은 상기 관통 비아 구조체의 측면의 일부를 덮고, 및 상기 재배선 그루브 내에 형성되고 상기 관통 비아 구조체의 상기 제2 단부의 상면 및 측면의 일부와 접촉하는 재배선 구조체를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판을 수직으로 관통하는 관통 비아 구조체, 상기 기판 상에 형성되고 재배선 그루브를 갖는 절연층, 상기 관통 비아 구조체의 일 단부의 상면 및 측면의 일부가 상기 재배선 그루브 내에 돌출하고, 및 상기 재배선 그루브 내에 형성되고 상기 관통 비아 구조체의 상기 제2 단부의 상면 및 측면과 접촉하는 재배선 구조체를 포함하고, 상기 재배선 그루브는, 비아 영역, 입출력 패드 영역, 및 상기 비아 영역과 상기 패드 영역을 연결하는 배선 영역을 포함하고, 상기 비아 영역 내에 상기 관통 비아 구조체가 위치하고, 및 상기 비아 영역 및 상기 패드 영역은 상기 배선 영역보다 수평 폭이 넓다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 형성 방법은, 제1 면 및 제2 면을 갖는 기판을 준비하고, 상기 기판 내에 제1 단부 및 제2 단부를 갖는 관통 비아 구조체를 형성하되, 상기 제1 단부는 상기 기판의 제1 면에 가깝게 위치하고, 및 상기 제2 단부는 상기 기판의 벌크 내에 위치하고, 상기 기판의 상기 제2 면의 표면을 부분적으로 제거하여 상기 관통 비아 구조체의 상기 제2 단부를 돌출시키고, 상기 기판의 상기 제2 면 상에 상기 관통 비아 구조체의 상기 제2 단부를 덮는 절연층을 형성하고, 상기 절연층 내에 상기 관통 비아 구조체의 상기 제2 단부의 상면 및 측면을 노출시키는 재배선 그루브를 형성하고, 및 상기 재배선 그루브를 채우는 재배선 구조체를 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 형성 방법은, 기판 내에 관통 비아 구조체를 형성하고, 상기 기판의 후면의 일부를 제거하여 상기 관통 비아 구조체의 일 단부를 노출시키고, 상기 노출된 관통 비아 구조체의 상기 일 단부를 덮는 절연층을 형성하고, 상기 절연층 내에 상기 관통 비아 구조체의 상기 일 단부의 상면 및 측면이 노출되는 재배선 그루브를 형성하고, 및 상기 재배선 그루브 내에 상기 관통 비아 구조체의 상기 일 단부의 상면 및 측면의 일부와 접촉하는 재배선 구조체를 형성하는 것을 포함하고, 상기 재배선 그루브는, 비아 영역, 패드 영역, 및 상기 비아 영역과 상기 패드 영역을 연결하는 배선 영역을 포함하고, 상기 비아 영역 및 상기 패드 영역은 상기 비아 영역보다 수평 폭이 넓다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들은 배선(interconnection)의 하면과 측면을 완전하게 감싸는 배선 배리어 층을 포함할 수 있다. 따라서, 배선과 배선 배리어 층의 물리적 및/또는 전기적 접촉 안정성이 향상될 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들은 화학 기계적 연마 방법을 이용하여 평탄하게 형성될 수 있으므로, 비아 구조체들의 피치 및 배선 구조체들의 피치 등이 보다 미세하고 정교해질 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들은 비아 구조체가 배선 구조체의 내부로 돌출한 모양을 가질 수 있으므로, 비아 구조체와 배선 구조체의 면 저항(sheet resistance)이 감소될 수 있다. 또한, 배선 구조체가 비아 구조체에 의해 물리적으로 고정될 수 있으므로, 플로팅 현상 등에 의하여 접촉 불량이나 구성 요소들이 분리되는 현상이 방지될 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들들은 재배선 배선의 하면과 측면을 완전하게 감싸는 재배선 배리어 층을 포함할 수 있다. 따라서, 재배선 배선과 재배선 배리어 층의 물리적 및/또는 전기적 접촉 안정성이 향상될 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 반오체 소자들은 화학 기계적 연마 방법을 이용하여 평탄하게 형성될 수 있으므로, 관통 비아 구조체들의 피치 및 재 배선 구조체들의 피치 등이 보다 미세하고 정교해질 수 있다.
본 발명의 다양한 실시예들에 의한 반도체 소자들은 관통 비아 구조체가 재배선 구조체의 내부로 돌출한 모양을 가질 수 있으므로, 관통 비아 구조체와 재배선 구조체의 면 저항(sheet resistance)이 감소될 수 있다. 또한, 재배선 구조체가 관통 비아 구조체에 의해 물리적으로 고정될 수 있으므로, 플로팅 현상 등에 의하여 접촉 불량이나 구성 요소들이 분리되는 현상이 방지될 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들의 재배선 구조들을 개념적으로 도시한 표면의 레이아웃도들이다.
도 2a 내지 2s는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들을 개념적으로 도시한 종단면도들이다.
도 3a 내지 3h는 본 발명의 기술적 사상에 의한 비아 연결 구조체들의 종단면을 개념적으로 도시한 사시도들이다.
도 4a 및 4b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들을 형성하는 방법들을 설명하는 플로우 차트들이다.
도 5a 내지 5g 및 6a 내지 6c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들을 형성하는 방법들을 설명하는 종단면도들이다.
도 7a 내지 7q는 그루브 내에 노출된 다양한 모양의 비아 구조체들을 개념적으로 도시한 종단면도들이다.
도 8a 내지 8s는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 개념적으로 도시한 종단면도들이다.
도 9a 내지 9j는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 형성하는 방법들을 설명하는 플로우 차트들이다.
도 10a 내지 10x는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 11a 내지 11d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 12a 내지 12g는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 13a 내지 13d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 14a 내지 14q는 재배선 그루브 내에 노출된 다양한 모양의 관통 비아 구조체들을 개념적으로 도시한 종단면도들이다.
도 15a 내지 15m은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 16a 내지 16k는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 17a 내지 17d는 본 발명의 다양한 실시예들에 의한 반도체 소자 적층 구조들을 개념적으로 도시한 종단면도 들이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 개념적으로 도시한 종단면도이다.
도 19는 본 발명의 일 실시예에 의한 반도체 소자를 포함하는 본 발명의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다.
도 20 및 21은 본 발명의 다양한 실시예들에 의한 비아 연결 구조체들 또는 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 22는 본 발명의 다양한 실시예들에 의한 비아 연결 구조체들 또는 반도체 소자들 중 적어도 하나를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 "전면(front side)"과 "후면(back side)"는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, "전면"과 "후면"은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, "전면"이 "후면"이라고 해석될 수도 있고 "후면"이 "전면"으로 해석될 수도 있다. 따라서, "전면"을 "제1"이라고 표현하고 "후면"을 "제2"라고 표현할 수도 있고, "후면"을 "제1"로 표현하고 "전면"을 "제2"라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 "전면"과 "후면"이 혼용되지 않는다.
본 명세서에서 "가깝다(near)"라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A, 1B)의 재배선 구조들을 개념적으로 도시한 표면의 레이아웃도들이다.
도 1a 및 1b를 참조하면, 본 발명의 다양한 실시예들에 의한 반도체 소자들(1A, 1B)은, 표면(2) 상에 배치된 노출된 비아 구조체(4), 배선 구조체(5) 및 패드(6)를 포함할 수 있다. 표면(2)은 실리콘 질화물, 실리콘 산화물, 폴리이미드, 감광성 폴리이미드, BCB, 또는 기타 유기 또는 무기 고분자물 같은 절연물로 덮일 수 있다. 비아 구조체(4), 배선 구조체(5) 및 패드(6)는 다른 도면에서 보다 상세하게 설명될 것이다. 도 1a를 다시 참조하면, 비아 구조체들(4)은 표면(2)의 중심에 행 또는 열을 이루도록 배열될 수 있다. 패드들(6)은 표면(2) 상의 다양한 위치에 배열될 수 있다. 배선 구조체들(5)이 비아 구조체들(4), 또는 비아 구조체(4)와 패드(6)를 전기적으로 연결하도록 다양하게 배치될 수 있다. 도 1b를 다시 참조하면, 비아 구조체들(4)은 표면(2)의 외곽 영역에 열을 이루도록 배열될 수 있다. 패드들(6)은 표면(2) 상의 다양한 위치에 배열될 수 있다. 배선 구조체들(5)이 비아 구조체들(4), 또는 비아 구조체(4)와 패드(6)를 전기적으로 연결하도록 다양하게 배치될 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(1A, 1B)은 비아 구조체(4)를 통하여 수신한 공급 전압, 기준 전압, 접지 전압, 및 다양한 전기적 신호들을 재배선 구조를 이용하여 다양한 위치에 배열된 패드들(6)로 분배할 수 있다. 또는, 반도체 소자들(1A, 1B)은 패드들(6)을 통하여 수신한 공급 전압, 기준 전압, 접지 전압, 및 다양한 전기적 신호들을 재배선 구조를 이용하여 다양한 위치에 배치된 비아 구조체들(4)로 분배할 수 있다.
도 2a 내지 2s는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10S)을 개념적으로 도시한 종단면도들이다.
도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10A)는, 그루브(55)를 가진 절연층(30), 그루브(55) 내에 돌출한 상부를 가진 비아 구조체(40a) 및 그루브(55) 내에 형성된 배선 구조체(50)를 포함할 수 있다.
절연층(30)은 하부 층(20) 상에 형성될 수 있다. 하부 층(20)은 기판 또는 층간 절연막을 포함할 수 있다. 예를 들어, 하부 층(20)은 실리콘 기판을 포함할 수 있다. 또는, 예를 들어, 하부 층(20)은 실리콘 산화물 또는 실리콘 질화물을 포함하는 층간 절연막을 포함할 수 있다.
비아 구조체(40a)는 비아 코어(41a), 비아 배리어 층(42a), 비아 라이너(43a)를 포함할 수 있다. 비아 구조체(40a)는 하부 층(20)의 내부로부터 하부 층(20)의 표면 상으로 돌출할 수 있다. 비아 구조체(40a)의 측면의 일부가 하부 층(20)의 표면 상으로 노출될 수 있다. 예를 들어, 하부 층(20)의 상부에 비아 코어(41a), 비아 배리어 층(42a), 및 비아 라이너(43a)의 일부가 노출될 수 있다.
비아 코어(41a)는 기둥(pillar) 형태를 가질 수 있다. 비아 코어(41a)는 구리 같은 금속을 포함할 수 있다.
비아 배리어 층(42a)은 비아 코어(41a)의 측면 및 상면을 컨포멀하게 덮을 수 있다. 비아 배리어 층(42a)은 Ti, TiN, Ta, TaN, 또는 WN 같은 배리어용 금속을 포함할 수 있다. 비아 배리어 층(42a)은 단층 또는 다층으로 형성될 수 있다. 예를 들어 다층의 배리어용 금속들을 포함할 수 있다.
비아 라이너(43a)는 비아 코어(41a)의 측면을 컨포멀하게 덮을 수 있다. 예를 들어, 비아 라이너(43a)는 비아 배리어 층(42a)의 측면을 덮을 수 있다. 비아 라이너(43a)는 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산화물보다 유전율이 낮은 다양한 물질을 포함할 수 있다.
그루브(55)가 절연층(30) 내에 형성될 수 있다. 그루브(55) 내에 비아 구조체(40a)의 상단부 및 측면의 일부가 노출될 수 있다. 예를 들어, 비아 구조체(40a)의 상단부 및 측면의 일부가 그루브(55) 내에 돌출할 수 있다. 그루브(55) 내에 돌출한 비아 구조체(40a)의 상단부 및 측면의 일부 상에는 비아 배리어 층(42a)이 노출될 수 있다. 예를 들어, 그루브(55) 내에 돌출한 비아 구조체(40a)의 상단부 및 측면의 일부 상에는 비아 라이너(43a)가 형성되지 않을 수 있다. 그루브(55)의 바닥 면에서, 절연층(30)의 표면과 비아 라이너(43a)의 상단부가 실질적으로 동일하거나 유사한 레벨에 위치할 수 있다. 절연층(30)은 그루브(55)의 하부에서 비아 구조체(40a)의 측면을 덮을 수 있다. 예를 들어, 절연층(30) 내에 매몰된 비아 구조체(40a)의 측면은 절연층(30)으로 감싸일 수 있다. 절연층(30)은 비아 라이너(43a)와 접촉할 수 있다.
배선(51) 및 배선 배리어 층(52)이 그루브(55) 내에 형성될 수 있다. 배선 배리어 층(52)은 그루브(55)의 내벽, 바닥 면, 및 노출된 비아 구조체(40)의 표면 상에 형성될 수 있다. 배선 배리어 층(52)은 그루브(55) 내에 노출된 비아 구조체(40)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 배선(51)은 그루브(55)의 내부를 채우도록 그루브(55)의 내부의 배선 배리어 층(52) 상에 형성될 수 있다. 배선 배리어 층(52)은 Ti, TiN, Ta, TaN, 또는 WN 같은 배리어용 금속을 포함할 수 있고, 또한 상기 베리어용 금속을 단일층 또는 2층이나 3층 등으로 복합층으로 사용할 수 도 있다. 배선(51)은 구리 등의 금속을 포함할 수 있다. 상기 비아 배리어 층(42)과 상기 배선 배리어 층(52)은 단일층 또는 복합층으로 형성될 수 있다.
하부 층(20) 또는 절연층(30) 내에 매몰된 비아 코어(41a)의 측면 상에는 단층의 배리어 층, 예를 들어, 비아 배리어 층(42a)만이 형성될 수 있고, 그루브(55) 내에 돌출한 비아 코어(41a)의 측면 상에는 두 층의 배리어 층, 예를 들어 비아 배리어 층(42a)과 배선 배리어 층(52a)이 형성될 수 있다. 따라서, 그루브(55) 내에 돌출한 비아 코어(41a)의 측면 상에는 하부 층(20) 또는 절연층(30) 내에 매몰된 비아 코어(41a)의 측면 상에서보다 두꺼운 배리어 층이 형성될 수 있다.
절연층(30) 및 배선 구조체(50)의 상부 표면은 평탄할 수 있다. 예를 들어, 절연층(30) 및 배선 구조체(50)의 상부 표면은 동일한 레벨에 위치할 수 있다. 절연층(30) 및 배선 구조체(50) 상에 패시베이션 층(60)이 직접적으로 형성될 수 있다. 패시베이션 층(60)은 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
도 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10B)는, 그루브(55) 내에 돌출한 비아 구조체(40b)를 포함하고, 비아 구조체(40b)는 절연층(30)의 표면 상으로 돌출한 비아 코어(41b) 및 비아 라이너(43b)를 포함할 수 있다. 예를 들어, 비아 배리어 층(42b)은 비아 코어(41b)의 상면 및 측면을 모두 덮을 수 있고, 비아 라이너(43b)는 비아 배리어 층(42b)의 측면의 일부를 덮을 수 있다. 비아 라이너(43b)의 상단부 및 측면의 일부는 그루브(55) 내에 노출되어 배선 배리어 층(52)과 접촉할 수 있다.
도 2c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10C)는, 그루브(55) 내에 돌출한 비아 구조체(40c)를 포함하고, 비아 구조체(40c)는 절연층(30)의 표면 상으로 돌출한 비아 코어(41c), 비아 배리어 층(42c) 및 비아 라이너(43c)를 포함할 수 있다. 예를 들어, 비아 배리어 층(42c)은 비아 코어(41c)의 측면의 일부를 덮을 수 있고, 비아 라이너(43c)는 비아 배리어 층(42c)의 측면을 덮을 수 있다. 비아 배리어 층(42c)의 상단과 비아 라이너(43c)의 상단면은 유사할 수 있다. 비아 배리어 층(42c)의 상단부, 및 비아 라이너(43c)의 상단부 및 측면의 일부는 그루브(55) 내에 노출되어 배선 배리어 층(52)과 접촉할 수 있다. 비아 코어(41c)와 배선 배리어 층(52)이 직접적으로 접촉할 수 있다.
도 2d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10D)는, 그루브(55) 내에 돌출한 비아 구조체(40d)를 포함하고, 비아 구조체(40d)는 절연층(30)의 표면 상으로 돌출한 비아 코어(41d), 비아 배리어 층(42d) 및 비아 라이너(43d)를 포함할 수 있다. 예를 들어, 비아 배리어 층(42d)은 비아 코어(41d)의 측면의 일부를 덮을 수 있고, 비아 라이너(43d)는 비아 배리어 층(42d)의 측면의 일부를 덮을 수 있다. 비아 배리어 층(42d)의 상단은 비아 라이너(43d)의 상단보다 높은 레벨에 위치할 수 있다. 비아 배리어 층(42d)의 상단부 및 측면의 일부, 및 비아 라이너(43d)의 상단부 및 측면의 일부는 그루브(55) 내에 노출되어 배선 배리어 층(52)과 접촉할 수 있다.
도 2e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10e)는, 그루브(55) 내에 돌출한 비아 구조체(40e)를 포함하고, 비아 구조체(40e)는 절연층(30)의 표면 상으로 돌출한 비아 코어(41e) 및 비아 배리어 층(42e)을 포함할 수 있다. 예를 들어, 비아 코어(41e)의 상부 및/또는 측면의 일부가 비아 배리어 층(42e)으로 덮이지 않고 노출될 수 있다. 비아 코어(41e)의 상부 및/또는 측면의 일부는 배선 배리어 층(52)과 직접적으로 접촉할 수 있다. 비아 라이너(43e)의 상단부가 절연층(30)의 표면과 동일하거나 유사할 수 있다.
도 2f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10f)는, 그루브(55) 내에 돌출한 비아 구조체(40f)를 포함하고, 비아 구조체(40f)는 절연층(30)의 표면 상으로 돌출한 비아 코어(41f)를 포함할 수 있다. 예를 들어, 비아 코어(41f)의 상부 및 측면의 일부가 비아 배리어 층(42f)으로 덮이지 않고 노출될 수 있다. 예를 들어, 그루브(55) 내에 비아 코어(41f)만이 돌출할 수 있다. 돌출한 비아 코어(41f)의 상부 및 측면은 배선 배리어 층(52)과 직접적으로 접촉할 수 있다. 비아 배리어 층(42f)의 상단부 및 비아 라이너(43f)의 상단부는 절연층(30)의 표면과 동일하거나 유사할 수 있다.
도 2g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10G)는, 하부 절연층(31g) 및 상부 절연층(32g)을 포함하고, 그루브(55) 내부로 돌출한 비아 코어(41g) 및 비아 배리어 층(42g)을 포함할 수 있다. 하부 절연층(31g)은 하부 층(20) 상에 형성되어 비아 구조체(40g)의 측면을 덮을 수 있다. 상부 절연층(32g)은 하부 절연층(31g) 상에 형성되고 그루브(55)를 가질 수 있다. 상부 절연층(32g)은 비아 구조체(40g)의 측면과 접촉하지 않도록 이격될 수 있다. 예를 들어, 상부 절연층(32g)과 비아 구조체(40g)의 사이에 하부 절연층(31g)이 개재될 수 있다. 비아 배리어 층(42g)은 돌출한 비아 코어(41g)의 상면 및 측면을 덮을 수 있다. 비아 배리어 층(42g)의 상면 및 측면은 배선 배리어 층(52)과 직접적으로 접촉할 수 있다. 그루브(55) 내에서, 비아 라이너(43g), 하부 절연층(31g), 및 상부 절연층(32g)의 상부 표면들의 레벨들은 동일하거나 유사할 수 있다.
도 2h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10H)는, 하부 절연층(31h) 및 상부 절연층(32h)을 포함하고, 그루브(55) 내부로 돌출한 비아 구조체(40h)를 포함할 수 있다. 비아 배리어 층(42h)은 비아 코어(41h)의 상면 및 측면을 덮을 수 있다. 비아 라이너(43h)는 돌출한 비아 배리어 층(42h)의 측면의 일부를 덮을 수 있다. 예를 들어, 비아 라이너(43h)의 상단부가 그루브(55) 내의 하부 절연층(31h) 및 상부 절연층(32h)의 표면보다 돌출할 수 있다. 비아 배리어 층(42h)의 상부 및 측면의 일부는 배선 배리어 층(52)과 직접적으로 접촉할 수 있다.
도 2i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10I)는, 하부 절연층(31i) 및 상부 절연층(32i)을 포함하고, 그루브(55) 내부로 돌출한 비아 구조체(40i) 및 하부 절연층(31i)을 포함할 수 있다. 하부 절연층(31i)의 돌출부가 비아 라이너(43i)의 측면을 덮을 수 있다. 하부 절연층(31i)의 돌출부의 상단과 비아 라이너(43i)의 상단이 동일하거나 유사한 레벨에 위치할 수 있다. 하부 절연층(31i)의 측면의 일부가 배선 배리어 층(52)과 접촉할 수 있다.
도 2j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10J)는, 하부 절연층(31j) 및 상부 절연층(32j)을 포함하고, 그루브(55) 내부로 돌출한 비아 구조체(40j) 및 하부 절연층(31j)을 포함할 수 있다. 하부 절연층(31j)의 돌출부가 비아 라이너(43j)의 측면의 일부를 덮을 수 있다. 하부 절연층(31j)의 측면의 일부가 배선 배리어 층(52)과 접촉할 수 있다.
도 2k를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10K)는, 하부 절연층(31k) 및 상부 절연층(32k)을 포함하고, 그루브(55) 내부로 돌출한 비아 코어(41k)를 포함할 수 있다. 예를 들어, 비아 배리어 층(42k), 비아 라이너(43k), 하부 절연층(31k) 및 상부 절연층(32k)의 표면들은 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 비아 코어(41k)의 상면 및 측면은 배선 배리어 층(52)과 접촉할 수 있다.
도 2l을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10L)는, 하부 절연층(31l) 및 상부 절연층(32l)을 포함하고, 그루브(55) 내부로 돌출한 비아 코어(41l) 및 비아 배리어 층(42l)을 포함할 수 있다. 예를 들어, 비아 배리어 층(42l)은 비아 코어(41l)의 측면의 일부를 덮을 수 있다. 비아 라이너(43l), 하부 절연층(31l), 및 상부 절연층(32l)의 표면들은 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 비아 코어(41l)의 상면 및 측면의 일부는 배선 배리어 층(52)과 접촉할 수 있다.
도 2m을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10M)는, 하부 절연층(31m) 및 상부 절연층(32m)을 포함하고, 그루브(55) 내부로 돌출한 비아 구조체(40m)를 포함할 수 있다. 예를 들어, 비아 배리어 층(42m)은 비아 코어(41m)의 측면의 일부를 덮을 수 있다. 비아 라이너(43m)는 비아 배리어 층(42m)의 측면을 덮을 수 있다. 비아 배리어 층(42m)의 상단과 비아 라이너(43m)의 상단은 동일하거나 유사한 레벨에 위치할 수 있다. 하부 절연층(31m)과 상부 절연층(32m)의 표면들은 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 비아 코어(41m)의 상면 및 측면의 일부는 배선 배리어 층(52)과 접촉할 수 있다.
도 2n을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10N)는, 하부 절연층(31n) 및 상부 절연층(32n)을 포함하고, 그루브(55) 내부로 돌출한 비아 구조체(40n) 및 하부 절연층(31n)을 포함할 수 있다. 예를 들어, 비아 배리어 층(42n)은 비아 코어(41n)의 측면의 일부를 덮을 수 있다. 비아 라이너(43n)는 비아 배리어 층(42n)의 측면을 덮을 수 있다. 돌출한 하부 절연층(31n)은 비아 라이너(43n)의 측면을 덮을 수 있다. 비아 배리어 층(42n)의 상단, 비아 라이너(43n)의 상단, 및 하부 절연층(31n)의 상단들은 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 비아 코어(41n)의 상면 및 측면의 일부는 배선 배리어 층(52)과 접촉할 수 있다.
도 2o를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10O)는, 하부 절연층(31o) 및 상부 절연층(32o)을 포함하고, 그루브(55) 내부로 돌출한 비아 구조체(40o)를 포함할 수 있다. 예를 들어, 비아 배리어 층(42o)은 비아 코어(41o)의 측면의 일부를 덮을 수 있다. 비아 라이너(43o)는 비아 배리어 층(42o)의 측면의 일부를 덮을 수 있다. 돌출한 비아 코어(41o)의 상면 및 측면의 일부는 배선 배리어 층(52)과 접촉할 수 있다.
도 2p를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10P)는, 하부 절연층(31p) 및 상부 절연층(32p)을 포함하고, 그루브(55) 내부로 돌출한 비아 구조체(40p) 및 하부 절연층(31p)을 포함할 수 있다. 예를 들어, 비아 배리어 층(42p)은 비아 코어(41p)의 측면의 일부를 덮을 수 있다. 비아 라이너(43p)는 비아 배리어 층(42p)의 측면의 일부 덮을 수 있다. 돌출한 하부 절연층(31p)은 비아 라이너(43p)의 측면을 덮을 수 있다. 돌출한 비아 코어(41p)의 상면 및 측면의 일부는 배선 배리어 층(52)과 접촉할 수 있다.
도 2q를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10Q)는, 하부 절연층(31q) 및 상부 절연층(32q)을 포함하고, 그루브(55) 내부로 돌출한 비아 구조체(40q) 및 하부 절연층(31q)을 포함할 수 있다. 예를 들어, 비아 배리어 층(42q)은 비아 코어(41q)의 측면의 일부를 덮을 수 있다. 비아 라이너(43q)는 비아 배리어 층(42q)의 측면을 덮을 수 있다. 비아 라이너(43q)의 상단과 비아 배리어 층(42q)의 상단은 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 하부 절연층(31q)은 비아 라이너(43q)의 측면의 일부를 덮을 수 있다. 돌출한 비아 코어(41q)의 상면 및 측면의 일부는 배선 배리어 층(52)과 접촉할 수 있다.
도 2r를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10R)는 그루브(55) 내에 돌출한 비아 구조체(40r)를 포함하고, 비아 구조체(40r)는 절연층(30)의 표면 상으로 돌출한 비아 코어(41r) 및 비아 배리어 층(42r)을 포함할 수 있다. 예를 들어, 비아 코어(41r)와 비아 배리어 층(42r)의 상단부가 동일하거나 유사한 레벨에 위치할 수 있다. 비아 라이너(43r)는 그루브(55)의 바닥 면과 동일하거나 유사한 레벨에 위치할 수 있다. 절연층(30)은 상부 절연층(32)으로, 하부 층(20)은 하부 절연층(31)으로 이해될 수 있다.
도 2s를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 비아 연결 구조체(10S)는 그루브(55) 내에 돌출한 비아 구조체(40s)를 포함하고, 비아 구조체(40s)는 절연층(30)의 표면 상으로 돌출한 비아 구조체(40s)를 포함할 수 있다. 예를 들어, 비아 코어(41s)와 비아 배리어 층(42s)의 상단부가 동일하거나 유사한 레벨에 위치할 수 있다. 비아 라이너(43s)는 비아 배리어 층(42s)의 측면의 전부 또는 일부를 덮을 수 있다. 절연층(30)은 상부 절연층(32)으로, 하부 층(20)은 하부 절연층(31)으로 이해될 수 있다.
도 2a 내지 2s에 예시된 모든 비아 연결 구조체들(10A-10S)의 구성 요소들은 상단부의 코너들이 라운드질 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10Y)은 다마신 방법을 이용하여 형성된 배선 구조체(50)를 포함할 수 있다. 따라서, 배선 배리어 층(52)이 배선(51)의 하면과 측면을 완전하게 감쌀 수 있다. 예를 들어, 배선 배리어 층(52)을 습식 식각 방법 또는 선택적 식각 방법 등을 이용하여 제거하는 것은, 배선 배리어 층(52)이 배선(51)의 하면 또는 측면을 완전하게 감싸지 못하므로 물리적 및/또는 전기적 불안정을 초래한다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10Y)은 포토리소그래피 및 에칭 공정을 이용하지 않고 화학 기계적 연마 방법을 이용하여 평탄하게 형성될 수 있고, 비아 구조체(40)들의 피치 및 배선 구조체들(50)의 피치 등이 보다 미세하고 정교해질 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10Y)은 비아 구조체(40)가 배선 구조체(50)의 내부로 돌출한 모양을 포함할 수 있다. 예를 들어, 비아 구조체(40)가 배선 구조체(50)의 내부로 삽입된 모양을 가질 수 있다. 따라서, 비아 구조체(40)와 배선 구조체(50)가 접촉하는 면적이 넓어짐으로써, 비아 구조체(40)와 배선 구조체(50)의 면 저항(sheet resistance)이 감소될 수 있다. 또한, 배선 구조체(50)가 비아 구조체(40)에 의해 물리적으로 고정될 수 있으므로, 플로팅 현상 등에 의하여 접촉 불량이나 구성 요소들이 분리되는 현상이 방지될 수 있다.
도 3a 내지 3h는 본 발명의 기술적 사상에 의한 비아 연결 구조체들(11A-11H)의 종단면을 개념적으로 도시한 사시도들이다. 도 3a 내지 3d를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(11A-11D)은 하부 층(20)을 관통하는 비아 구조체들(45a-45d), 하부 층(20) 상에 형성되고 비아 구조체들(45a-45d)의 상단부들을 노출시키는 그루브(55)를 갖는 절연층(30), 및 그루브(55)의 내부를 채우는 배선 구조체(50)를 포함할 수 있다. 그루브(55) 및 배선 구조체(55)는 비아 영역(V), 패드 영역(P), 및 비아 영역(V)과 패드 영역(P)을 연결하는 배선 영역(L)을 포함할 수 있다. 비아 영역(V) 내에는 비아 구조체들(45a-45d)이 위치할 수 있다. 비아 구조체들(45a-45d)은 하부 층(20) 및 절연층(30)을 관통하여 그루브(55)의 바닥 면 상으로 돌출할 수 있다. 배선 배리어 층(52)이 그루브(55)의 측면들, 바닥 면 및 돌출한 비아 구조체들(45a-45d) 상에 컨포멀하게 형성될 수 있다. 배선 배리어 층(52) 상에 그루브(55)를 완전히 채우도록 배선(51)이 형성될 수 있다. 패드 영역(P) 상에 입출력 패드가 형성될 수 있다. 입출력 패드에 대한 설명은 후술될 것이다. 따라서, 입출력 패드와 비아 구조체(40)은 배선 구조체(50)를 통하여 전기적으로 연결될 수 있다. 비아 영역(V) 및 패드 영역(P)은 배선 영역(L)보다 넓은 수평 폭을 가질 수 있다. 비아 영역(V)은 패드 영역(P) 보다 넓은 적어도 하나의 수평 폭을 가질 수 있다.
도 3e 내지 3h를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(11E-11H)은 하부 층(20) 상에 형성된 하부 절연층(31), 하부 층(20) 및 하부 절연층(31)을 관통하는 비아 구조체들(45e-45h), 하부 절연층(31) 상에 형성되고 비아 구조체들(45e-45h)의 상단부들을 노출시키는 그루브(55)를 갖는 상부 절연층(32), 및 그루브(55)의 내부를 채우는 배선 구조체(50)를 포함할 수 있다. 상부 절연층(32)은 비아 구조체들(45e-45h)과 접촉하지 않을 수 있다. 하부 절연층(31)이 상부 절연층(32)과 비아 구조체(40)의 사이에 개재될 수 있다. 하부 절연층(31)의 상단부는 배선 배리어 층(52)과 접촉할 수 있다.
도 3a 내지 3h에 예시된 모든 비아 구조체들(45e-45h)의 구성 요소들은 상단부의 코너들이 라운드질 수 있다. 도 3a 내지 3h에 예시된 모든 비아 구조체들(45e-45h)은 각각 비아 코어들(46a-46h), 비아 배리어 층들(47a-47h), 및 비아 라이너들(48a-48h)을 포함할 수 있다. 비아 코어들(46a-46h), 비아 배리어 층들(47a-47h), 및 비아 라이너들(48a-48h)은 도 2a 내지 2s에 도시된 다양한 비아 구조체들(40a-40s)의 비아 코어들(41a-41s), 비아 배리어 층들(42a-42s), 및 비아 라이너들(48a-43s)과 각각 호환될 수 있다.
도 4a 및 4b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10S)을 형성하는 방법들을 설명하는 플로우 차트들이고, 도 5a 내지 5g 및 6a 내지 6c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10S)을 형성하는 방법들을 설명하는 종단면도들이다.
도 4a 및 5a를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10A-10F)을 형성하는 방법은, 하부 층(20) 내에 비아 구조체(40)를 형성하는 것을 포함할 수 있다. (S10) 비아 구조체(40)는 하부 층(20) 내에 매몰될 수 있다. 비아 구조체(40)는 비아 코어(41), 비아 코어의 표면을 감싸는 비아 배리어 층(42) 및 비아 배리어 층(42)의 표면을 감싸는 비아 라이너(43)를 포함할 수 있다. 비아 구조체(40)를 형성하는 방법은 본 명세서의 다른 도면에서 상세하게 설명될 것이다.
도 4a 및 5b를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10A-10F)을 형성하는 방법은, 하부 층(20)의 상부를 전면적으로 제거하여 비아 구조체(40)의 상면 및 측면의 일부를 노출시키는 것을 포함할 수 있다. (S20) 하부 층(20)의 상부 표면은 최초 표면(S1)으로부터 최후 표면(S2)로 낮아질 수 있다. 낮아진 하부 층(20)의 상부로부터 돌출한 비아 구조체(40)의 표면에는 비아 라이너(43)가 노출될 수 있다. 또는, 비아 배리어 층(42)이 노출될 수도 있다. 하부 층(20)의 상부를 제거하는 것은 그라인딩, 습식 식각 및/또는 건식 식각 방법을 수행하는 것을 포함할 수 있다.
도 4a 및 5c를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10A-10F)을 형성하는 방법은, 하부 층(20) 상에 비아 구조체(40)를 덮는 절연층(30)을 형성하는 것을 포함할 수 있다. (S30) 절연층(30)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 4a 및 5d를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10A-10F)을 형성하는 방법은, 절연층(30) 내에 비아 구조체(40)의 상면 및 측면을 노출시키는 그루브(55)를 형성하는 것을 포함할 수 있다. (S40) 예를 들어, 그루브(55)의 내부에 비아 구조체(40)가 돌출할 수 있다. 이 공정에서, 그루브(55) 내에 돌출한 비아 구조체(40)의 표면에 노출된 비아 라이너(43)가 제거되어 비아 배리어 층(42)이 노출될 수 있다.
도 4a 및 5e를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10A-10F)을 형성하는 방법은, 그루브(55) 내에 배선 배리어 물질층(52')을 형성하는 것을 포함할 수 있다. (S50) 배선 배리어 물질층(52')은 그루브(55)의 내벽, 바닥 면, 및 노출된 비아 구조체(40)의 표면 상에 컨포멀하게 형성될 수 있다. 배선 배리어 물질층(52')은 절연층(30)의 상부 표면 상에도 형성될 수 있다.
도 4a 및 5f를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10A-10F)을 형성하는 방법은, 그루브(55) 내에 배선 물질층(51')을 형성하는 것을 포함할 수 있다. (S60) 배선 물질층(51')은 그루브(55)를 완전히 채우도록 배선 배리어 물질층(52') 상에 형성될 수 있다. 예를 들어, 배선 물질층(51')을 형성하는 것은, 배선 배리어 물질층(52') 상에 씨드 층을 형성하고, 도금 공정을 수행하는 것을 포함할 수 있다. 배선 물질층(51')은 절연층(30)의 상부 표면상에도 형성될 수 있다.
도 4a 및 5g를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10A-10F)을 형성하는 방법은, 그루브(55) 내에 채워진 배선 구조체(50)를 형성하는 것을 포함할 수 있다. (S70) 배선 구조체(50)를 형성하는 것은 절연층(30) 상에 형성된 배선 물질층(51')의 일부 및 배선 배리어 물질층(52')의 일부를 제거하는 것을 포함할 수 있다. 배선 물질층(51')의 일부 및 배선 배리어 물질층(52')의 일부를 제거하는 것은 화학 기계적 연마 방법 및/또는 습식 식각 방법을 수행하는 것을 포함할 수 있다. 이 공정에서, 배선(51) 및 배선 배리어 층(52)을 갖는 배선 구조체(50)가 형성될 수 있다. 이후, 절연층(30) 및 배선 구조체(50) 상에 패시베이션 층(60)을 형성하여 도 2a에 도시된 비아 연결 구조체(10A)를 형성하는 것을 포함할 수 있다. (S80)
도 4b 및 6a를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10G-10Y)을 형성하는 방법은, 도 5a 및 5b를 참조하는 공정들을 수행하고 (S10, S20), 하부 층(20) 및 돌출한 비아 구조체(40) 상에 하부 절연층(31)을 형성하는 것을 포함할 수 있다. (S25) 하부 절연층(31)은 실리콘 산화물을 포함할 수 있다.
도 4b 및 6b를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10G-10Y)을 형성하는 방법은, 하부 절연층(31) 상에 상부 절연층(32)을 형성하는 것을 포함할 수 있다. (S35) 상부 절연층(32)은 돌출한 비아 구조체(40)를 매립하도록 형성될 수 있다. 상부 절연층(32)은 실리콘 질화물을 포함할 수 있다.
도 4b 및 6c를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체들(10G-10Y)을 형성하는 방법은, 상부 절연층(32) 내에 비아 구조체(40)의 상면 및 측면을 노출시키는 그루브(55)를 형성하는 것을 포함할 수 있다. (S42) 이 공정에서, 돌출한 비아 구조체(40)의 표면에 형성된 하부 절연층(31) 및 비아 라이너(43)가 제거될 수 있다. 예를 들어, 비아 배리어 층(42)이 노출될 수 있다. 또한, 하부 절연층(31)의 일부가 그루브(55)의 바닥 면에 노출될 수도 있다. 이후, 본 발명의 일 실시예에 의한 비아 연결 구조체를 형성하는 방법은, 도 5e 내지 5g를 참조하여 설명된 공정들 (S50-S80)을 더 수행하는 것을 포함하여, 도 2G에 예시된 비아 연결 구조체(10G)가 형성될 수 있다.
도 7a 내지 7q는 본 발명의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10F)을 형성하는 방법들에서, 그루브(55) 내에 노출된 다양한 모양의 비아 구조체들(40a-40q)을 개념적으로 도시한 종단면도들이다.
도 7a를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10A)를 형성하는 방법은, 그루브(55) 내에 돌출한 비아 구조체(40a)의 비아 라이너(43a)를 제거하는 것을 포함할 수 있다. 비아 배리어 층(42a)은 비아 코어(41a)의 표면을 모두 덮을 수 있다.
도 7b를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10B)를 형성하는 방법은, 그루브(55) 내에 돌출한 비아 구조체(40b)의 비아 배리어 층(42b)을 비아 코어(41b)의 상단 표면을 노출시키고, 측면의 전부 또는 일부를 덮도록 형성하는 것을 포함할 수 있다. 비아 배리어 층(42b)은 비아 코어(41b)의 표면을 모두 덮을 수 있다.
도 7c를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10C)를 형성하는 방법은, 그루브(55) 내에 돌출한 비아 구조체(40c)의 비아 배리어 층(42c)을 비아 코어(41c)의 상단 표면을 노출시키고, 측면의 전부 또는 일부를 덮도록 형성하고, 비아 라이너(43c)를 그루브(55) 내에 돌출한 비아 배리어 층(42c)의 상단 표면을 노출시키고, 측면의 전부를 덮도록 형성하는 것을 포함할 수 있다.
도 7d를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10D)를 형성하는 방법은, 그루브(55) 내에 돌출한 비아 구조체(40d)의 비아 배리어 층(42d)을 비아 코어(41d)의 상단 표면을 노출시키고, 측면의 전부 또는 일부를 덮도록 형성하고, 비아 라이너(43d)를 그루브(55) 내에 돌출한 비아 배리어 층(42d)의 상단 표면을 노출시키고, 측면의 일부를 덮도록 형성하는 것을 포함할 수 있다.
도 7e를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10E)를 형성하는 방법은, 그루브(55) 내에 돌출한 비아 구조체(40e)의 비아 배리어 층(42e)을 비아 코어(41e)의 상단 표면을 노출시키고, 측면의 전부 또는 일부를 덮도록 형성하고, 비아 라이너(43e)를 그루브(55) 내에 돌출한 비아 배리어 층(42e)의 상단 표면 및 측면을 노출시키도록 형성하는 것을 포함할 수 있다. 예를 들어, 비아 라이너(43e)의 상단을 그루브(55)의 바닥 면과 동일하거나 유사한 레벨에 위치하도록 형성하는 것을 포함할 수 있다.
도 7f를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10F)를 형성하는 방법은, 그루브(55) 내에 돌출한 비아 구조체(40f)의 비아 배리어 층(42f)을 비아 코어(41f)의 상단 표면 및 측면의 전부를 노출시키도록 비아 배리어 층(42f) 및 비아 라이너(43f)를 제거하는 것을 포함할 수 있다.
도 7g를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10G)를 형성하는 방법은, 하부 절연층(31g) 및 상부 절연층(32g)을 형성하고, 하부 절연층(31g)의 상단의 일부를 그루브(55) 내에 노출시키는 것을 포함할 수 있다. 비아 코어(41g) 및 비아 배리어 층(42g)이 그루브(55) 내부로 돌출할 수 있다. 하부 절연층(31g)이 비아 라이너(43g)의 측면과 접촉하도록 비아 구조체(40g)를 감쌀 수 있다. 상부 절연층(32g)은 비아 라이너(43g)와 접촉하지 않도록 이격될 수 있다. 비아 배리어 층(42g)은 돌출한 비아 코어(41g)의 상면 및 측면을 덮을 수 있다. 비아 배리어 층(42g)의 상면 및 측면은 배선 배리어 층(52)과 직접적으로 접촉할 수 있다. 그루브(55) 내에서, 비아 라이너(43g), 하부 절연층(31g), 및 상부 절연층(32g)의 상부 표면들의 레벨들은 동일하거나 유사할 수 있다.
도 7h를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10H)를 형성하는 방법은, 하부 절연층(31g) 및 상부 절연층(32g)을 형성하고, 비아 라이너(43h)의 상단을 그루브(55) 내에 돌출시키는 것을 포함할 수 있다.
도 7i를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10I)를 형성하는 방법은, 하부 절연층(31i) 및 상부 절연층(32i)을 형성하고, 비아 라이너(43i) 및 하부 절연층(31i)의 상단들을 그루브(55) 내에 돌출시키는 것을 포함할 수 있다. 비아 라이너(43i) 및 하부 절연층(31i)의 상단들은 동일하거나 유사한 레벨에 위치할 수 있다.
도 7j를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10J)를 형성하는 방법은, 하부 절연층(31j) 및 상부 절연층(32j)을 형성하고, 비아 라이너(43j) 및 하부 절연층(31j)의 상단들을 그루브(55) 내에 돌출시키는 것을 포함할 수 있다. 비아 라이너(43j)의 상단부가 하부 절연층(31j)의 상단보다 높은 레벨에 위치할 수 있다.
도 7k를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10K)를 형성하는 방법은, 하부 절연층(31k) 및 상부 절연층(32k)을 형성하고, 비아 코어(41k)를 그루브(55) 내에 돌출시키는 것을 포함할 수 있다. 비아 배리어 층(42k)은 비아 코어(41k)의 측면의 전부 또는 일부를 덮을 수 있다. 비아 배리어 층(42k), 비아 라이너(43k), 하부 절연층(31k), 및 상부 절연층(32k)의 상단부가 동일하거나 유사한 레벨에 위치할 수 있다.
도 7l을 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10L)를 형성하는 방법은, 하부 절연층(31l) 및 상부 절연층(32l)을 형성하고, 비아 코어(41k)를 그루브(55) 내에 돌출시키는 것을 포함할 수 있다. 비아 배리어 층(42k)은 비아 코어(41k)의 측면의 전부 또는 일부를 덮을 수 있다. 비아 배리어 층(42k)은 그루브(55)의 내부로 돌출할 수 있다. 비아 라이너(43k), 하부 절연층(31k), 및 상부 절연층(32k)의 상단부가 동일하거나 유사한 레벨에 위치할 수 있다.
도 7m을 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10M)를 형성하는 방법은, 하부 절연층(31m) 및 상부 절연층(32m)을 형성하고, 비아 코어(41m)를 그루브(55) 내에 돌출시키는 것을 포함할 수 있다. 비아 배리어 층(42m)은 그루브(55) 내부에 돌출하여 비아 코어(41m)의 측면의 전부 또는 일부를 덮을 수 있다. 비아 라이너(43m)가 그루브(55) 내에 돌출하여 비아 배리어 층(42m)의 측면의 전부 또는 일부를 덮을 수 있다.
도 7n을 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10N)를 형성하는 방법은, 하부 절연층(31n) 및 상부 절연층(32n)을 형성하고, 비아 코어(41n)를 그루브(55) 내에 돌출시키는 것을 포함할 수 있다. 비아 배리어 층(42n)은 그루브(55) 내부에 돌출하여 비아 코어(41n)의 측면의 전부 또는 일부를 덮을 수 있다. 비아 라이너(43n)가 그루브(55) 내에 돌출하여 비아 배리어 층(42n)의 측면의 전부 또는 일부를 덮을 수 있다. 하부 절연층(31n)의 일부가 그루브(55) 내에 돌출하여 비아 라이너(43n)의 측면의 전부 또는 일부를 덮을 수 있다.
도 7o을 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10O)를 형성하는 방법은, 하부 절연층(31o) 및 상부 절연층(32o)을 형성하고, 비아 코어(41o)를 그루브(55) 내에 돌출시키는 것을 포함할 수 있다. 비아 배리어 층(42o)은 그루브(55) 내부에 돌출하여 비아 코어(41o)의 측면의 전부 또는 일부를 덮을 수 있다. 비아 라이너(43o)가 그루브(55) 내에 돌출하여 비아 배리어 층(42o)의 측면의 전부 또는 일부를 덮을 수 있다. 하부 절연층(31o)의 상면은 상부 절연층(32o)의 표면과 동일하거나 유사한 레벨에 위치할 수 있다.
도 7p을 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10P)를 형성하는 방법은, 하부 절연층(31p) 및 상부 절연층(32p)을 형성하고, 비아 코어(41p)를 그루브(55) 내에 돌출시키는 것을 포함할 수 있다. 비아 배리어 층(42p)은 그루브(55) 내부에 돌출하여 비아 코어(41p)의 측면의 전부 또는 일부를 덮을 수 있다. 비아 라이너(43p)가 그루브(55) 내에 돌출하여 비아 배리어 층(42p)의 측면의 전부 또는 일부를 덮을 수 있다. 하부 절연층(31p)의 일부가 그루브(55) 내에 돌출하여 비아 라이너(43p)의 측면의 전부 또는 일부를 덮을 수 있다.
도 7q를 참조하면, 본 발명의 일 실시예에 의한 비아 연결 구조체(10Q)를 형성하는 방법은, 하부 절연층(31q) 및 상부 절연층(32q)을 형성하고, 비아 코어(41q)를 그루브(55) 내에 돌출시키는 것을 포함할 수 있다. 비아 배리어 층(42q)은 그루브(55) 내부에 돌출하여 비아 코어(41q)의 측면의 전부 또는 일부를 덮을 수 있다. 비아 라이너(43q)가 그루브(55) 내에 돌출하여 비아 배리어 층(42q)의 측면의 전부 또는 일부를 덮을 수 있다. 비아 배리어 층(42q)과 비아 라이너(43q)의 상단부들은 동일하거나 유사한 레벨에 위치할 수 있다. 하부 절연층(31q)의 일부가 그루브(55) 내에 돌출하여 비아 라이너(43q)의 측면의 전부 또는 일부를 덮을 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체를 형성하는 방법들은 다마신 방법을 이용하여 형성된 배선 구조체(50)를 형성하는 것을 포함할 수 있다. 따라서, 배선 배리어 층(52)이 배선(51)의 하면과 측면을 완전하게 감쌀 수 있다. 예를 들어, 배선 배리어 층(52)을 습식 식각 방법 또는 선택적 식각 방법 등을 이용하여 제거하는 것은, 배선 배리어 층(52)이 배선(51)의 하면 또는 측면을 완전하게 감싸지 못하므로 물리적 및/또는 전기적 불안정을 초래한다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체를 형성하는 방법들은 포토리소그래피 및 에칭 공정을 이용하지 않고, 화학 기계적 연마 방법을 이용하므로 비아 구조체(40)들의 피치 및 배선 구조체들(50)의 피치 등이 보다 미세하고 정교해질 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체를 형성하는 방법들은 비아 구조체(40)가 배선 구조체(50)의 내부로 돌출하는 것을 포함할 수 있다. 예를 들어, 비아 구조체(40)가 배선 구조체(50)의 내부로 삽입된 모양을 가질 수 있다. 따라서, 비아 구조체(40)와 배선 구조체(50)가 접촉하는 면적이 넓어짐 으로써, 비아 구조체(40)와 배선 구조체(50)의 면 저항(sheet resistance)이 감소될 수 있다. 또한, 배선 구조체(50)가 비아 구조체(40)에 의해 물리적으로 고정될 수 있으므로, 플로팅 현상 등에 의하여 접촉 불량이나 구성 요소들이 분리되는 현상이 방지될 수 있다.
도 8a 내지 8s는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A-100S)을 개념적으로 도시한 종단면도들이다. 도 8a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100A)는, 기판(101)의 전면(103, front side) 상에 형성된 내부 회로들(230) 및 전면 입출력 패드(300), 기판(101) 내에 형성된 관통 비아 구조체(400a)를 포함하고, 기판(101)의 후면(104, back side) 상에 형성된 재배선 구조체(500) 및 후면 입출력 패드(600)를 포함할 수 있다.
기판(101)은 실리콘 웨이퍼일 수 있다. 예를 들어, 기판(101)은 단결정 실리콘 웨이퍼, SiC 층 또는 SiGe 층을 포함하는 실리콘 웨이퍼 또는 절연층을 포함하는 SOI (silicon on insulator)를 포함할 수 있다. 본 실시예에서는 기판(101)이 단결정 실리콘 웨이퍼인 것으로 가정, 설명된다.
단위 소자들(200, unit devices)을 포함하는 내부 회로들(230)이 기판(101)의 전면(103) 상에 형성될 수 있다. 예를 들어, 단위 소자들(200)은 MOS 트랜지스터들(210) 및 셀 패턴(220)을 포함할 수 있다. MOS 트랜지스터들(210)은 CMOS 논리 회로를 포함할 수 있다. 셀 패턴(220)은 플래시 메모리의 스트링 구조체를 포함할 수 있다. 예를 들어, 셀 패턴(220)의 다수 개의 플래시 메모리 셀을 포함할 수 있다. 또는, 반도체 소자(100A)가 로직 소자인 경우, 셀 패턴(220)은 다양한 셀 트랜지스터들을 포함할 수 있다.
내부 회로들(230)은 다수 개의 전도성 내부 비아들(240) 및 다층의 전도성 내부 배선들(250)을 포함할 수 있다. 내부 비아들(240)은 기판(101) 또는 내부 배선들(250)을 수직 방향으로 연결하여 전기 신호들을 전달할 수 있다. 내부 배선들(250)은 수평 방향으로 전기 신호를 전달할 수 있다. 내부 회로들(230)은 도핑된 실리콘, 금속, 금속 실리사이드, 금속 합금, 금속 화합물 같은 전도체를 포함할 수 있다. 내부 회로들(230)은 전면 입출력 패드 비아 플러그(270)를 포함할 수 있다. 전면 입출력 패드 비아 플러그(270)는 최상부 내부 배선(250)의 일부와 전면 입출력 패드(300)를 전기적으로 연결할 수 있다. 전면 입출력 패드 비아 플러그(270)는 구리, 알루미늄, 텅스텐 같은 금속을 포함할 수 있다.
단위 소자들(200)은 제1 층간 절연막(215)으로 덮일 수 있다. 제1 층간 절연막(215)은 다층으로 형성될 수 있으나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 단층인 것처럼 도시된다. 제1 층간 절연막(215)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예를 들어, 제1 층간 절연막(215)이 단층인 경우, 제1 층간 절연막(215)은 실리콘 산화물을 포함할 수 있다. 내부 회로들(230)은 제2 층간 절연막(225)으로 감싸일 수 있다. 제2 층간 절연막(225)은 다층으로 형성될 수 있으나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 단층인 것처럼 도시된다. 제2 층간 절연막(225)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
전면 패시베이션 층(265)이 제2 층간 절연막(225) 상에 형성될 수 있다. 전면 패시베이션 층(265)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다. 전면 패시베이션 층(265)은 전면 입출력 패드 비아 플러그(270)의 상부를 노출시키는 전면 입출력 패드 오프닝(310)을 가질 수 있다.
전면 입출력 패드(300)가 전면 입출력 패드 오프닝(310)의 내부 및 전면 패시베이션 층(265)의 표면 상에 형성될 수 있다. 전면 패시베이션 층(265)은 전면 입출력 패드(300)의 측면의 일부를 감쌀 수 있다. 예를 들어, 전면 입출력 패드(300)는 역-계단 모양 (reversed stepped difference)을 가질 수 있고, 전면 패시베이션 층(265)은 전면 입출력 패드(300)의 역-계단 모양의 바닥 면 하에 존재할 수 있다. 전면 입출력 패드(300)는 전면 입출력 패드 배리어 층(320), 전면 입출력 패드 씨드 층(330), 전면 입출력 패드 금속층(350), 및/또는 전면 입출력 패드 캡핑층(360)을 포함할 수 있다. 전면 입출력 패드 배리어 층(320)은 배리어용 금속을 포함할 수 있다. 예를 들어, Ti, TiN, Ta, TaN, TiW, 기타 난 반응성 금속(refractory metal)을 포함할 수 있다. 전면 입출력 패드 씨드 층(330)은 구리, 루데늄, 니켈, 텅스텐 같은 씨드용 금속을 포함할 수 있다. 전면 입출력 패드 금속층(350)은 구리 또는 니켈 같은 금속을 포함할 수 있다. 전면 입출력 패드 캡핑층(360)은 금, 은 또는 니켈을 포함할 수 있다. 전면 입출력 패드 배리어 층(320)은 다층으로 형성될 수도 있다.
기판(101)의 전면(103)의 상부, 예를 들어 제1 층간 절연막(215)의 상부에는 관통 비아 패드(260)가 형성될 수 있다. 관통 비아 패드(260)는 내부 회로들(230)의 일부와 전기적으로 연결될 수 있다. 관통 비아 패드(260)는 금속, 금속 실리사이드, 금속 합금 등을 포함할 수 있다. 관통 비아 패드(260)는 다층으로 형성될 수도 있다. 예를 들어, 배리어 기능용 금속 층 및 패드 기능용 금속층 등을 포함할 수 있다. 상세하게, 관통 비아 구조체(400a)와 접촉하는 부분에 상대적으로 얇은 관통 비아 패드 배리어 층 및 관통 비아 패드 배리어 층 상에 관통 비아 패드 금속층이 단층 또는 다층으로 형성될 수 있다. 예를 들어, 관통 비아 패드 배리어 층은 실리콘 질화물, Ti, TiN, Ta, TaN, 또는 WN 등의 절연물, 금속, 또는 금속 실리사이드 층을 포함할 수 있다. 관통 비아 패드 금속층은 텅스텐, 알루미늄, 구리 같은 금속 또는 금속 실리사이드 층을 포함할 수 있다.
관통 비아 구조체(400a)는 기판(101)을 관통하도록 형성될 수 있다. 예를 들어, 관통 비아 구조체(400a)는 기판(101)의 전면(103)을 향하는 전면 단부(FE) 및 기판(101)의 후면(104)을 향하는 후면 단부(BE)를 포함할 수 있다. 예를 들어, 관통 비아 구조체(400a)의 전면 단부(FE)는 기판(101)의 전면(103)과 가깝게 위치할 수 있고, 관통 비아 구조체(400a)의 후면 단부(BE)는 기판(101)의 후면(104)과 가깝게 위치할 수 있다.
관통 비아 구조체(400a)는 관통 비아 코어(410a), 관통 비아 배리어 층(420a), 관통 비아 라이너(430a)를 포함할 수 있다. 관통 비아 코어(410a)는 기둥(pillar) 모양으로 형성될 수 있고, 관통 비아 코어(410a)의 측면은 관통 비아 배리어 층(420a) 및 관통 비아 라이너(430a)로 감싸일 수 있다. 예를 들어, 관통 비아 코어(410a)는 구리 같은 금속을 포함할 수 있다. 관통 비아 배리어 층(420a)은 Ti, TiN, Ta, TaN, TiW 같은 배리어 용 금속을 포함할 수 있다. 관통 비아 배리어 층(420a)은 단층 또는 다층으로 형성될 수 있다. 관통 비아 라이너(430a)는 실리콘 산화물 같은 절연성 물질을 포함할 수 있다.
관통 비아 구조체(400a)의 전면 단부(FE, front side end)는 관통 비아 패드(260)와 접촉할 수 있다. 관통 비아 구조체(400a)의 전면 단부(FE)의 상부에 관통 비아 코어(410a)가 노출되어 관통 비아 패드(260)와 직접적으로 접촉할 수 있다.
관통 비아 구조체(400a)의 후면 단부(BS, back side end)는 기판(101)의 후면(104)의 표면보다 돌출할 수 있다. 상세하게, 관통 비아 구조체(400a)의 후면 단부(BE)의 상면(end surface) 및 후면 단부(BE)의 측면(side surface)의 일부가 기판(101)의 후면(104)보다 돌출할 수 있다. 도면에는 관통 비아 구조체(400a)의 후면 단부(BE)가 기판(101)의 후면(104)보다 아래 쪽으로 돌출한 모양이 도시된다. 관통 비아 구조체(400a)의 후면 단부(BE)의 상면 및 측면의 일부는 관통 비아 배리어 층(420a)으로 덮일 수 있다. 관통 비아 구조체(400a)의 후면 단부(BE)의 상면 및 측면의 일부 상에는 관통 비아 라이너(430a)가 형성되지 않을 수 있다. 예를 들어, 관통 비아 배리어 층(420a)이 재배선 구조체(500)와 직접적으로 접촉할 수 있다.
기판(101)의 후면(104) 상에 후면 절연층(285)이 형성될 수 있다. 후면 절연층(285)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 후면 절연층(285)은 그루브(550)를 포함할 수 있다. 그루브(550)는 재배선 그루브(551) 및 정렬 키 그루브(552)를 포함할 수 있다.
재배선 그루브(551) 내에 재배선 구조체(500)가 형성될 수 있다. 재배선 구조체(500)는 재배선 배리어 층(520) 및 재배선 배선(510)이 형성될 수 있다.
관통 비아 구조체(400a)의 후면 단부(BE)가 재배선 그루브(551)의 내부로 돌출할 수 있다. 재배선 배리어 층(520)이 노출된 관통 비아 구조체(400a)의 후면 단부(BE)의 표면 상에 형성될 수 있다. 예를 들어, 재배선 배리어 층(520)은 재배선 그루브(551)의 내부로 돌출한 관통 비아 구조체(400a)의 후면 단부(BE)의 상면 및 측면 상에 컨포멀하게 형성될 수 있다. 재배선 그루브(551)의 내부에 돌출한 관통 비아 구조체(400a)의 후면 단부(BE) 상에는 관통 비아 배리어 층(420a)이 노출되어 재배선 배리어 층(520)과 직접적으로 접촉할 수 있다. 재배선 배리어 층(520)은 재배선 그루브(551)의 내부에 돌출한 관통 비아 구조체(400a)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 후면 절연층(285)은 관통 비아 구조체(400a)의 측면의 일부를 감쌀 수 있다. 예를 들어, 재배선 그루브(551)의 하부에 형성된 후면 절연층(285)이 관통 비아 구조체(400a)의 측면의 일부를 감쌀 수 있다.
기판(101) 또는 후면 절연층(285) 내에 매몰된 관통 비아 구조체(400a)의 측면이 제1 두께를 갖는 단층의 배리어 층, 예를 들어, 관통 비아 배리어 층(420a)으로 감싸이는 경우, 재배선 그루브(551)로 돌출한 관통 비아 구조체(400a)의 표면은 제2 두께를 가진 다층의 배리어 층, 예를 들어, 관통 비아 배리어 층(420)과 재배선 배리어 층(520)으로 감싸일 수 있다. 제2 두께는 제1 두께보다 두껍다. 예를 들어, 관통 비아 구조체(400a)는 재배선 구조체(500)와 접촉하지 않는 부분에서 상대적으로 얇은 배리어 층을 가질 수 있고, 재배선 구조체(500)와 접촉하는 부분에서 상대적으로 두꺼운 배리어 층을 가질 수 있다.
정렬 키 그루브(552) 내에 정렬 키 구조체(560)가 형성될 수 있다. 정렬 키 구조체(560)는 정렬 키 배리어 층(570) 및 정렬 키 패턴(580)을 포함할 수 있다. 정렬 키 그루브(552)는 재배선 그루브(551)와 동일한 깊이를 가질 수 있다. 정렬 키 배리어 층(570)은 재배선 배리어 층(520)과 동일한 물질로 동일한 두께로 형성될 수 있다. 정렬 키 패턴(580)은 재배선 배선(510)과 동일한 물질로 형성될 수 있다.
재배선 구조체(500)의 상부 및 정렬 키 구조체(560)의 상부에 후면 패시베이션 층(275)이 형성될 수 있다. 후면 패시베이션 층(275)은 실리콘 산화물, 실리콘 질화물, 또는 폴리이미드를 포함할 수 있다. 후면 패시베이션 층(275)은 재배선 배선(510)의 일부를 노출하는 후면 입출력 패드 오프닝(610)을 가질 수 있다.
후면 입출력 패드(600)가 후면 입출력 패드 오프닝(610)의 내부 및 후면 패시베이션 층(275)의 표면 상에 형성될 수 있다. 후면 입출력 패드(600)는 후면 입출력 패드 배리어 층(620), 후면 입출력 패드 씨드 층(630), 후면 입출력 패드 금속층(650), 및/또는 후면 입출력 패드 캡핑층(660)을 포함할 수 있다. 후면 입출력 패드 배리어 층(620)은 배리어용 금속을 포함할 수 있다. 예를 들어, 후면 입출력 패드 배리어 층(620)은 Ti, TiN, Ta, TaN, TiW, 기타 난 반응성 금속(refractory metal)을 포함할 수 있다. 후면 입출력 패드 배리어 층(620)은 단층 또는 다층으로 형성될 수 있다. 후면 입출력 패드 씨드 층(630)은 구리, 루데늄, 니켈, 텅스텐 같은 씨드용 금속을 포함할 수 있다. 후면 입출력 패드 금속층(650)은 구리 또는 니켈 같은 금속을 포함할 수 있다. 후면 입출력 패드 캡핑층(660)은 금, 은 또는 니켈을 포함할 수 있다. 예를 들어, 전면 입출력 패드(300)와 후면 입출력 패드(600)는 수직으로 정렬될 수 있다.
도 8b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100B)는, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400b)를 포함하고, 관통 비아 구조체(400b)는 재배선 그루브(551)의 내부로 돌출한 관통 비아 코어(410b) 및 관통 비아 라이너(420b)를 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420b)은 관통 비아 코어(410b)의 상면 및 측면을 모두 덮을 수 있고, 관통 비아 라이너(430b)는 관통 비아 배리어 층(420b)의 측면의 일부를 덮을 수 있다. 관통 비아 라이너(430b)의 상단부 및 측면의 일부는 재배선 그루브(551) 내에 노출되어 재배선 배리어 층(520)과 접촉할 수 있다.
도 8c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100C)는 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400c)를 포함하고, 관통 비아 구조체(400c)는 재배선 그루브(551)의 내부로 돌출한 관통 비아 코어(410c), 관통 비아 배리어 층(420c) 및 관통 비아 라이너(430c)를 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420c)은 관통 비아 코어(410c)의 측면의 일부를 덮을 수 있고, 관통 비아 라이너(430c)는 관통 비아 배리어 층(420c)의 측면을 덮을 수 있다. 관통 비아 배리어 층(420c)의 상단과 비아 라이너(430c)의 상단 면은 유사할 수 있다. 관통 비아 배리어 층(420c)의 상단부, 및 관통 비아 라이너(430c)의 상단부 및 측면의 일부는 재배선 그루브(551) 내에 노출되어 재배선 배리어 층(520)과 접촉할 수 있다. 관통 비아 코어(410c)와 재배선 배리어 층(52)이 직접적으로 접촉할 수 있다.
도 8d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100D)는, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400d)를 포함하고, 관통 비아 구조체(400d)는 재배선 그루브(551)의 내부로 돌출한 관통 비아 코어(410d), 관통 비아 배리어 층(420d) 및 관통 비아 라이너(430d)를 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420d)은 관통 비아 코어(410d)의 측면의 일부를 덮을 수 있고, 관통 비아 라이너(430d)는 관통 비아 배리어 층(420d)의 측면의 일부를 덮을 수 있다. 관통 비아 배리어 층(420d)의 상단은 관통 비아 라이너(430d)의 상단보다 높은 레벨에 위치할 수 있다. 관통 비아 배리어 층(420d)의 상단부 및 측면의 일부, 및 관통 비아 라이너(430d)의 상단부 및 측면의 일부는 재배선 그루브(551) 내에 노출되어 재배선 배리어 층(520)과 접촉할 수 있다.
도 8e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100e)는, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400e)를 포함하고, 관통 비아 구조체(400e)는 재배선 그루브(551)의 내부로 돌출한 관통 비아 코어(410e) 및 관통 비아 배리어 층(420e)을 포함할 수 있다. 예를 들어, 관통 비아 코어(410e)의 상부 및/또는 측면의 일부가 관통 비아 배리어 층(420e)으로 덮이지 않고 노출될 수 있다. 관통 비아 코어(410e)의 상부 및/또는 측면의 일부는 재배선 배리어 층(520)과 직접적으로 접촉할 수 있다. 관통 비아 라이너(430e)의 상단부가 후면 절연층(285)의 표면과 동일하거나 유사할 수 있다.
도 8f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100f)는, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400f)를 포함하고, 관통 비아 구조체(400f)는 재배선 그루브(551)의 내부로 돌출한 관통 비아 코어(410f)를 포함할 수 있다. 예를 들어, 관통 비아 코어(410f)의 상부 및 측면의 일부가 관통 비아 배리어 층(420f)으로 덮이지 않고 노출될 수 있다. 예를 들어, 재배선 그루브(551) 내에 관통 비아 코어(410f)만이 돌출할 수 있다. 돌출한 관통 비아 코어(410f)의 상부 및 측면은 재배선 배리어 층(520)과 직접적으로 접촉할 수 있다. 관통 비아 배리어 층(420f)의 상단부 및 관통 비아 라이너(430f)의 상단부는 후면 절연층(285)의 표면과 동일하거나 유사할 수 있다.
도 8g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(10G)는, 기판(101)의 후면(104) 상에 형성된 하부 후면 절연층(287g) 및 하부 후면 절연층(287g) 상에 형성되고 그루브(550)를 가진 상부 후면 절연층(289g), 재배선 그루브(551) 내부로 돌출한 관통 비아 코어(410g) 및 관통 비아 배리어 층(420g)을 포함할 수 있다. 하부 후면 절연층(287g)은 관통 비아 구조체(400g)의 측면과 접촉할 수 있다. 하부 후면 절연층(287g)은 관통 비아 구조체(400g)의 후면 단부(BE)와 가까운 곳에서 재배선 배리어 층(520)과 부분적으로 접촉할 수 있다. 하부 후면 절연층(287g)은 기판(101)의 후면(104) 상에 형성되어 관통 비아 구조체(400g)의 측면의 일부를 덮을 수 있다. 상부 후면 절연층(289g)은 하부 후면 절연층(287g) 상에 형성되고 그루브(550)를 가질 수 있다. 상부 후면 절연층(289g)은 관통 비아 구조체(400g)의 측면과 접촉하지 않고 이격될 수 있다. 예를 들어, 상부 후면 절연층(289g)과 관통 비아 구조체(400g)의 사이에 하부 후면 절연층(287g)이 개재될 수 있다. 관통 비아 배리어 층(420g)은 돌출한 관통 비아 코어(410g)의 상면 및 측면을 덮을 수 있다. 관통 비아 배리어 층(420g)의 상면 및 측면은 관통 배선 배리어 층(520)과 직접적으로 접촉할 수 있다. 재배선 그루브(551) 내에서, 관통 비아 라이너(430g), 하부 후면 절연층(287g), 및 상부 후면 절연층(289g)의 상부 표면들의 레벨들은 동일하거나 유사할 수 있다.
도 8h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100H)는, 하부 후면 절연층(287h) 및 상부 후면 절연층(289h)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 구조체(400h)를 포함할 수 있다. 관통 비아 배리어 층(420h)은 관통 비아 코어(410h)의 상면 및 측면을 덮을 수 있다. 관통 비아 라이너(430h)는 돌출한 관통 비아 배리어 층(420h)의 측면의 일부를 덮을 수 있다. 예를 들어, 관통 비아 라이너(430h)의 상단부가 재배선 그루브(551) 내의 하부 후면 절연층(287h) 및 상부 후면 절연층(289h)의 표면보다 돌출할 수 있다. 관통 비아 배리어 층(420h)의 상부 및 측면의 일부는 재배선 배리어 층(520)과 직접적으로 접촉할 수 있다.
도 8i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100I)는, 하부 후면 절연층(287i) 및 상부 후면 절연층(289i)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 구조체(400i) 및 하부 후면 절연층(287i)을 포함할 수 있다. 하부 후면 절연층(287i)의 돌출부가 관통 비아 라이너(430i)의 측면을 덮을 수 있다. 하부 후면 절연층(287i)의 돌출부의 상단과 관통 비아 라이너(430i)의 상단이 동일하거나 유사한 레벨에 위치할 수 있다. 하부 후면 절연층(287i)의 측면의 일부가 관통 배선 배리어 층(520)과 접촉할 수 있다.
도 8j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100J)는, 하부 후면 절연층(287j) 및 상부 후면 절연층(289j)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 구조체(400j) 및 하부 후면 절연층(287j)을 포함할 수 있다. 하부 후면 절연층(287j)의 돌출부가 관통 비아 라이너(430j)의 측면의 일부를 덮을 수 있다. 하부 후면 절연층(287j)의 측면의 일부가 관통 배선 배리어 층(520)과 접촉할 수 있다.
도 8k를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(10K)는, 하부 후면 절연층(287k) 및 상부 후면 절연층(289k)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 코어(410k)를 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420k), 관통 비아 라이너(430k), 하부 후면 절연층(287k) 및 상부 후면 절연층(289k)의 표면들은 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 관통 비아 코어(410k)의 상면 및 측면은 재배선 배리어 층(520)과 접촉할 수 있다.
도 8l을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100L)는, 하부 후면 절연층(287l) 및 상부 후면 절연층(289l)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 코어(410l) 및 관통 비아 배리어 층(420l)을 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420l)은 관통 비아 코어(410l)의 측면의 일부를 덮을 수 있다. 관통 비아 라이너(430l), 하부 후면 절연층(287l), 및 상부 후면 절연층(289l)의 표면들을 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 관통 비아 코어(410l)의 상면 및 측면의 일부는 재배선 배리어 층(520)과 접촉할 수 있다.
도 8m을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체(100M)는, 하부 후면 절연층(287m) 및 상부 후면 절연층(289m)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 구조체(400m)를 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420m)은 관통 비아 코어(410m)의 측면의 일부를 덮을 수 있다. 관통 비아 라이너(430m)는 관통 비아 배리어 층(420m)의 측면을 덮을 수 있다. 관통 비아 배리어 층(420m)의 상단과 관통 비아 라이너(430m)의 상단은 동일하거나 유사한 레벨에 위치할 수 있다. 하부 후면 절연층(287m)과 상부 후면 절연층(289m)의 표면들은 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 관통 비아 코어(410m)의 상면 및 측면의 일부는 재배선 배리어 층(520)과 접촉할 수 있다.
도 8n을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100N)는, 하부 후면 절연층(287n) 및 상부 후면 절연층(289n)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 구조체(400n) 및 하부 후면 절연층(287n)을 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420n)은 관통 비아 코어(410n)의 측면의 일부를 덮을 수 있다. 관통 비아 라이너(430n)는 관통 비아 배리어 층(420n)의 측면을 덮을 수 있다. 돌출한 하부 후면 절연층(287n)은 관통 비아 라이너(430n)의 측면을 덮을 수 있다. 관통 비아 배리어 층(420n)의 상단, 관통 비아 라이너(430n)의 상단, 및 하부 후면 절연층(287n)의 상단들은 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 관통 비아 코어(410n)의 상면 및 측면의 일부는 재배선 배리어 층(520)과 접촉할 수 있다.
도 8o를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100O)는, 하부 후면 절연층(287o) 및 상부 후면 절연층(289o)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 구조체(400o)를 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420o)은 관통 비아 코어(410o)의 측면의 일부를 덮을 수 있다. 관통 비아 라이너(430o)는 관통 비아 배리어 층(420o)의 측면의 일부를 덮을 수 있다. 돌출한 관통 비아 코어(410o)의 상면 및 측면의 일부는 재배선 배리어 층(520)과 접촉할 수 있다.
도 8p를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100P)는, 하부 후면 절연층(287p) 및 상부 후면 절연층(289p)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 구조체(400p) 및 하부 후면 절연층(287p)을 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420p)은 관통 비아 코어(410p)의 측면의 일부를 덮을 수 있다. 관통 비아 라이너(430p)는 관통 비아 배리어 층(420p)의 측면의 일부 덮을 수 있다. 돌출한 하부 후면 절연층(287p)은 관통 비아 라이너(430p)의 측면을 덮을 수 있다. 돌출한 관통 비아 코어(410p)의 상면 및 측면의 일부는 재배선 배리어 층(520)과 접촉할 수 있다.
도 8q를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100Q)는, 하부 후면 절연층(287q) 및 상부 후면 절연층(289q)을 포함하고, 재배선 그루브(551) 내부로 돌출한 관통 비아 구조체(400q) 및 하부 후면 절연층(287q)을 포함할 수 있다. 예를 들어, 관통 비아 배리어 층(420q)은 관통 비아 코어(410q)의 노출된 측면의 일부를 덮을 수 있다. 관통 비아 라이너(430q)는 관통 비아 배리어 층(420q)의 노출된 측면을 덮을 수 있다. 관통 비아 라이너(430q)의 상단과 관통 비아 배리어 층(420q)의 상단은 동일하거나 유사한 레벨에 위치할 수 있다. 돌출한 하부 후면 절연층(287q)은 관통 비아 라이너(430q)의 측면의 일부를 덮을 수 있다. 돌출한 관통 비아 코어(410q)의 상면 및 측면의 일부는 재배선 배리어 층(520)과 접촉할 수 있다.
도 8r을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100R)는, 재배선 그루브(551) 내부로 돌출한 관통 비아 코어(410r) 및 관통 비아 배리어 층(420r)을 포함하고, 관통 비아 배리어 층(420r)은 관통 비아 코어(410r)의 노출된 측면의 전부 또는 일부를 덮을 수 있다. 관통 비아 코어(410r)의 상단부와 관통 비아 배리어 층(420r)의 상단부는 동일하거나 유사한 레벨에 위치할 수 있다. 본 실시예에서, 후면 절연층(285)은 하부 후면 절연층(287) 및 상부 후면 절연층(289)을 포함할 수도 있다.
도 8s를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100S)는, 재배선 그루브(551) 내부로 돌출한 관통 비아 구조체(400s)를 포함하고, 관통 비아 라이너(430s)는 관통 비아 배리어 층(420s)의 노출된 측면의 전부 또는 일부를 덮을 수 있다. 관통 비아 코어(410s)의 상단부와 관통 비아 배리어 층(420s)의 상단부는 동일하거나 유사한 레벨에 위치할 수 있다. 본 실시예에서, 후면 절연층(285)은 하부 후면 절연층(287) 및 상부 후면 절연층(289)을 포함할 수도 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A-100S)은 다마신 방법을 이용하여 형성된 재배선 구조체(500)를 포함할 수 있다. 따라서, 재배선 배리어 층(520)이 재배선 배선(510)의 하면과 측면을 완전하게 감쌀 수 있다. 예를 들어, 재배선 배리어 층(520)을 습식 식각 방법 또는 선택적 식각 방법 등을 이용하여 제거하는 것은, 재배선 배리어 층(520)이 재배선 배선(510)의 하면 또는 측면을 완전하게 감싸지 못하므로 물리적 및/또는 전기적 불안정을 초래한다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A-100L)은 포토리소그래피 및 에칭 공정을 이용하지 않고, 화학 기계적 연마 방법을 이용하여 형성되므로 관통 비아 구조체(400)들의 피치 및 재배선 구조체들(500)의 피치 등이 보다 미세하고 정교해질 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A-100S)은 관통 비아 구조체(400)가 재배선 구조체(500)의 내부로 돌출한 모양을 포함할 수 있다. 예를 들어, 관통 비아 구조체(400)가 재배선 구조체(500)의 내부로 삽입된 모양을 가질 수 있다. 따라서, 관통 비아 구조체(400)와 재배선 구조체(500)가 접촉하는 면적이 넓어짐으로써, 관통 비아 구조체(400)와 재배선 구조체(500)의 면 저항(sheet resistance)이 감소될 수 있다. 또한, 재배선 구조체(500)가 관통 비아 구조체(400)에 의해 물리적으로 고정될 수 있으므로, 플로팅 현상 등에 의하여 접촉 불량이나 구성 요소들이 분리되는 현상이 방지될 수 있다.
도 9a 내지 9j는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A-100S)을 형성하는 방법들을 설명하는 플로우 차트들이고, 도 10a 내지 10x는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 9a 및 10a를 참조하면, 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101)의 전면(103, front side) 상에 단위 소자들(200)을 형성하는 것을 포함할 수 있다. (S102) 단위 소자들(200)에 대한 설명은 도 8a를 참조하여 이해될 수 있을 것이다. 단위 소자들(200)은 제1 층간 절연막(215)으로 덮일 수 있다. 제1 층간 절연막(215)은 실리콘 산화물을 포함할 수 있다.
도 9a 및 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101) 내에 관통 비아 홀(401)을 형성하는 것을 포함할 수 있다. (S104) 관통 비아 홀(401)을 형성하는 것은 제1 층간 절연막(215) 상에 관통 비아 홀 마스크 패턴(450)을 형성하고, 관통 비아 홀 마스크 패턴(450)을 식각 마스크로 이용하여 기판(101)을 식각하는 것을 포함할 수 있다. 관통 비아 홀 마스크 패턴(450)은 실리콘 질화물, 실리콘 산질화물, 또는 유기물을 포함할 수 있다. 관통 비아 홀(401)의 최하단 부는 기판(101)의 내부, 예를 들어, 벌크에 위치할 수 있다. 관통 비아 홀(401)은 기판(101)의 후면(104)을 관통하지 않을 수 있다. 관통 비아 홀(401)이 형성된 후, 관통 비아 홀 마스크 패턴(450)은 제거될 수 있다.
도 9a 및 10c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 내벽 상에 관통 비아 라이너(430)를 컨포멀하게 형성하는 것을 포함할 수 있다. (S106) 관통 비아 라이너(430)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예를 들어, 관통 비아 라이너(430)는 원자층 증착 방법(ALD, atomic layered deposition), 플라즈마를 이용한 화학 기상 증착 방법(PECVD, plasma enhanced chmical vapor deposition), 또는 준-상압 화학 기상 증착 방법(SACVD, sub-atmosphere chemical vapor deposision)을 이용하여 관통 비아 홀(401)의 내벽에 컨포멀하게 증착될 수 있다. 또는, 관통 비아 라이너(430)는 열 산화 방법 등을 이용하여 관통 비아 홀(401)의 내벽이 열 산화되어 형성될 수도 있다. 본 실시예에서는, 관통 비아 라이너(430)가 준-상압 화학 기상 증착 방법을 이용하여 형성된 실리콘 산화막을 포함하는 것으로 가정, 도시된다.
도 9a 및 10d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 라이너(430) 상에 관통 비아 배리어 층(420) 및 관통 비아 씨드 층(425)을 형성하는 것을 포함할 수 있다. (S108) 관통 비아 배리어 층(420)을 형성하는 것은 배리어용 금속을 스퍼터링(sputtering) 같은 물리 기상 증착 방법(PVD, physical vapor deposition method) 또는 금속 유기 화학 증착 방법(MOCVD, metal organic chemical vapor deposition method)을 이용하여 관통 비아 라이너(430) 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 관통 비아 배리어 층(420)은 Ti, TiN, Ta, TaN, WN 등을 포함할 수 있다. 관통 비아 배리어 층(420)은 단층 또는 다층으로 형성될 수 있다. 관통 비아 씨드 층(425)을 형성하는 것은 관통 비아 배리어 층(420) 상에 구리(Cu, copper), 루데늄(Ru, rudenium), 텅스텐(W, tungsten) 또는 기타 씨드용 금속을 물리 기상 증착 방법 또는 화학 기상 증착 방법 등을 이용하여 컨포멀하게 형성하는 것을 포함할 수 있다.
도 9a 및 10e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 내부를 채우는 관통 비아 코어 물질층(410')을 형성하는 것을 포함할 수 있다. (S110) 관통 비아 코어 물질층(410')은 도금 방법을 이용하여 형성될 수 있다. 관통 비아 씨드 층(425)과 관통 비아 코어 물질층(410')이 동일한 물질인 경우, 관통 비아 씨드 층(425)과 관통 비아 코어 물질층(410')의 경계면은 사라질 수 있다. 예를 들어, 관통 비아 씨드 층(425)과 관통 비아 코어 물질층(410')이 모두 구리를 포함하는 경우, 그 경계면이 사라질 수 있다. 따라서, 도면에서 관통 비아 씨드 층(425)의 참조 부호가 생략되었다.
도 9a 및 10f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 구조체(400)를 형성하는 것을 포함할 수 있다. (S112) 관통 비아 구조체(400)는 관통 비아 코어(410), 관통 비아 배리어 층(420), 및 관통 비아 라이너(430)을 포함할 수 있다. 관통 비아 구조체(400)를 형성하는 것은 제1 층간 절연막(215)의 상부 표면 상의 관통 비아 코어 물질층(410'), 관통 비아 씨드 층(425), 관통 비아 배리어 층(420), 및 관통 비아 라이너(430)를 화학 기계적 연마 방법을 이용하여 제거하는 것을 포함할 수 있다. 예를 들어, 1차 화학 기계적 연마 방법을 이용하여 관통 비아 코어 물질층(410') 및 관통 비아 씨드 층(425)을 제거하고, 2차 화학 기계적 연마 방법을 이용하여 관통 비아 배리어 층(420)을 제거하고, 습식 식각 또는 세정 방법을 이용하여 관통 비아 라이너(430)를 제거하는 것을 포함할 수 있다. 또는, 화학 기계적 연마 방법을 이용하여 관통 비아 코어 물질층(410') 및 관통 비아 씨드 층(425)을 제거하고, 습식 식각 또는 세정 방법을 이용하여 관통 비아 배리어 층(420) 및/또는 관통 비아 라이너(430)를 제거하는 것을 포함할 수 있다.
도 9a 및 10g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101)의 전면(103) 상에 내부 회로들(230)을 형성하는 것을 포함할 수 있다. (S114) 내부 회로들(230)은 다수 개의 전도성 내부 비아들(240, inner vias) 및 다층의 전도성 내부 배선들(250, inner wires)을 포함할 수 있다. 내부 비아들(240)은 수직으로 연장한 기둥 형태로 도시되고 내부 배선들(250)은 수평으로 연장한 메사(mesa) 모양으로 도시된다. 내부 회로들(230)은 제1 층간 절연막(215) 및 제2 층간 절연막(225)으로 덮일 수 있다. 관통 비아 패드(260)가 기판(101)의 표면과 이격되어 제2 층간 절연막(225) 내에 형성될 수 있다. 예를 들어, 제1 층간 절연막(215) 상에 형성될 수 있다. 제2 층간 절연막(225)들은 다층으로 형성될 것이나, 도면을 간단하게 도시하기 위하여, 한 층인 것처럼 도시된다.
도 9a 및 10h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 제2 층간 절연막(225) 상에 전면 입출력 패드 비아 플러그(270, front side I/O pad via plug) 및 전면 패시베이션 층(265, front side passivation layer)을 형성하는 것을 포함할 수 있다. (S116) 전면 입출력 패드 비아 플러그(270)는 금속을 포함할 수 있다. 예를 들어, 전면 입출력 패드 비아 플러그(270)는 최상부 금속층을 포함할 수 있다. 전면 패시베이션 층(265)은 실리콘 질화물, 실리콘 산화물, 또는 폴리이미드 등을 포함할 수 있다. 전면 패시베이션 층(265)은 전면 입출력 패드 비아 플러그(270)의 상부를 노출하는 하부 전면 입출력 패드 오프닝(311)을 포함할 수 있다.
도 9a 및 10i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 하부 전면 입출력 패드 오프닝(311) 내에 전면 입출력 패드 배리어 층(320) 및 전면 입출력 패드 씨드 층(330)을 형성하는 것을 포함할 수 있다. (S118) 전면 입출력 패드 배리어 층(320)을 형성하는 것은 배리어용 금속을 스퍼터링(sputtering) 같은 물리 기상 증착 방법(PVD, physical vapor deposition method) 또는 금속 유기 화학 증착 방법(MOCVD, metal organic chemical vapor deposition method)을 이용하여 전면 패시베이션 층(265) 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 전면 입출력 패드 배리어 층(320)은 Ti, TiN, Ta, TaN, WN, 또는 기타 난 반응성(refractory) 금속을 포함할 수 있다. 전면 입출력 패드 배리어 층(320)은 단층 또는 다층으로 형성될 수 있다. 전면 입출력 패드 씨드 층(330)을 형성하는 것은 전면 입출력 패드 배리어 층(320) 상에 구리(Cu, copper), 루데늄(Ru, rudenium), 텅스텐(W, tungsten) 또는 기타 금속을 스퍼터링 같은 물리 기상 증착 방법 또는 화학 기상 증착 방법 등을 이용하여 컨포멀하게 형성하는 것을 포함할 수 있다.
도 9a 및 10j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 전면 입출력 패드 씨드 층(330) 상에 전면 입출력 패드 마스크 패턴(340)을 형성하는 것을 포함할 수 있다. (S120) 전면 입출력 패드 마스크 패턴(340)은 하부 전면 입출력 패드 오프닝(311)을 노출하는 상부 전면 입출력 패드 오프닝(312)을 가질 수 있다. 전면 입출력 패드 마스크 패턴(340)은 포토레지스트를 포함할 수 있다.
도 9a 및 10k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 예비 전면 입출력 패드(300p)를 형성하는 것을 포함할 수 있다. (S122) 예비 전면 입출력 패드(300p)를 형성하는 것은 하부 전면 입출력 패드 오프닝(311) 및 상부 전면 입출력 패드 오프닝(312) 내에 전면 입출력 패드 금속층(350) 및 전면 입출력 패드 캡핑층(360)을 형성하는 것을 포함할 수 있다. 전면 입출력 패드 금속층(350)을 형성하는 것은 도금 방법 등을 이용하여 니켈 또는 텅스텐 등의 금속을 형성하는 것을 포함할 수 있다. 전면 입출력 패드 캡핑층(360)을 형성하는 것은 전면 입출력 패드 금속층(350) 상에 금(Au, gold), 니켈 또는 은(Ag, silver) 등을 도금하는 것을 포함할 수 있다.
도 9a 및 10l을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 전면 입출력 패드(300)를 형성하는 것을 포함할 수 있다. (S124) 전면 입출력 패드(300)를 형성하는 것은 전면 입출력 패드 마스크 패턴(340)을 제거하고, 전면 패시베이션 층(265) 상에 노출된 전면 입출력 패드 배리어 층(320) 및 전면 입출력 패드 씨드 층(330)을 습식 식각 방법 등을 이용하여 제거하는 것을 포함할 수 있다.
도 9a 및 10m을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101)을 뒤집어 웨이퍼 지지 캐리어(WSC) 상에 탑재하는 것을 포함할 수 있다. (S126) 웨이퍼 지지 캐리어(WSC) 상에는 전면 입출력 패드(300) 등을 물리적 충격으로부터 보호하기 위한 쿠션 층(Wc)이 배치될 수 있다.
도 9a 및 10n를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101)의 후면(104, back side)을 전면적 및/또는 선택적으로 제거하여 관통 비아 구조체(400)의 후면 단부(BE)를 노출시키는 것을 포함할 수 있다. (S128) 예를 들어, 관통 비아 구조체(400)의 후면 단부(BE)의 상면 및 측면의 일부가 노출될 수 있다. 기판(101)의 후면(104)을 제거하는 것은, 예를 들어, 그라인딩 방법(grinding method) 및/또는 에치-백 방법(etch-back method) 등을 포함할 수 있다.
도 9b 및 10o를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 노출된 관통 비아 구조체(400)를 덮는 후면 절연층(285)을 형성하는 것을 포함할 수 있다. (S130) 후면 절연층(285)은 실리콘 질화물을 포함하는 단층으로 형성될 수 있다.
도 9b 및 10p를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 후면 절연층(285) 내에 그루브(550)를 형성하는 것을 포함할 수 있다. (S132) 그루브(550)는 재배선 그루브(551) 및 정렬 키 그루브(552)를 포함할 수 있다. 재배선 그루브(551)는 관통 비아 구조체(400)의 일부를 노출시킬 수 있다. 예를 들어, 재배선 그루브(551)는 관통 비아 구조체(400)의 후면 단부(BE)의 상면 및 측면을 노출시킬 수 있다. 이 공정에서, 노출된 관통 비아 라이너(430)가 제거되고 관통 비아 배리어 층(420)이 노출될 수 있다. 도 9b 및 10q를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 재배선 그루브(551)의 내부에 재배선 배리어 층(520) 및 재배선 씨드 층(530)을 형성하는 것을 포함할 수 있다. (S134) 재배선 배리어 층(520) 및 재배선 씨드 층(530)은 재배선 그루브(551)의 바닥 면, 내벽, 및 노출된 관통 비아 구조체(400)의 표면 상에 컨포멀하게 형성될 수 있다. 재배선 배리어 층(520)을 형성하는 것은 배리어용 금속을 스퍼터링(sputtering) 같은 물리 기상 증착 방법(PVD, physical vapor deposition method) 또는 금속 유기 화학 증착 방법(MOCVD, metal organic chemical vapor deposition method)을 이용하여 후면 절연층(285) 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 재배선 배리어 층(520)은 Ti, TiN, Ta, TaN, WN, 또는 기타 난 반응성(refractory) 금속을 포함할 수 있다. 재배선 배리어 층(520)은 단층 또는 다층으로 형성될 수 있다. 재배선 씨드 층(530)을 형성하는 것은 재배선 배리어 층(520) 상에 구리(Cu, copper), 루데늄(Ru, rudenium), 텅스텐(W, tungsten) 또는 기타 금속을 스퍼터링 같은 물리 기상 증착 방법 또는 화학 기상 증착 방법 등을 이용하여 후면 절연층(285) 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 이 공정에서, 재배선 배리어 층(520) 및 재배선 씨드 층(530)은 정렬 키 그루브(552) 내에도 형성될 수 있다. 노출된 관통 비아 구조체(400)의 표면 상에는 두 층의 배리어 층, 예를 들어, 관통 비아 배리어 층(420) 및 재배선 배리어 층(520)이 형성될 수 있다.
도 9b 및 10r을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 재배선 배선 물질층(510')을 형성하는 것을 포함할 수 있다. (S136) 재배선 배선 물질층(510')을 형성하는 것은 도금 방법을 이용하여 재배선 그루브(551)를 완전히 채우는 것을 포함할 수 있다. 재배선 배선 물질층(510')과 재배선 씨드 층(530)이 동일한 물질을 포함하는 경우, 그 경계면이 사라질 수 있다. 도면을 간단하게 보이기 위하여, 재배선 배선 물질층(510')과 재배선 씨드 층(530)의 경계면이 생략된다. 재배선 배선 물질층(510')과 재배선 씨드 층(530)이 서로 다른 물질일 경우, 재배선 배선 물질층(510')과 재배선 씨드 층(530)의 경계면이 존재할 수도 있다. 재배선 배선 물질층(510')은 정렬 키 그루브(552) 내부에도 채워질 수 있다.
도 9b 및 10s를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 재배선 구조체(500)를 형성하는 것을 포함할 수 있다. (S138) 재배선 구조체(500)를 형성하는 것은 후면 절연층(285)의 상부 표면 상의 재배선 배선 물질층(510'), 재배선 씨드 층(530), 재배선 배리어 층(520), 및 재배선 라이너를 화학 기계적 연마 방법을 이용하여 제거하는 것을 포함할 수 있다. 예를 들어, 1차 화학 기계적 연마 방법을 이용하여 재배선 배선 물질층(510') 및 재배선 씨드 층(530)을 제거하고, 2차 화학 기계적 연마 방법을 이용하여 재배선 배리어 층(520)을 제거하는 것을 포함할 수 있다. 이 공정에서 재배선 배선(510) 및 정렬 키 구조체(560)가 형성될 수 있다. 또는, 화학 기계적 연마 방법을 이용하여 재배선 배선 물질층(510') 및 재배선 씨드 층(530)을 제거하고, 습식 식각 방법을 이용하여 재배선 배리어 층(520)을 제거하는 것을 포함할 수도 있다.
도 9b 및 10t를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 후면 패시베이션 층(275, back side passivation layer)을 형성하는 것을 포함할 수 있다. (S140) 후면 패시베이션 층(275)은 재배선 배선(510)의 표면을 부분적으로 노출시키는 하부 후면 입출력 패드 오프닝(611)을 가질 수 있다. 후면 패시베이션 층(275)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
도 9b 및 10u를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 하부 후면 입출력 패드 오프닝(611)의 내부 및/또는 후면 패시베이션 층(275) 상에 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630)을 형성하는 것을 포함할 수 있다. (S142) 후면 입출력 패드 배리어 층(620)을 형성하는 것은 배리어 금속을 스퍼터링(sputtering) 같은 물리 기상 증착 방법(PVD, physical vapor deposition method) 또는 금속 유기 화학 증착 방법(MOCVD, metal organic chemical vapor deposition method)을 이용하여 후면 패시베이션 층(275) 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 후면 입출력 패드 배리어 층(620)은 Ti, TiN, Ta, TaN, WN 등을 포함할 수 있다. 후면 입출력 패드 배리어 층(620)은 단층 또는 다층으로 형성될 수 있다. 후면 입출력 패드 씨드 층(630)을 형성하는 것은 후면 입출력 패드 배리어 층(620) 상에 구리(Cu, copper), 루데늄(Ru, rudenium), 텅스텐(W, tungsten) 또는 기타 금속을 스퍼터링 같은 물리 기상 증착 방법 또는 화학 기상 증착 방법 등을 이용하여 컨포멀하게 형성하는 것을 포함할 수 있다.
도 9b 및 10v를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630) 상에 후면 입출력 패드 마스크 패턴(640)을 형성하는 것을 포함할 수 있다. (S144) 후면 입출력 패드 마스크 패턴(640)은 하부 후면 입출력 패드 오프닝(611)을 노출하는 상부 후면 입출력 패드 오프닝(612)을 가질 수 있다. 후면 입출력 패드 마스크 패턴(640)은 포토레지스트를 포함할 수 있다.
도 9b 및 10w를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 예비 후면 입출력 패드(600p)를 형성하는 것을 포함할 수 있다. (S146) 예비 후면 입출력 패드(600p)를 형성하는 것은 상부 및 하부 후면 입출력 패드 오프닝(611) 내에 후면 입출력 패드 금속층(650) 및 후면 입출력 패드 캡핑층(660)을 형성하는 것을 포함할 수 있다. 후면 입출력 패드 금속층(650)을 형성하는 것은 도금 방법 등을 이용하여 니켈 또는 텅스텐 등의 금속을 형성하는 것을 포함할 수 있다. 후면 입출력 패드 캡핑층(660)을 형성하는 것은 후면 입출력 패드 금속층(650) 상에 금(Au, gold) 또는 은(Ag, silver) 등을 도금하는 것을 포함할 수 있다.
도 9b 및 10x를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 후면 입출력 패드(600)를 형성하는 것을 포함할 수 있다. (S148) 후면 입출력 패드(600)를 형성하는 것은 후면 입출력 패드 마스크 패턴(640)을 제거하고, 후면 패시베이션 층(275) 상에 노출된 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630)을 습식 식각 방법 등을 이용하여 제거하는 것을 포함할 수 있다. 이후, 웨이퍼 지지 캐리어(WSC) 상에서 분리되어 도 7a에 도시된 반도체 소자(100A)가 형성될 수 있다.
도 11a 내지 11d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 9c 및 11a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 9a 및 도 10a 내지 10n을 참조하여 관통 비아 구조체(400)의 후면 단부(BE)를 노출한 후, 노출된 관통 비아 구조체(400)의 후면 단부(BE)를 덮는 하부 후면 절연층(287)을 형성하는 것을 포함할 수 있다. (S129A) 하부 후면 절연층(287)은 기판(101)의 표면 및 노출된 관통 비아 구조체(400)의 표면 상에 컨포멀하게 형성될 수 있다. 하부 후면 절연층(287)은 실리콘 산화물을 포함할 수 있다.
도 9c 및 11b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 하부 후면 절연층(287) 상에 상부 후면 절연층(289)을 형성하는 것을 포함할 수 있다. (S129B) 상부 후면 절연층(289)은 하부 후면 절연층(287)보다 두껍게 형성될 수 있다. 상부 후면 절연층(289)은 실리콘 질화물을 포함할 수 있다.
도 9c 및 11c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 상부 후면 절연층(289) 내에 관통 비아 구조체(400)의 표면을 노출시키는 그루브(550)를 형성하는 것을 포함할 수 있다. (S132A) 그루브(550)는 재배선 그루브(551)과 정렬 키용 그루브(552)를 포함할 수 있다. 재배선 그루브(550)는 관통 비아 구조체(400)의 후면 단부(BE)의 상면 및 측면을 노출시킬 수 있다. 이 공정에서, 노출된 관통 비아 라이너(430)가 제거될 수 있다. 재배선 그루브(551)의 바닥 면에는 하부 후면 절연층(287)의 일부가 노출될 수도 있다.
도 9c 및 11d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 9b alc 10q 내지 10x를 참조하는 공정들을 수행하여 후면 입출력 패드(600)를 형성하는 것을 포함할 수 있다. (S134-S140) 재배선 배리어 층(520)의 일부와 하부 후면 절연층(287)의 일부가 관통 비아 구조체(400)의 측면 부위에서 접촉할 수 있다.
도 12a 내지 12g는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 9d 및 12a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101) 내에 관통 비아 홀(401)을 형성하는 것을 포함할 수 있다. (S202) 기판(101) 내에 관통 비아 홀(401)을 형성하는 것은, 기판(101)의 전면(103, front side) 상에 관통 비아 홀 마스크 패턴(450)을 형성하고, 관통 비아 홀 마스크 패턴(450)을 식각 마스크로 이용하여 기판(101)을 식각하는 것을 포함할 수 있다. 관통 비아 홀 마스크 패턴(450)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 관통 비아 홀 마스크 패턴(450)은 단층 또는 다층으로 형성될 수 있다. 예를 들어, 기판(101) 상에 실리콘 산화물 층이 형성되고, 실리콘 산화물 층 상에 실리콘 질화물 층이 형성될 수 있다. 본 실시예에서는, 개념적으로 관통 비아 홀 마스크 패턴(450)이 단일 물질층인 것으로 가정, 설명된다. 관통 비아 홀(401)의 최하단부는 기판(101)의 내부, 예를 들어 벌크에 위치할 수 있다. 관통 비아 홀(401)이 형성된 후, 관통 비아 홀 마스크 패턴(450)은 제거될 수 있다.
도 9d 및 12b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 내벽에 관통 비아 라이너(430)를 컨포멀하게 형성하는 것을 포함할 수 있다. (S204) 이어서, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 라이너(430) 상에 관통 비아 배리어 층(420) 및 관통 비아 씨드 층(425)을 컨포멀하게 형성하는 것을 포함할 수 있다. (S206)
도 9d 및 12c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 내부를 채우는 관통 비아 코어 물질층(410')을 형성하는 것을 포함할 수 있다. (S208)
도 9d 및 12d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 구조체(400)를 형성하는 것을 포함할 수 있다. (S210)
도 9d 및 12e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 내부 회로(230) 및 전면 입출력 패드(300)를 형성하는 것을 포함할 수 있다. (S212) 관통 비아 패드(260)가 기판(101)의 표면 상에 형성될 수 있다. 또는, 관통 비아 패드(260)는 도 10g를 참조하여, 기판(101)의 표면과 이격되어 층간 절연막(205) 내에 형성될 수도 있다. 또는, 기판(101)의 표면과 관통 비아 패드(260)의 사이에 절연층이 삽입될 수도 있다. 예를 들어, 실리콘 산화물 또는 실리콘 질화물 등이 개재될 수 있다. 또는, 예를 들어, 기판(101)의 표면과 관통 비아 패드(260)의 사이에 MOS 트랜지스터의 게이트 절연층 또는 플래시 메모리 셀의 터널링 절연막과 동시에 형성될 수도 있다.
도 9d 및 12f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101)을 뒤집어 웨이퍼 지지 캐리어(WSC) 상에 탑재하고 (S214), 기판(101)의 후면(104)을 전면적 및/또는 선택적으로 제거하여 관통 비아 구조체(400)의 일부를 노출시키는 것을 포함할 수 있다. (S216)
도 9e 및 도 12g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 10o 내지 10x를 더 참조하여, 노출된 관통 비아 구조체(400)를 덮는 후면 절연층(285)을 형성하고 (S218), 후면 절연층(285) 내에 그루브(550)를 형성하고 (S220), 그루브(550) 내에 재배선 배리어 층(530) 및 재배선 씨드 층(530)을 형성하고 (S222), 재배선 배선 물질층(510')을 형성하고 (S224), 재배선 구조체(500)를 형성하고 (S226), 재배선 배선(510)의 표면을 부분적으로 노출시키는 하부 후면 입출력 패드 오프닝(611)을 가진 후면 패시베이션 층(275)을 형성하고 (S228), 하부 후면 입출력 패드 오프닝(611)의 내부 및/또는 후면 패시베이션 층(275) 상에 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630)을 형성하고 (S230), 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630) 상에 하부 후면 입출력 패드 오프닝(611)을 노출하는 상부 후면 입출력 패드 오프닝(612)을 가진 후면 입출력 패드 마스크 패턴(640)을 형성하고 (S232), 예비 후면 입출력 패드(600p)를 형성하고 (S234), 및 후면 입출력 패드(600)를 형성하는 것을 포함할 수 있다. (S236) 예시적으로 재배선 씨드 층(530)과 재배선 배선(510)의 경계면이 도시되었다.
도 13a 내지 13d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 9f 및 13a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 먼저 도 9d 및 12a 내지 12f를 참조하여 관통 비아 구조체(400)의 후면 단부(BE)를 노출한 후, 기판(101)의 후면(104) 상에 노출된 관통 비아 구조체(400)를 덮는 하부 후면 절연층(287)을 형성하는 것을 포함할 수 있다. (S219A)
도 9f 및 13b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 하부 후면 절연층(287) 상에 상부 후면 절연층(289)을 형성하는 것을 포함할 수 있다. (S219B)
도 9f 및 13c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 상부 후면 절연층(289) 내에 관통 비아 구조체(400)의 표면을 노출시키는 그루브(550)를 형성하는 것을 포함할 수 있다. (S220A) 예를 들어, 재배선 그루브(551)는 관통 비아 구조체(400)의 후면 단부(BE)의 상면 및 측면을 노출시킬 수 있다. 이 공정에서, 노출된 관통 비아 라이너(430)가 제거될 수 있다. 재배선 그루브(551)의 바닥 면에 하부 후면 절연층(287)의 일부가 노출될 수 있다.
도 9e 및 13d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 노출된 관통 비아 구조체(400)를 덮는 후면 절연층(285)을 형성하고 (S218), 후면 절연층(285) 내에 그루브(550)를 형성하고 (S220), 그루브(550) 내에 재배선 배리어 층(530) 및 재배선 씨드 층(530)을 형성하고 (S222), 재배선 배선 물질층(510')을 형성하고 (S224), 재배선 구조체(500)를 형성하고 (S226), 재배선 배선(510)의 표면을 부분적으로 노출시키는 하부 후면 입출력 패드 오프닝(611)을 가진 후면 패시베이션 층(275)을 형성하고 (S228), 하부 후면 입출력 패드 오프닝(611)의 내부 및/또는 후면 패시베이션 층(275) 상에 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630)을 형성하고 (S230), 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630) 상에 하부 후면 입출력 패드 오프닝(611)을 노출하는 상부 후면 입출력 패드 오프닝(612)을 가진 후면 입출력 패드 마스크 패턴(640)을 형성하고 (S232), 예비 후면 입출력 패드(600p)를 형성하고 (S234), 및 후면 입출력 패드(600)를 형성하는 것을 포함할 수 있다. (S236)
도 14a 내지 14q는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 형성하는 방법들에서, 재배선 그루브(551) 내에 노출된 다양한 모양의 관통 비아 구조체들(400a-400q)을 개념적으로 도시한 종단면도들이다.
도 14a를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400a)의 후면 단부(BEa)는, 관통 비아 라이너(430a)가 제거되어 관통 비아 배리어 층(420a)가 노출될 수 있다. 관통 비아 배리어 층(420a)은 관통 비아 코어(410a)의 표면을 모두 덮을 수 있다.
도 14b를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400b)의 후면 단부(BEb)는, 관통 비아 배리어 층(420b)이 관통 비아 코어(410b)의 상단 표면을 노출시키고, 측면의 전부 또는 일부를 덮을 수 있다. 관통 비아 배리어 층(420b)은 관통 비아 코어(410b)의 표면을 모두 덮을 수 있다.
도 14c를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400c)의 후면 단부(BEc)는, 관통 비아 배리어 층(420c)이 관통 비아 코어(410c)의 상단 표면을 노출시키고, 측면의 전부 또는 일부를 덮고, 관통 비아 라이너(430c)가 재배선 그루브(551) 내에 돌출한 관통 비아 배리어 층(420c)의 상단 표면을 노출시키고, 측면의 전부를 덮을 수 있다.
도 14d를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400d)의 후면 단부(BEd)는, 관통 비아 배리어 층(420d)이 관통 비아 코어(410d)의 상단 표면을 노출시키고, 측면의 전부 또는 일부를 덮고, 관통 비아 라이너(430d)가 재배선 그루브(551) 내에 돌출한 관통 비아 배리어 층(420d)의 상단 표면을 노출시키고, 측면의 일부를 덮을 수 있다.
도 14e를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400e)의 후면 단부(BEe)는, 관통 비아 배리어 층(420e)이 관통 비아 코어(410e)의 상단 표면을 노출시키고, 측면의 전부 또는 일부를 덮고, 관통 비아 라이너(430e)가 재배선 그루브(551) 내에 돌출한 관통 비아 배리어 층(420e)의 상단 표면 및 측면을 노출시킬 수 있다. 예를 들어, 관통 비아 라이너(430e)의 상단을 재배선 그루브(551)의 바닥 면과 동일하거나 유사한 레벨에 위치하도록 형성하는 것을 포함할 수 있다.
도 14f를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400f)의 후면 단부(BEf)는, 관통 비아 배리어 층(420f)이 관통 비아 코어(410f)의 상단 표면 및 측면의 전부를 노출시키도록 관통 비아 배리어 층(420f) 및 관통 비아 라이너(430f)가 제거될 수 있다.
도 14g를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400g)의 후면 단부(BEg)는, 하부 후면 절연층(287)의 상단의 일부가 상부 후면 절연층(289)의 재배선 그루브(551) 내에 노출되는 것을 포함할 수 있다. 관통 비아 코어(410g) 및 관통 비아 배리어 층(420g)이 재배선 그루브(551) 내부로 돌출할 수 있다. 하부 후면 절연층(287)이 관통 비아 라이너(430g)의 측면과 접촉하도록 관통 비아 구조체(400g)를 감쌀 수 있다. 상부 후면 절연층(289)은 관통 비아 라이너(430g)와 접촉하지 않도록 이격될 수 있다. 관통 비아 배리어 층(420g)은 돌출한 관통 비아 코어(410g)의 상면 및 측면을 덮을 수 있다. 재배선 그루브(551) 내에서, 관통 비아 라이너(430g), 하부 후면 절연층(287), 및 상부 후면 절연층(289)의 상부 표면들의 레벨들은 동일하거나 유사할 수 있다.
도 14h를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400h)의 후면 단부(BEh)는, 관통 비아 라이너(430h)의 상단이 재배선 그루브(551) 내에 돌출하는 것을 포함할 수 있다.
도 14i를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400i)의 후면 단부(BEi)는, 관통 비아 라이너(430i) 및 하부 후면 절연층(287)의 상단들이 재배선 그루브(551) 내에 돌출하는 것을 포함할 수 있다. 관통 비아 라이너(430i) 및 하부 후면 절연층(287)의 상단들은 동일하거나 유사한 레벨에 위치할 수 있다.
도 14j를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400j)의 후면 단부(BEj)는, 관통 비아 라이너(430j) 및 하부 후면 절연층(287)의 상단들이 재배선 그루브(551) 내에 돌출하는 것을 포함하고, 관통 비아 라이너(430j)의 상단부가 하부 후면 절연층(287)의 상단보다 높은 레벨에 위치하는 것을 포함할 수 있다.
도 14k를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400k)의 후면 단부(BEk)는, 관통 비아 코어(410k)가 재배선 그루브(551) 내에 돌출하고, 관통 비아 배리어 층(420k)이 관통 비아 코어(410k)의 측면의 전부 또는 일부를 덮는 것을 포함할 수 있다. 관통 비아 배리어 층(420k), 관통 비아 라이너(430k), 하부 후면 절연층(287), 및 상부 후면 절연층(289)의 상단부가 동일하거나 유사한 레벨에 위치할 수 있다.
도 14l을 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400l)의 후면 단부(BEl)는, 관통 비아 코어(410k)가 재배선 그루브(551) 내에 돌출하고, 관통 비아 배리어 층(420k)이 관통 비아 코어(410k)의 측면의 전부 또는 일부를 덮는 것을 포함할 수 있다. 관통 비아 배리어 층(420k)은 재배선 그루브(551)의 내부로 돌출할 수 있다. 관통 비아 라이너(430k), 하부 후면 절연층(287), 및 상부 후면 절연층(289)의 상단부가 동일하거나 유사한 레벨에 위치할 수 있다.
도 14m을 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400m)의 후면 단부(BEm)는, 관통 비아 코어(410m)가 재배선 그루브(551) 내에 돌출하고, 관통 비아 배리어 층(420m)이 재배선 그루브(551) 내부에 돌출하여 관통 비아 코어(410m)의 측면의 전부 또는 일부를 덮는 것을 포함할 수 있다. 관통 비아 라이너(430m)가 재배선 그루브(551) 내에 돌출하여 관통 비아 배리어 층(420m)의 측면의 전부 또는 일부를 덮을 수 있다.
도 14n을 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400b)의 후면 단부(BEb)는, 관통 비아 코어(410n)가 재배선 그루브(551) 내에 돌출하고, 관통 비아 배리어 층(420n)이 재배선 그루브(551) 내부에 돌출하여 관통 비아 코어(410n)의 측면의 전부 또는 일부를 덮는 것을 포함할 수 있다. 관통 비아 라이너(430n)가 재배선 그루브(551) 내에 돌출하여 관통 비아 배리어 층(420n)의 측면의 전부 또는 일부를 덮을 수 있다. 하부 후면 절연층(287)의 일부가 재배선 그루브(551) 내에 돌출하여 관통 비아 라이너(430n)의 측면의 전부 또는 일부를 덮을 수 있다.
도 14o을 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400o)의 후면 단부(BEo)는, 관통 비아 코어(410o)가 재배선 그루브(55) 내에 돌출하고, 관통 비아 배리어 층(420o)이 재배선 그루브(551) 내부에 돌출하여 관통 비아 코어(410o)의 측면의 전부 또는 일부를 덮는 것을 포함할 수 있다. 관통 비아 라이너(430o)가 재배선 그루브(55) 내에 돌출하여 관통 비아 배리어 층(420o)의 측면의 전부 또는 일부를 덮을 수 있다. 하부 후면 절연층(287)의 상면은 상부 후면 절연층(289)의 표면과 동일하거나 유사한 레벨에 위치할 수 있다.
도 14p을 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400p)의 후면 단부(BEp)는, 관통 비아 코어(410p)가 재배선 그루브(551) 내에 돌출하고, 관통 비아 배리어 층(420p)이 재배선 그루브(551) 내부에 돌출하여 관통 비아 코어(410p)의 측면의 전부 또는 일부를 덮는 것을 포함할 수 있다. 관통 비아 라이너(430p)가 재배선 그루브(551) 내에 돌출하여 관통 비아 배리어 층(420p)의 측면의 전부 또는 일부를 덮을 수 있다. 하부 후면 절연층(3287)의 일부가 재배선 그루브(551) 내에 돌출하여 관통 비아 라이너(430p)의 측면의 전부 또는 일부를 덮을 수 있다.
도 14q를 참조하면, 재배선 그루브(551) 내에 돌출한 관통 비아 구조체(400q)의 후면 단부(BEq)는, 관통 비아 코어(410q)가 재배선 그루브(551) 내에 돌출하고, 관통 비아 배리어 층(420q)이 재배선 그루브(551) 내부에 돌출하여 관통 비아 코어(410q)의 측면의 전부 또는 일부를 덮는 것을 포함할 수 있다. 관통 비아 라이너(430q)가 재배선 그루브(551) 내에 돌출하여 관통 비아 배리어 층(420q)의 측면의 전부 또는 일부를 덮을 수 있다. 관통 비아 배리어 층(420q)과 관통 비아 라이너(430q)의 상단부들은 동일하거나 유사한 레벨에 위치할 수 있다. 하부 후면 절연층(287)의 일부가 재배선 그루브(551) 내에 돌출하여 관통 비아 라이너(430q)의 측면의 전부 또는 일부를 덮을 수 있다.
도 15a 내지 15m은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 9g 및 15a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101) 상에 내부 회로들(230) 및 전면 입출력 패드(300)를 형성하는 것을 포함할 수 있다. (S302) 이 공정에서, 관통 비아 패드(260)도 형성될 수 있다.
도 9g 및 15b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101)을 뒤집어 웨이퍼 지지 캐리어(WSC) 상에 탑재하는 것을 포함할 수 있다. (S304)
도 9g 및 15c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101) 내에 관통 비아 홀(401)을 형성하는 것을 포함할 수 있다. (S306) 관통 비아 홀(401)의 바닥 면에 관통 비아 패드(260)의 표면의 일부가 노출될 수 있다. 관통 비아 홀(401)을 형성하는 것은, 기판(101)의 후면(104) 상에 관통 비아 홀 마스크 패턴(450)을 형성하고 관통 비아 홀 마스크 패턴(450)을 식각 마스크로 이용하여 기판(101)을 식각하는 것을 포함할 수 있다. 관통 비아 홀 마스크 패턴(450)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 관통 비아 홀 마스크 패턴(450)은 단층 또는 다층으로 형성될 수 있다. 예를 들어, 기판(101) 상에 실리콘 산화물 층이 형성되고, 실리콘 산화물 층 상에 실리콘 질화물 층이 형성될 수 있다. 본 실시예에서는, 개념적으로 관통 비아 홀 마스크 패턴(450)이 단일 물질층인 것으로 가정, 설명된다. 이 공정 이후, 관통 비아 홀 마스크 패턴(450)은 제거될 수도 있다. 본 실시예에서는 관통 비아 홀 마스크 패턴(450)이 제거되지 않고 잔존하는 경우가 예시된다. 이 공정 전에 기판(101)의 후면(104)을 전면적으로 제거하여 기판(101)을 얇게 하는 공정이 수행될 수도 있다.
도 9g 및 15d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 내벽에 관통 비아 라이너(430)를 컨포멀하게 형성하는 것을 포함할 수 있다. (S308)
도 9g 및 15e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 바닥 면 상의 관통 비아 라이너(430)를 제거하여 관통 비아 패드(260)의 표면의 일부를 노출시키는 것을 포함할 수 있다. (S310) 이 공정에서 관통 비아 홀 마스크 패턴(450)이 얇아지거나 제거될 수 있다. 본 실시예에서는 관통 비아 홀 마스크 패턴(450)이 얇아진 경우가 예시된다.
도 9g 및 15f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 라이너(430) 상에 관통 비아 배리어 층(420) 및 관통 비아 씨드 층(425)을 컨포멀하게 형성하는 것을 포함할 수 있다. (S312) 관통 비아 배리어 층(420) 및 관통 비아 씨드 층(425)은 노출된 관통 비아 패드(260) 상에도 형성될 수 있다.
도 9g 및 15g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 내부를 채우는 관통 비아 코어 물질층(510')을 형성하는 것을 포함할 수 있다. (S314)
도 9g 및 15h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 구조체(400)를 형성하는 것을 포함할 수 있다. (S316) 관통 비아 구조체(400)를 형성하는 것은 기판(101)의 후면(104) 상의 관통 비아 코어 물질층(510'), 관통 비아 씨드 층(425), 관통 비아 배리어 층(420), 관통 비아 라이너(430) 및/또는 관통 비아 홀 마스크 패턴(450)을 화학 기계적 연마 방법 및/또는 에치-백 방법을 이용하여 제거하는 것을 포함할 수 있다.
도 9g 및 15i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(101)의 후면(104)을 전면적 및/또는 선택적으로 제거하여 관통 비아 구조체(400)의 일부를 노출시키는 것을 포함할 수 있다. (S318) 이 공정에서 노출된 관통 비아 라이너(430)가 제거될 수 있다. 관통 비아 구조체(400)의 상면에 관통 비아 배리어 층(420)가 노출될 수 있다.
도 9g 및 15j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 노출된 관통 비아 구조체(400)를 덮는 후면 절연층(285)을 형성하는 것을 포함할 수 있다. (S320) 예를 들어, 기판(101)과 후면 절연층(285)의 사이에 실리콘 산화물이 개재될 수도 있다.
도 9g 및 15k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 후면 절연층(285) 상에 그루브(550)를 형성하는 것을 포함할 수 있다. (S322)
도 9g 및 15l를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 재배선 그루브(551) 내에 재배선 배리어 층(520) 및 재배선 씨드 층(530)을 형성하는 것을 포함할 수 있다. (S324) 재배선 배리어 층(520) 및 재배선 씨드 층(530)은 재배선 그루브(551)의 바닥 면, 내벽들, 및 노출된 관통 비아 구조체(400) 상에 컨포멀하게 형성될 수 있다.
도 9h 및 15m을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 10r 내지 10x를 참조하는 공정들을 수행하여 재배선 배선 물질층(510')을 형성하고 (S326), 재배선 구조체(500)를 형성하고 (S328), 재배선 배선(510)의 표면을 부분적으로 노출시키는 하부 후면 입출력 패드 오프닝(611)을 가진 후면 패시베이션 층(275)을 형성하고 (S330), 하부 후면 입출력 패드 오프닝(611)의 내부 및/또는 후면 패시베이션 층(275) 상에 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630)을 형성하고 (S332), 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630) 상에 후면 입출력 패드 마스크 패턴(640)을 형성하고 (S334), 예비 후면 입출력 패드(600p)를 형성하고 (S336), 및 후면 입출력 패드(600)를 형성하는 것 (S338)을 포함할 수 있다. 예를 들어, 도 8i에 도시된 반도체 소자(100I)가 형성될 수 있다.
도 16a 내지 16k는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 16a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 먼저, 도 9g, 도 15a, 및 15b를 참조하여, 기판(101) 상에 내부 회로들(230) 및 전면 입출력 패드(300)를 형성하고 (S402), 기판(101)을 뒤집어 웨이퍼 지지 캐리어(WSC) 상에 탑재하고 (S404), 및 기판(101)의 후면(104) 상에 관통 비아 홀 마스크 패턴(450)을 형성하는 것을 포함할 수 있다. (S406) 관통 비아 홀 마스크 패턴(450)은 다층으로 형성될 수 있다. 예를 들어, 관통 비아 홀 마스크 패턴(450)은 실리콘 산화물을 포함하는 하부 관통 비아 홀 마스크 패턴(451) 및 실리콘 질화물을 포함하는 상부 관통 비아 홀 마스크 패턴(452)을 포함할 수 있다.
도 9i 및 16b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)을 형성하는 것을 포함할 수 있다. (S408)
도 9i 및 16c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 내벽에 관통 비아 라이너(430)를 컨포멀하게 형성하는 것을 포함할 수 있다. (S410)
도 9i 및 16d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 바닥 면 상의 관통 비아 라이너(430)를 부분적으로 제거하여 관통 비아 패드(260)의 표면의 일부를 노출시키는 것을 포함할 수 있다. (S412) 이 공정에서 관통 비아 홀 마스크 패턴(450) 상의 관통 비아 라이너(430)도 제거될 수 있다.
도 9i 및 16e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 라이너 상(430)에 관통 비아 배리어 층(420) 및 관통 비아 씨드 층(425)을 컨포멀하게 형성하는 것을 포함할 수 있다. (S414) 관통 비아 배리어 층(420) 및 관통 비아 씨드 층(425)은 노출된 관통 비아 패드(260)의 상부에도 형성될 수 있다.
도 9i 및 16f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 홀(401)의 내부를 채우는 관통 비아 코어 물질층(410')을 형성하는 것을 포함할 수 있다. (S416) 도면에서, 관통 비아 씨드 층(425)과 관통 비아 코어 물질층(410')의 경계면이 생략되었다.
도 9i 및 16g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 관통 비아 구조체(400)를 형성하는 것을 포함할 수 있다. (S418) 관통 비아 구조체(400)를 형성하는 것은 화학 기계적 평탄화 방법 및/또는 식각 방법을 이용하여 상부 관통 비아 홀 마스크 층(452) 상에 형성된 관통 비아 코어 물질층(410') 및 관통 비아 배리어 층(420)을 제거하는 것을 포함할 수 있다.
도 9i 및 16h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 노출된 관통 비아 구조체(400)를 덮는 후면 절연층(280)을 형성하는 것을 포함할 수 있다. (S420) 후면 절연층(285)과 상부 관통 비아 홀 마스크 패턴(452)이 동일한 물질을 포함하는 경우, 후면 절연층(285)과 상부 관통 비아 홀 마스크 패턴(452)의 경계면이 사라질 수 있다.
도 9i 및 16i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 후면 절연층(452)에 그루브(550)를 형성하는 것을 포함할 수 있다. (S422) 그루브(550)는 재배선 그루브(551) 및 정렬 키 그루브(552)를 포함할 수 있다. 재배선 그루브(551)는 관통 비아 구조체(400)의 단부를 노출시킬 수 있다. 이 공정에서, 노출된 관통 비아 구조체(400)의 표면의 관통 비아 라이너(430)가 제거될 수 있다. 예를 들어, 재배선 그루브(551) 내에 관통 비아 배리어 층(420)이 노출될 수 있다.
도 9i 및 16j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 후면 절연층(285) 상에 재배선 배리어 층(520) 및 재배선 씨드 층(530)을 형성하는 것을 포함할 수 있다. (S424) 재배선 배리어 층(520) 및 재배선 씨드 층(530)은 재배선 그루브(551)의 바닥 면, 내벽들, 및 노출된 관통 비아 구조체(400) 상에 컨포멀하게 형성될 수 있다.
도 9j 및 16k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 9l 및 10r 내지 10x를 참조하는 공정들을 수행하여, 재배선 배선 물질층(510')을 형성하고 (S426), 재배선 구조체(500)를 형성하고 (S428), 재배선 배선(510)의 표면을 부분적으로 노출시키는 하부 후면 입출력 패드 오프닝(611)을 가진 후면 패시베이션 층(275)을 형성하고 (S430), 하부 후면 입출력 패드 오프닝(611)의 내부 및/또는 후면 패시베이션 층(275) 상에 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630)을 형성하고 (S432), 후면 입출력 패드 배리어 층(620) 및 후면 입출력 패드 씨드 층(630) 상에 후면 입출력 패드 마스크 패턴(640)을 형성하고 (S434), 예비 후면 입출력 패드(600p)를 형성하고 (S436), 및 후면 입출력 패드(600)를 형성하는 것을 포함할 수 있다. (S438) 예시적으로, 재배선 배선(510)과 배선 씨드 층(530)의 경계면이 도시되었다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 형성하는 방법들은 다마신 방법을 이용하여 재배선 구조체(500)를 형성하는 것을 포함할 수 있다. 따라서, 재배선 배리어 층(520)이 재배선 배선(510)의 하면과 측면을 완전하게 감쌀 수 있다. 예를 들어, 재배선 배리어 층(520)을 습식 식각 방법 또는 선택적 식각 방법 등을 이용하여 제거하는 것은, 재배선 배리어 층(520)이 재배선 배선(510)의 하면 또는 측면을 완전하게 감싸지 못하므로 물리적 및/또는 전기적 불안정을 초래한다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 형성하는 방법들은 포토리소그래피 및 에칭 공정을 이용하지 않고, 화학 기계적 연마 방법을 이용하는 것을 포함한다. 따라서, 관통 비아 구조체(400)들의 피치 및 재배선 구조체들(500)의 피치 등이 보다 미세하고 정교해질 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 형성하는 방법들은 관통 비아 구조체(400)가 재배선 구조체(500)의 내부로 돌출하도록 형성하는 것을 포함할 수 있다. 예를 들어, 관통 비아 구조체(400)가 재배선 구조체(500)의 내부로 삽입되도록 형성될 수 있다. 따라서, 관통 비아 구조체(400)와 재배선 구조체(500)가 접촉하는 면적이 넓어짐으로써, 관통 비아 구조체(400)와 재배선 구조체(500)의 면 저항(sheet resistance)이 감소될 수 있다. 또한, 재배선 구조체(500)가 관통 비아 구조체(400)에 의해 물리적으로 고정될 수 있으므로, 플로팅 현상 등에 의하여 접촉 불량이나 구성 요소들이 분리되는 현상이 방지될 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 형성하는 방법들은, 재배선 구조(500)와 정렬 키 구조체(560)가 동시에 형성될 수 있다. 정렬 키 구조체(560)를 형성하기 위한 별도의 공정이 생략될 수 있다. 재배선 그루브(551)와 정렬 키 그루브(552)가 동시에 동일한 깊이로 형성될 수 있다. 재배선 배리어 층(520)와 정렬 키 배리어 층(570)이 동일한 물질로 동시에 형성될 수 있다. 재배선 배선(510)과 정렬 키 패턴(580)이 동일한 물질로 동시에 형성될 수 있다. 따라서, 반도체 소자를 형성하기 위한 공정들이 단순화되어 생산성이 향상되고 코스트가 낮아질 수 있다.
도 17a 내지 17d는 본 발명의 다양한 실시예들에 의한 반도체 소자 적층 구조들(1000A-1000D)을 개념적으로 도시한 종단면도 들이다.
도 17a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 적층 구조(1000A)는, 하부 반도체 소자(1100) 및 상부 반도체 소자(1200)를 포함할 수 있다. 하부 반도체 소자(1100)의 전면 입출력 패드(1130)와 상부 반도체 소자(1200)의 후면 입출력 패드(1260)는 범프(1010)를 이용하여 전기적으로 연결될 수 있다. 예를 들어, 하부 반도체 소자(1100)의 전면 입출력 패드(1130)와 상부 반도체 소자(1200)의 후면 입출력 패드(1260)가 전기적으로 연결된 반도체 소자 적층 구조(1000A)가 형성될 수 있다. 범프(1010)는 솔더 물질을 포함할 수 있다. 예를 들어, 범프는 주석(Sn), 은(Ag), 및 구리(Cu)를 포함할 수 있다. 범프(1010)는 니켈(Ni)을 더 포함할 수도 있다. 하부 반도체 소자(1100) 및 상부 반도체 소자(1200)는 동일할 수 있다. 예를 들어, 전면 입출력 패드(1130)와 후면 입출력 패드(1260)가 수직으로 정렬될 수 있다.
도 17b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 적층 구조(1000B)는, 적층된 다수의 반도체 소자들(1100, 1200, 1300, 1400)을 포함할 수 있다. 예를 들어, 다수 개의 동일한 반도체 소자들(1100, 1200, 1300, 1400)을 포함할 수 있다. 전면 입출력 패드들(1130, 1230, 1330, 1430)과 후면 입출력 패드들(1160, 1260, 1360, 1460)이 수직으로 정렬될 수 있다. 반도체 소자 적층 구조(1000B)는, 예를 들어, 2의 제곱 개(4, 8, 16, 32)의 반도체 소자들(1100, 1200, 1300, 1400)을 포함할 수 있다. 서로 인접하는 전면 입출력 패드들(1130, 1230, 1330, 1430)과 후면 입출력 패드들(1160, 1260, 1360, 1460)은 각각 범프들(1110, 1120, 1130)을 통하여 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 최하부의 반도체 소자(1100)의 전면 입출력 패드(1130)와 최상부의 반도체 소자(1400)의 후면 입출력 패드(1460)가 전기적으로 연결될 수 있다.
도 17c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 적층 구조(1000C)는, 하부 반도체 소자(1110) 및 상부 반도체 소자(1200)를 포함할 수 있다. 예를 들어, 하부 반도체 소자(1110)는 로직 소자를 포함할 수 있고, 상부 반도체 소자(1200)는 메모리 소자를 포함할 수 있다. 예를 들어, 하부 반도체 소자(1110)의 전면 입출력 패드(1130)와 후면 입출력 패드(1260)가 범프를 통하여 물리적 및/또는 전기적으로 연결될 수 있다.
도 17d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 적층 구조(1000D)는, 하부 반도체 소자(1500) 및 다수 개의 상부 반도체 소자들(1100, 120, 1300,1400)을 포함할 수 있다. 예를 들어, 하부 반도체 소자(1500)는 로직 소자를 포함할 수 있고, 상부 반도체 소자들(1100, 1200, 1300, 1400)은 메모리 소자들을 포함할 수 있다. 각 반도체 소자들(1100, 1200, 1300, 1400, 1500)의 전면 입출력 패드들(1130, 1230, 1330, 1530)과 후면 입출력 패드들(1160, 1260, 1360, 1460)이 각각 범프들(1010, 1020, 1030, 1050)을 이용하여 전기적으로 연결될 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(1600)를 개념적으로 도시한 종단면도이다. 도 18를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(1600)는, 패키지 기판(1610) 상에 배치된 적층된 다수 개의 반도체 소자들(1100, 1200, 1300, 1400)을 포함할 수 있다. 예를 들어, 반도체 소자들(1100, 1200, 1300, 1400)은 플래시 메모리 소자를 포함할 수 있다. 최하부에 위치한 반도체 소자(1100)의 후면 입출력 패드(1160)와 패키지 기판(1610)의 범프 랜드(1630)가 범프(1060)을 통하여 전기적으로 연결될 수 있다.
도 19는 본 발명의 일 실시예에 의한 반도체 소자를 포함하는 본 발명의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다. 도 19를 참조하면, 본 발명의 일 실시예에 의한 모듈(2200)은, 모듈 기판(2210) 상에 실장된 본 발명의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10S) 또는 반도체 소자들(100A-100Q) 중 적어도 하나를 가진 반도체 패키지(2230)을 포함할 수 있다. 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10S) 또는 반도체 소자들(100A-100Q) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 20을 참조하면, 본 발명의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10S) 또는 반도체 소자들(100A-100Q)은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310), 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급 유닛(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급 유닛(2330)으로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 비아 연결 구조체들(10A-10S) 또는 반도체 소자들(100A-100Q) 중 적어도 하나는 기능 유닛(2340)에 포함될 수 있다.
도 21은 본 발명의 기술적 사상이 적용된 일 실시예에 의한 비아 연결 구조체들(10A-10S) 또는 반도체 소자들(100A-100Q) 중 적어도 하나를 포함하는 가진 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 21을 참조하면, 전자 시스템(2400)은 본 발명의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10S) 또는 반도체 소자들(100A-100Q) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(4200)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 비아 연결 구조체들(10A-10D) 또는 반도체 소자들(100A-100L) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 22는 본 발명의 기술적 사상의 다양한 실시예들에 의한 비아 연결 구조체들(10A-10S) 또는 반도체 소자들(100A-100Q) 중 적어도 하나를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 11: 비아 연결 구조체
20: 하부 층 30: 절연층
31: 하부 절연층 32: 상부 절연층
40, 45: 비아 구조체 41, 46: 비아 코어
42, 47: 비아 배리어 층 43, 48: 비아 라이너
50: 배선 구조체 51: 배선
51': 배선 물질층 52: 배선 배리어 층
52': 배선 배리어 물질층 55: 그루브
60: 패시베이션 층
100: 반도체 소자
101: 기판 103: 제1 면, 전면
104: 제2 면, 후면 200: 단위 소자들
210: MOS 트랜지스터들 220: 셀 패턴
230: 내부 회로들 240: 내부 비아들
250: 내부 배선들 260: 관통 비아 패드
270: 전면 입출력 패드 비아 플러그
205: 층간 절연막 215: 제1 층간 절연막
225: 제2 층간 절연막
265: 전면 패시베이션 층 275: 후면 패시베이션 층
285: 후면 절연층
287: 하부 후면 절연층 289: 상부 후면 절연층
300: 전면 입출력 패드
310: 전면 입출력 패드 오프닝
311: 하부 전면 입출력 패드 오프닝
312: 상부 전면 입출력 패드 오프닝
320: 전면 입출력 패드 배리어 층
330: 전면 입출력 패드 씨드 층
340: 전면 입출력 패드 마스크 패턴
350: 전면 입출력 패드 금속층
360: 전면 입출력 패드 캡핑층
400: 관통 비아 구조체 401: 관통 비아 홀
410: 관통 비아 코어 410': 관통 비아 코어 물질층
420: 관통 비아 배리어 층 425: 관통 비아 씨드 층
430: 관통 비아 라이너 450: 관통 비아 홀 마스크 패턴
451: 하부 관통 비아 홀 마스크 패턴
452: 상부 관통 비아 홀 마스크 패턴
500: 재배선 구조체 510: 재배선 배선
510': 재배선 배선 물질층 520: 재배선 배리어 층
530: 재배선 씨드 층
550: 그루브
551: 재배선 그루브 552: 정렬 키 그루브
560: 정렬 키 구조체 570: 정렬 키 배리어 층
575: 정렬 키 씨드 층 580: 정렬 키 패턴
580': 정렬 키 패턴 물질층
600: 후면 입출력 패드
610: 후면 입출력 패드 오프닝
611: 하부 후면 입출력 패드 오프닝
612: 상부 후면 입출력 패드 오프닝
620: 후면 입출력 패드 배리어 층
630: 후면 입출력 패드 씨드 층
640: 후면 입출력 패드 마스크 패턴
650: 후면 입출력 패드 금속층
660: 후면 입출력 패드 캡핑층
FE: 전면 단부 BE: 후면 단부
WSC: 웨이퍼 지지 캐리어 Wc: 쿠션 층

Claims (35)

  1. 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 기판;
    상기 기판의 상기 제2 면 상의 절연층;
    상기 절연층 내의 재배선 구조체;
    상기 기판을 관통하고, 상기 절연층 및 상기 재배선 구조체 내로 돌출된 관통 비아 구조체;
    상기 기판의 상기 제1 면 상의 내부 회로들; 및
    상기 내부 회로들 상에 제공되는 제1 면 패드를 포함하되,
    상기 내부 회로들은:
    유닛 소자들; 및
    내부 배선들을 포함하고,
    상기 내부 배선들은 상기 관통 비아 구조체를 상기 제1 면 패드와 전기적으로 연결시키고, 상기 관통 비아 구조체를 상기 유닛 소자들 중에서 적어도 하나와 전기적으로 연결시키며,
    상기 기판은 실리콘 기판을 포함하고,
    상기 기판의 상기 제2 면은 상기 제1 면과 대향되는 반도체 소자.
  2. 제1항에 있어서,
    상기 기판의 상기 제1 면 상에 형성된 MOS 트랜지스터 및 내부 비아를 더 포함하고,
    상기 관통 비아 구조체는 상기 기판의 상기 제1 면과 가까운 제1 단부 및 상기 기판의 상기 제2 면과 가까운 제2 단부를 포함하고;
    상기 절연층은 상기 관통 비아 구조체의 상기 제2 단부의 상면 및 측면의 일부를 노출하는 재배선 그루브를 갖고, 상기 절연층은 상기 관통 비아 구조체의 측면의 일부를 덮고; 및
    상기 재배선 구조체는 상기 재배선 그루브 내에 형성되고 상기 관통 비아 구조체의 상기 제2 단부의 상면 및 측면의 일부와 접촉하는 반도체 소자.
  3. 제2항에 있어서,
    상기 절연층의 상부 표면과 상기 재배선 구조체의 상부 표면이 동일한 레벨에 위치하는 반도체 소자.
  4. 제2항에 있어서,
    상기 재배선 구조체는,
    상기 재배선 그루브의 바닥면 및 내벽, 및 상기 관통 비아 구조체의 상기 노출된 상기 제2 단부의 상면 및 측면 상에 형성된 재배선 배리어 층; 및
    상기 재배선 그루브를 채우도록 상기 재배선 배리어 층 상에 형성된 재배선 배선을 포함하는 반도체 소자.
  5. 삭제
  6. 삭제
  7. 제4항에 있어서,
    상기 재배선 구조체의 표면의 일부를 노출시키는 오프닝을 갖는 제2 면 패시베이션 층을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 면 패시베이션 층의 상기 오프닝 내에 형성되어 상기 재배선 배선과 전기적으로 연결된 제2 면 패드를 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 기판의 상기 제1 면 상에 형성된 층간 절연막을 더 포함하되,
    상기 제1 면 패드는 상기 층간 절연막 상에 형성된 반도체 소자.
  10. 제9항에 있어서,
    상기 층간 절연막 내에 형성되고, 상기 관통 비아 구조체의 상기 제1 단부와 정렬되어 상기 제1 면 패드와 전기적으로 연결되는 관통 비아 패드를 더 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 층간 절연막은,
    상기 기판의 상기 제1 면과 상기 관통 비아 패드의 사이에 형성된 제1 층간 절연막; 및
    상기 관통 비아 패드와 상기 제1 면 패드의 사이에 형성된 제2 층간 절연막을 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1면 패드와 상기 제2면 패드는 수직으로 정렬되는 반도체 소자.
  13. 제4항에 있어서,
    상기 절연층은,
    상기 재배선 그루브와 동일한 깊이의 정렬 키 그루브를 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 정렬 키 그루브의 바닥 면 및 내벽 상에 형성된 정렬 키 배리어 층 및 상기 정렬 키 그루브를 채우도록 상기 정렬 키 배리어 층 상에 형성된 정렬 키 패턴을 포함하고,
    상기 정렬 키 배리어 층은 상기 재배선 배리어 층과 동일한 물질을 포함하고, 및
    상기 정렬 키 패턴은 상기 재배선 배선과 동일한 물질을 포함하는 반도체 소자.
  15. 제2항에 있어서,
    상기 절연층은 상기 기판의 상기 제2 면 상에 형성되고 상기 관통 비아 구조체의 상기 측면의 일부를 덮는 제1 절연층; 및
    상기 제1 절연층 상에 형성되고 상기 재배선 그루브를 갖는 제2 절연층을 포함하는 반도체 소자.
  16. 삭제
  17. 제15항에 있어서,
    상기 제1 절연층은 상기 관통 비아 구조체의 측면의 일부와 접촉하는 반도체 소자.
  18. 제17항에 있어서,
    상기 제1 절연층은 상기 재배선 그루브 내부로 돌출하는 반도체 소자.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제2항에 있어서,
    상기 재배선 그루브 내에 노출된 상기 관통 비아 구조체는:
    전도성을 갖는 관통 비아 코어; 및
    상기 관통 비아 코어의 측면을 덮는 관통 비아 배리어 층을 포함하는 반도체 소자.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 기판을 수직으로 관통하는 관통 비아 구조체;
    상기 기판 상에 형성되고 재배선 그루브를 갖는 절연층, 상기 관통 비아 구조체의 일 단부의 상면 및 측면의 일부가 상기 재배선 그루브 내에 돌출되고; 및
    상기 재배선 그루브 내에 형성되고, 상기 관통 비아 구조체의 상기 일 단부의 상기 상면 및 상기 측면과 접촉하는 재배선 구조체를 포함하고,
    상기 재배선 그루브는,
    비아 영역, 입출력 패드 영역, 및 상기 비아 영역과 상기 패드 영역을 연결하는 배선 영역을 포함하고,
    상기 비아 영역 내에 상기 관통 비아 구조체가 위치하고, 및
    상기 비아 영역 및 상기 패드 영역은 상기 배선 영역보다 수평 폭이 넓은 반도체 소자.
  31. 제1 면 및 제2 면을 갖는 기판을 준비하고,
    상기 기판 내에 제1 단부 및 제2 단부를 갖는 관통 비아 구조체를 형성하되, 상기 제1 단부는 상기 기판의 상기 제1 면에 가깝게 위치하고, 그리고 상기 제2 단부는 상기 기판의 벌크 내에 위치하고,
    상기 기판의 상기 제2 면의 표면을 부분적으로 제거하여 상기 관통 비아 구조체의 상기 제2 단부를 돌출시키고,
    상기 기판의 상기 제2 면 상에 상기 관통 비아 구조체의 상기 제2 단부를 덮는 절연층을 형성하고,
    상기 절연층 내에 상기 관통 비아 구조체의 상기 제2 단부의 상면 및 측면을 노출시키는 재배선 그루브를 형성하고, 및
    상기 재배선 그루브를 채우는 재배선 구조체를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  32. 삭제
  33. 삭제
  34. 실리콘 기판;
    상기 실리콘 기판의 전면 상의 MOS 트랜지스터;
    상기 실리콘 기판의 상기 전면 상에 배치되고, 상기 MOS 트랜지스터를 덮는 층간 절연막들;
    상기 층간 절연막들 상의 전면 패시베이션층;
    상기 전면 패시베이션층 상의 전면 입출력 패드들;
    상기 실리콘 기판의 후면 상의 후면 절연층;
    상기 후면 절연층 내의 후면 배선 구조체; 및
    상기 실리콘 기판 및 상기 후면 절연층을 수직적으로 관통하는 비아 구조체를 포함하고,
    상기 비아 구조체의 일단은 상기 후면 배선 구조체 내로 돌출되는 반도체 소자.
  35. 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 실리콘 기판;
    상기 실리콘 기판의 상기 제1 면 상의 제1 절연층;
    상기 제1 절연층 내의 제1 배선 구조체;
    상기 제1 절연층 상의 제1 패시베이션층;
    상기 제1 패시베이션층 상에 제공되고, 상기 제1 배선 구조체와 전기적으로 연결되는 제1 패드;
    상기 실리콘 기판의 상기 제2 면 상의 제2 절연층;
    상기 제2 절연층 내의 제2 배선 구조체;
    상기 제2 절연층 및 상기 제2 배선 구조체 상의 제2 패시베이션층;
    상기 제2 패시베이션층 상에 제공되고, 상기 제2 배선 구조체와 전기적으로 연결되는 제2 패드; 및
    상기 실리콘 기판의 상기 제1 면 및 상기 제2 면을 관통하는 비아 구조체를 포함하고,
    상기 비아 구조체는 상기 실리콘 기판의 상기 제1 면과 인접한 제1 단부 및 상기 실리콘 기판의 상기 제2 면과 인접한 제2 단부를 갖고, 상기 비아 구조체의 상기 제2 단부는 상기 제2 배선 구조체 내로 돌출되는 반도체 소자.
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