CN113964091A - 半导体装置及其制备方法、三维集成电路 - Google Patents

半导体装置及其制备方法、三维集成电路 Download PDF

Info

Publication number
CN113964091A
CN113964091A CN202010699333.3A CN202010699333A CN113964091A CN 113964091 A CN113964091 A CN 113964091A CN 202010699333 A CN202010699333 A CN 202010699333A CN 113964091 A CN113964091 A CN 113964091A
Authority
CN
China
Prior art keywords
layer
heat conduction
tsv structure
substrate
heat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010699333.3A
Other languages
English (en)
Inventor
吴秉桓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010699333.3A priority Critical patent/CN113964091A/zh
Priority to PCT/CN2021/106570 priority patent/WO2022017255A1/zh
Priority to KR1020227034051A priority patent/KR20220140641A/ko
Priority to EP21847280.1A priority patent/EP4089725A4/en
Priority to JP2022562361A priority patent/JP2023521209A/ja
Priority to US17/648,157 priority patent/US20220139808A1/en
Publication of CN113964091A publication Critical patent/CN113964091A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明涉及半导体技术领域，提出一种半导体装置及其制备方法、三维集成电路。该半导体装置包括基板和TSV结构；基板上设置有凹槽；TSV结构设于基板上，TSV结构的第一端裸露在凹槽内，且第一端的端面与凹槽的底壁的距离小于凹槽的深度。TSV结构的第一端裸露便于热量的散出；第一端的端面与凹槽的底壁的距离小于凹槽的深度，即TSV结构的第一端凹陷在凹槽内，不会对其他结构产生影响。

Description

半导体装置及其制备方法、三维集成电路
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体装置及半导体装置的制备方法、包括该半导体装置的三维集成电路。
背景技术
目前，随着科技的发展，三维集成电路能够实现高传输速度、芯片级微型化封装，满足可携式电子产品轻、薄趋势，越来越受到广泛的关注。但是，由于其多芯片封装体的散热效果较差，导致其使用范围受到限制。
因此，有必要研究一种新的半导体装置及半导体装置的制备方法、包括该半导体装置的三维集成电路。
所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于克服上述现有技术的散热效果较差的不足，提供一种半导体装置及半导体装置的制备方法、包括该半导体装置的三维集成电路。
本发明的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本发明的实践而习得。
根据本公开的一个方面，提供一种半导体装置，包括：
基板，其上设置有凹槽；
TSV结构，设于所述基板上，所述TSV结构的第一端裸露在所述凹槽内，且所述第一端的端面与所述凹槽的底壁的距离小于所述凹槽的深度。
在本公开的一种示例性实施例中，所述基板包括：
衬底基板，其上设置有第一凹槽，所述第一端裸露在所述第一凹槽内；
第一绝缘层，设于所述衬底基板之上，所述第一绝缘层上设置有与所述第一凹槽同心的第一盲孔，所述第一盲孔使所述TSV结构的裸露于所述衬底基板的所述第一端的至少部分裸露于所述第一绝缘层。
在本公开的一种示例性实施例中，所述基板包括：
衬底基板，所述TSV结构的第一端裸露于所述衬底基板；
第一绝缘层，设于所述衬底基板之上，所述第一绝缘层上设置有第一盲孔，所述第一盲孔使所述TSV结构的裸露于所述衬底基板的所述第一端的至少部分裸露于所述第一绝缘层。
在本公开的一种示例性实施例中，所述半导体装置还包括：
导热层组，设于所述第一盲孔内，所述导热层组至少与所述TSV结构的第一端的端面接触，所述导热层组的厚度随着与所述第一端的端面的距离的增加而减小；
散热层组，连接于所述导热层组，并向远离所述TSV结构一侧延伸。
在本公开的一种示例性实施例中，所述TSV结构的裸露于所述衬底基板的第一端裸露于所述第一绝缘层；
所述导热层组包括：
第一导热层，设置为有底筒状，并套设于所述第一端；
第二导热层，设置为有底筒状，并套设于部分所述第一导热层的远离所述TSV结构的一侧；
第三导热层，设于部分所述第二导热层的远离所述TSV结构的一侧；
所述散热层组包括：
第一散热层，连接于所述第一导热层的筒壁边沿，且位于所述第一绝缘层的远离所述衬底基板的一侧；
第二绝缘层，位于所述第一散热层的靠近所述TSV结构的一侧；
第二散热层，连接于所述第二导热层的筒壁边沿，且位于所述第二绝缘层的远离所述衬底基板的一侧；
第三绝缘层，位于所述第二散热层的靠近所述TSV结构的一侧；
第三散热层，连接于所述第三导热层的边沿，且位于所述第三绝缘层的远离所述衬底基板的一侧。
在本公开的一种示例性实施例中，所述TSV结构的裸露于所述基板的第一端的端面裸露于所述第一绝缘层；
所述导热层组包括：
导热层，与所述TSV结构的第一端的端面接触；
所述散热层组包括：
散热层，连接于所述导热层的边沿，且位于所述第一绝缘层的靠近所述TSV结构的一侧。
在本公开的一种示例性实施例中，所述半导体装置还包括：
多个散热片，各个所述散热片设置为具有底壁和侧壁的有底筒状，所述底壁连接于散热层组的远离所述TSV结构的一端，所述侧壁向远离所述TSV结构一侧延伸。
在本公开的一种示例性实施例中，至少一个所述散热片连接于相邻两个所述TSV结构的散热层组之间。
在本公开的一种示例性实施例中，所述半导体装置还包括：
介电层，设于所述散热层组的远离所述TSV结构一侧；
金属阻障层，设于所述介电层的远离所述TSV结构一侧。
根据本公开的一个方面，提供一种三维集成电路，包括：
上述任意一项所述的半导体装置。
根据本公开的一个方面，提供一种半导体装置的制备方法，包括：
提供一基板，所述基板上设置有TSV结构；
对所述基板进行图案化处理以形成凹槽，使所述TSV结构的第一端裸露在所述凹槽内，且所述第一端的端面与所述凹槽的底壁的距离小于所述凹槽的深度。
在本公开的一种示例性实施例中，提供一基板，对所述基板进行图案化处理以形成凹槽包括：
提供一衬底基板，所述衬底基板上设置有第一凹槽，所述第一端裸露在所述第一凹槽内；
在所述衬底基板之上形成第一绝缘材料层，并对所述第一绝缘材料层进行图案化处理以形成第一绝缘层和与所述第一凹槽同心的第一盲孔，所述第一盲孔使所述TSV结构的裸露于所述基板的所述第一端的至少部分裸露于所述第一绝缘层。
在本公开的一种示例性实施例中，所述制备方法还包括：
提供一基板，对所述基板进行图案化处理以形成凹槽包括：
提供一衬底基板，所述TSV结构的第一端裸露于所述衬底基板；
在所述衬底基板之上和所述TSV结构的第一端形成第一绝缘材料层，并对所述第一绝缘材料层进行图案化处理以形成第一绝缘层和第一盲孔，所述第一盲孔使所述TSV结构的裸露于所述衬底基板的所述第一端的至少部分裸露于所述第一绝缘层。
在本公开的一种示例性实施例中，所述制备方法还包括：
形成导热层组和散热层组，所述导热层组在所述第一盲孔内，所述导热层组至少与所述TSV结构的第一端的端面接触，所述导热层组的厚度随着与所述第一端的端面的距离的增加而减小，所述散热层组连接于所述导热层组，并向远离所述TSV结构一侧延伸。
在本公开的一种示例性实施例中，所述TSV结构的裸露于所述衬底基板的第一端裸露于所述第一绝缘层；形成导热层组和散热层组，包括：
在所述TSV结构的第一端和所述第一绝缘层的远离所述衬底基板的一侧形成第一导热材料层，并对所述第一导热材料层进行图案化处理形成第一导热层和第一散热层，所述第一导热层形成为有底筒状，并套设于所述第一端，第一散热层连接于所述第一导热层的筒壁边沿，且位于所述第一绝缘层的远离所述衬底基板的一侧；
在所述第一导热层、所述第一散热层和所述第一绝缘层的远离所述衬底基板的一侧形成第二绝缘材料层，并对所述第二绝缘材料层进行图案化处理形成第二盲孔和第二绝缘层，所述第二盲孔在所述衬底基板上的正投影与所述第一导热层在所述衬底基板上的正投影至少部分交叠，以使至少部分所述第一导热层裸露；
在所述第二绝缘层和所述第一导热层的远离所述衬底基板的一侧形成第二导热材料层，并对所述第二导热材料层进行图案化处理形成第二导热层和第二散热层，所述第二导热层形成为有底筒状，并套设于部分所述第一导热层的远离所述TSV结构的一侧，所述第二散热层连接于所述第二导热层的筒壁边沿，且位于所述第二绝缘层的远离所述衬底基板的一侧；
在所述第二导热层、所述第二散热层和所述第二绝缘层的远离所述衬底基板的一侧形成第三绝缘材料层，并对所述第三绝缘材料层进行图案化处理形成第三盲孔和第三绝缘层，所述第三盲孔在所述衬底基板上的正投影与所述第二导热层在所述衬底基板上的正投影至少部分交叠，以使至少部分所述第二导热层裸露；
在所述第三绝缘层和所述第二导热层的远离所述衬底基板的一侧形成第三导热材料层，并对所述第三导热材料层进行图案化处理形成第三导热层和第三散热层，所述第三导热层设于部分所述第二导热层的远离所述TSV结构的一侧，所述第三散热层连接于所述第三导热层的边沿，且位于所述第三绝缘层的远离所述衬底基板的一侧。
在本公开的一种示例性实施例中，所述TSV结构的裸露于所述衬底基板的第一端的端面裸露于所述第一绝缘层；形成导热层组和散热层组，包括：
在所述第一绝缘层和所述TSV结构的第一端的端面形成导热材料层，并对所述导热材料层进行图案化处理形成导热层和散热层，所述导热层与所述TSV结构的第一端的端面接触，散热层连接于所述导热层的边沿，且位于所述第一绝缘层的远离所述衬底基板的一侧。
在本公开的一种示例性实施例中，所述制备方法还包括：
在所述散热层组的远离所述TSV结构的一侧形成第四绝缘材料层，并对所述第四绝缘材料层进行图案化处理形成第四绝缘层和多个第四盲孔；
在所述第四绝缘层和多个所述第四盲孔的远离所述TSV结构的一侧形成第四导热材料层，并对所述第四导热材料层进行图案化处理形成多个散热片，各个所述散热片为具有底壁和侧壁的有底筒状，所述底壁连接于散热层组的远离所述TSV结构的一端，所述侧壁并向远离所述TSV结构一侧延伸。
在本公开的一种示例性实施例中，至少一个所述散热片连接于相邻两个所述TSV结构的散热层组之间。
在本公开的一种示例性实施例中，所述制备方法还包括：
在所述散热层组的远离所述TSV结构一侧形成介电层；
在所述介电层的远离所述TSV结构一侧形成金属阻障层。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
本发明的半导体装置，在基板上设置有凹槽，TSV结构的第一端裸露在凹槽内，第一端的端面与凹槽的底壁的距离小于凹槽的深度。一方面，TSV结构的第一端裸露便于热量的散出；另一方面，第一端的端面与凹槽的底壁的距离小于凹槽的深度，即TSV结构的第一端凹陷在凹槽内，不会对其他结构产生影响。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1是相关技术中半导体装置的结构示意图；
图2是图1中衬底基板的应力仿真示意图；
图3是本发明半导体装置第一示例实施方式的结构示意图；
图4是本发明半导体装置第二示例实施方式的结构示意图；
图5是本发明半导体装置第三示例实施方式的结构示意图；
图6是本发明半导体装置第四示例实施方式的结构示意图；
图7是本发明半导体装置第五示例实施方式的结构示意图；
图8是本发明半导体装置第六示例实施方式的结构示意图；
图9是本发明半导体装置第七示例实施方式的结构示意图；
图10是本发明半导体装置第八示例实施方式的结构示意图；
图11是本发明半导体装置第九示例实施方式的结构示意图；
图12是本发明半导体装置的制备方法一示例实施方式的流程示意框图；
图13-图20是本发明半导体装置的制备方法一示例实施方式各个步骤的结构示意图；
图21-图26是本发明半导体装置的制备方法另一示例实施方式各个步骤的结构示意图；
图27-图32是本发明半导体装置的制备方法再一示例实施方式各个步骤的结构示意图。
图中主要元件附图标记说明如下：
1、衬底基板；11、第一凹槽；
21、第一绝缘材料层；22、第二绝缘材料层；24、第四绝缘材料层；
31、第一绝缘层；32、第二绝缘层；33、第三绝缘层；34、第四绝缘层；
41、第一盲孔；42、第二盲孔；44、第四盲孔；
51、第一导热材料层；52、第二导热材料层；54、第四导热材料层；55、导热材料层；
61、第一导热层；62、第二导热层；63、第三导热层；64、导热层；
71、第一散热层；72、第二散热层；73、第三散热层；74、散热层；
8、介电层；9、金属阻障层；10、TSV结构；12、散热片；13、虚设TSV结构。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
参照图1所示的相关技术中半导体装置的结构示意图，为了增强多芯片封装体的散热效果，一些产品中采用在衬底基板1上设置一些虚设TSV结构13作为辅助，衬底基板1的材质为硅，经由虚设TSV结构13的柱状金属进行导热，然而单纯的虚设TSV结构13在端部却无太突出的散热效果。参照图2所示的图1中衬底基板的应力仿真示意图，图中数字表示衬底基板1各处的应力。由于虚设TSV结构13的金属本身热膨胀系数远大于衬底基板1，若芯片散热效率不佳可能造成虚设TSV结构13热膨胀致对衬底基板1施加应力，进而使衬底基板1和整体结构产生变形，而且使元件特性漂移。
本示例实施方式首先提供了一种半导体装置，参照图3所示，该半导体装置可以包括基板和TSV结构10，该TSV结构10也是虚设TSV结构13，下面提及的TSV结构10也是虚设TSV结构13；基板上设置有凹槽；TSV结构10设于所述基板上，所述TSV结构10的第一端裸露在所述凹槽内，且所述第一端的端面与所述凹槽的底壁的距离小于所述凹槽的深度。
在本示例实施方式中，基板可以为衬底基板1，材质为硅。在衬底基板1上设置有第一凹槽11，TSV结构10的第一端裸露在第一凹槽11内，即TSV结构10的第一端的端面与第一凹槽11的底壁的距离小于第一凹槽11的深度，使第一端凹陷于衬底基板1内。
在本发明的另一些示例实施方式中，参照图4所示，基板可以包括衬底基板1和第一绝缘层31；衬底基板1可以为硅基板。在衬底基板1上设置有第一凹槽11，TSV结构10的第一端裸露在第一凹槽11内，即TSV结构10的第一端的端面与第一凹槽11的底壁的距离小于第一凹槽11的深度，使第一端凹陷于衬底基板1内。第一绝缘层31设于衬底基板1之上，在第一绝缘层31上设置有与第一凹槽11同心的第一盲孔41。TSV结构10的裸露于衬底基板1的第一端突出于第一盲孔41的底壁，即TSV结构10的第一端的部分裸露于第一绝缘层31，使第一盲孔41的底部形成环形。TSV结构10的第一端的端面与第一盲孔41的底壁的距离小于第一盲孔41的深度。
另外，在本发明的其他示例实施方式中，参照图5所示，基板可以包括衬底基板1和第一绝缘层31，衬底基板1可以为硅基板。TSV结构10的第一端突出于衬底基板1外，即TSV结构10的第一端由于突出于衬底基板1外所以使其裸露于衬底基板1。第一绝缘层31设于衬底基板1之上，第一绝缘层31上设置有第一盲孔41，第一盲孔41使TSV结构10的裸露于衬底基板1的第一端的部分裸露于第一绝缘层31。该示例实施方式中第一绝缘层31的厚度比图4中的厚，第一绝缘层31的厚度大于TSV结构10的裸露于衬底基板1的第一端部的高度，使TSV结构10的裸露的第一端的端面与第一盲孔41的底壁的距离小于第一盲孔41的深度。
TSV结构10的第一端裸露便于热量的散出；第一端的端面与凹槽的底壁的距离小于凹槽的深度，即TSV结构10的第一端凹陷在凹槽内，不会对其他结构产生影响。
在另外的示例实施方式中，半导体装置还可以包括导热层组和散热层组；导热层组设于所述第一盲孔41内，导热层组至少与TSV结构10的第一端的端面接触，导热层组的厚度随着与第一端的端面的距离的增加而减小；散热层组连接于导热层组，并向远离TSV结构10一侧延伸。
例如，导热层组可以设置为三层，即第一导热层61、第二导热层62和第三导热层63；散热层组也设置为三层，即第一散热层71、第二散热层72和第三散热层73；相邻两个导热层和散热层之间均设置有绝缘层。
参照图6和图7所示，具体为：第一导热层61可以设置为有底筒状，第一导热层61的深度与TSV结构10的裸露于第一绝缘层31的长度相同。第一导热层61套设于TSV结构10的第一端，即第一导热层61套设于TSV结构10的裸露于第一绝缘层31的第一端的端部，第一导热层61的底壁与TSV结构10的第一端的端面接触，第一导热层61的侧壁与TSV结构10的侧面接触。第一导热层61将TSV结构10的裸露于第一绝缘层31的部分完全覆盖。
第一散热层71连接于第一导热层61的筒壁的边沿。第一散热层71可以设置为带环的筒状，即第一散热层71可以包括第一散热环和第一散热筒，第一散热环位于第一盲孔41的底壁，第一散热环的内环面连接于第一导热层61的筒壁的边沿，第一散热环的外环面连接于第一散热筒，第一散热筒位于第一绝缘层31的远离衬底基板1的一侧。第一散热筒向远离TSV结构10一侧延伸。
在第一散热层71的靠近TSV结构10的一侧设置有第二绝缘层32。第二绝缘层32没有完全覆盖第一导热层61，仅将第一导热层61的与第一散热层71连接的端部覆盖，当然，在第一散热环设置较宽的情况下，第二绝缘层32也可以完全不与第一导热层61连接。在第一盲孔41外的第一绝缘层31的远离衬底基板1的一侧也可以设置有第二绝缘层32。
在第一导热层61的远离TSV结构10的一侧设置有第二导热层62，第二导热层62也设置为有底筒状，第二导热层62的深度与第一导热层61的裸露于第二绝缘层32的长度相同。第二导热层62套设于部分第一导热层61的一端部，即第二导热层62套设于第一导热层61的裸露于第二绝缘层32的端部，第二导热层62的底壁与第一导热层61底壁接触，第二导热层62的侧壁与第一导热层61的侧壁接触。第二导热层62将第一导热层61的裸露于第二绝缘层32的部分完全覆盖。
第二散热层72连接于第二导热层62的筒壁的边沿。第二散热层72可以设置为筒状，即第二散热层72的筒壁与第二导热层62的筒壁连接，第二散热层72位于第二绝缘层32的靠近TSV结构10的一侧。第二散热层72向远离TSV结构10一侧延伸。
在第二散热层72的靠近TSV结构10的一侧设置有第三绝缘层33。即第三绝缘层33没有完全覆盖第二导热层62，仅将第二导热层62的与第二散热层72连接的端部覆盖，使第二导热层62的底壁裸露于第三绝缘层33。当然，在第一散热环设置较宽的情况下，也可以是第二导热层62的部分侧壁和底壁裸露于第三绝缘层33。在第一盲孔41外的第二绝缘层32的远离衬底基板1的一侧也可以设置有第三绝缘层33。
在第二导热层62的远离TSV结构10的一侧设置有第三导热层63，第三导热层63设置为片状，第三导热层63与第二导热层62底壁接触，第三导热层63将第二导热层62的裸露于第三绝缘层33的部分完全覆盖。
第三散热层73可以设置为筒状，第三散热层73连接于第三导热层63的边沿，且位于第三绝缘层33的远离衬底基板1的一侧；第三散热层73向远离TSV结构10一侧延伸，即第三散热层73的靠近TSV结构10的边沿与第三导热层63的边沿连接。
多层设置的导热层组，使TSV结构10的第一端的端面的导热层的厚度最厚，越靠近TSV结构10的第一端的端面的导热层的厚度越厚，加速热量导引效果，改善TSV结构10较为边缘区域的散热能力。
另外，参照图8所示，在该示例实施方式中，TSV结构10的第一端的端面裸露于第一绝缘层31；即第一绝缘层31上的第一盲孔41的深度比图6和图7所示的示例实施方式中的第一盲孔41的深度小。在图8所示的示例实施方式中，仅设置有一层导热层64和一层散热层74，分别为导热层64和散热层74。具体来说，导热层64设置为片状，导热层64与TSV结构10的裸露于第一绝缘层31的第一端的端面接触；散热层74与导热层64的边沿连接，散热层74位于第一绝缘层31的靠近TSV结构10的一侧。散热层74可以设置为筒状，散热层74向远离TSV结构10一侧延伸，即散热层74的靠近TSV结构10的边沿与导热层64的边沿连接。
第一导热层61、第二导热层62、第三导热层63、导热层64、第一散热层71、第二散热层72、第三散热层73和散热层74的材质可以为钨、铝、铜、金、银或半导体金属材料及其组合，还可以是其他非金属但拥有优良导热性质的半导体材料及其组合；而且其材质可以相同也可以不同。
第一绝缘层31、第二绝缘层32和第三绝缘层33的材质可以为具优良导热性能的绝缘材料，或混掺有导热金属或金属氧化物颗粒的绝缘材料；而且其材质可以相同也可以不同。
需要说明的是，导热层组和散热层组的结构不限于上述说明，例如，导热层组和散热层组均可以设置为两层，还可以设置为四层、五层或更多层。
请继续参照图6所示，该半导体装置还可以包括四个散热片12，各个散热片12设置为具有底壁和侧壁的有底筒状，底壁连接于散热层组的远离TSV结构10的一端，侧壁向远离TSV结构10一侧延伸。通过散热片12增加散热面积，从而增强的散热效果。当然，散热片12的数量可以根据需要设定。
参照图9所示，在相邻两个TSV结构10的散热层组之间至少连接有一个散热片12，即一个散热片12与一个TSV结构10的第一散热层71连接，还与相邻的另一个TSV结构10的第一散热层71连接。通过散热片12连接相邻两个TSV结构10的散热层组，增加TSV结构10的散热均匀性。
参照图10和图11所示，也可以不去除第一盲孔41外第一绝缘层31之上的第一导热材料层51，而使第一导热层61还形成在第一盲孔41外第一绝缘层31之上；也可以不去除第二盲孔42外第二绝缘层32之上的第二导热材料层52，而使第二导热层62还形成在第二盲孔42外第二绝缘层32之上；也可以不去除第三盲孔外第三绝缘层33之上的第三导热材料层，而使第三导热层63还形成在第三盲孔外第三绝缘层33之上。
该半导体装置还可以包括介电层8和金属阻障层9；介电层8设于散热层组的远离TSV结构10一侧；金属阻障层9设于介电层8的远离TSV结构10一侧。通过介电层8和金属阻障层9预防额外漏电与金属污染的风险。金属阻障层9的材质是Ti、TiN、Ta、TaN、Cu或铜合金。
进一步的，本示例实施方式还提供了一种三维集成电路，该三维集成电路可以包括上述任意一项所述的半导体装置。该半导体装置的具体结构上述已经进行了详细说明，因此，此处不再赘述。
与现有技术相比，本发明实施例提供的三维集成电路的有益效果与上述实施例提供的半导体装置的有益效果相同，在此不做赘述。
进一步的，本示例实施方式还提供了一种半导体装置的制备方法，参照图12所示，该半导体装置的制备方法可以包括以下步骤：
步骤S10，提供一基板，在所述基板上设置有TSV结构10。
步骤S20，对所述基板进行图案化处理以形成凹槽，使所述TSV结构10的第一端裸露在所述凹槽内，且所述第一端的端面与所述凹槽的底壁的距离小于所述凹槽的深度。
下面对半导体装置的制备方法的各个步骤进行详细说明。
在本示例实施方式中，参照图3所示，提供一衬底基板1，在衬底基板1上形成有第一凹槽11，TSV结构10的第一端裸露在第一凹槽11内，且TSV结构10的第一端的端面与第一凹槽11的底壁的距离小于第一凹槽11的深度。
参照图13所示，在衬底基板1之上形成第一绝缘材料层21，第一绝缘材料层21将衬底基板1上的第一凹槽11填满。参照图4所示，然后对第一绝缘材料层21进行图案化处理以形成第一绝缘层31和与第一凹槽11同心第一盲孔41，第一盲孔41使TSV结构10的第一端的部分裸露于第一绝缘层31，第一绝缘层31覆盖于第一凹槽11的槽壁和衬底基板1之上。
在本发明的另外一些示例实施方式中，制备方法还可以包括：形成导热层组和散热层组，导热层组在第一盲孔41内，导热层组至少与TSV结构10的第一端的端面接触，导热层组的厚度随着与第一端的端面的距离的增加而减小，散热层组连接于导热层组，并向远离TSV结构10一侧延伸。
具体来说：参照图14所示，在TSV结构10的第一端和第一绝缘层31的远离基板的一侧通过蒸镀、溅射等工艺形成第一导热材料层51。参照图15所示，对第一导热材料层51进行图案化处理以去除第一盲孔41外的第一绝缘层31上的第一导热材料层51形成第一导热层61和第一散热层71。第一导热层61形成为有底筒状，并套设于TSV结构10的第一端。第一散热层71形成为筒状，第一散热层71连接于第一导热层61的筒壁边沿，且第一散热层71位于第一绝缘层31的靠近TSV结构10的一侧。第一导热层61和第一散热层71的具体结构上述已经进行了详细说明，因此，此处不再赘述。然后，在第一导热层61、第一散热层71和第一绝缘层31的远离衬底基板1的一侧通过平坦化工艺形成第二绝缘材料层22。
参照图16所示，对第二绝缘材料层22进行图案化处理形成第二盲孔和第二绝缘层32，第二盲孔在衬底基板1上的正投影与第一导热层61在衬底基板1上的正投影至少部分交叠，以使至少部分第一导热层61裸露。也就是说第二盲孔42与第一盲孔41同轴设置，第二绝缘层32将第一散热层71完全覆盖，仅覆盖第一导热层61的与第一散热层71连接的端部。
参照图17所示，在第二绝缘层32和第一导热层61的远离衬底基板1的一侧通过蒸镀、溅射等工艺形成第二导热材料层52。
参照图18所示，对第二导热材料层52进行图案化处理以去除第二盲孔42外的第二绝缘层32上的第二导热材料层52形成第二导热层62和第二散热层72，第二导热层62形成为有底筒状，并套设于部分第一导热层61的远离TSV结构10的一侧，第二散热层72连接于第二导热层62的筒壁边沿，且位于第二绝缘层32的远离基板的一侧。第二导热层62和第二散热层72的具体结构上述已经进行了详细说明，因此，此处不再赘述。
在第二导热层62、第二散热层72和第二绝缘层32的远离衬底基板1的一侧通过平坦化工艺形成第三绝缘材料层，并对第三绝缘材料层进行图案化处理形成第三盲孔和第三绝缘层33，第三盲孔在衬底基板1上的正投影与第二导热层62在基板上的正投影至少部分交叠，以使至少部分第二导热层62裸露。也就是说第三盲孔与第一盲孔41同轴设置，第三绝缘层33将第二散热层72完全覆盖，仅覆盖第二导热层62的与第二散热层72连接的端部。
在第三绝缘层33和第二导热层62的远离衬底基板1的一侧通过蒸镀、溅射等工艺形成第三导热材料层，并对第三导热材料层进行图案化处理以去除第三盲孔外的第三绝缘层33上的第二导热材料层52形成第三导热层63和第三散热层73，第三导热层63设于第二导热层62的远离TSV结构10的一侧，第三散热层73连接于第三导热层63的边沿，且位于第三绝缘层33的远离基板的一侧。第三导热层63和第三散热层73的具体结构上述已经进行了详细说明，因此，此处不再赘述。
在散热层组的远离TSV结构10的一侧通过平坦化工艺形成第四绝缘材料层24，第四绝缘材料层24将第三导热层63和第三散热层73完全覆盖。
参照图19所示，对第四绝缘材料层24进行图案化处理形成第四绝缘层34，在对第四绝缘材料层24进行图案化处理时，刻蚀时间较长，使第二绝缘层32、第三绝缘层33和部分第一绝缘层31也被刻蚀形成多个第四盲孔44，第一散热层71、第二散热层72和第三散热层73的远离TSV结构10的一端裸露在第四盲孔44的底壁外。
参照图20所示，在第四盲孔44的远离TSV结构10的一侧通过蒸镀、溅射等工艺形成第四导热材料层54。参照图6所示，并对第四导热材料层54进行图案化处理以去除第四盲孔44外的第四导热材料层54形成多个散热片12，各个散热片12为具有底壁和侧壁的有底筒状，底壁连接于散热层组的远离TSV结构10的一端，侧壁向远离TSV结构10一侧延伸。在散热层组的远离TSV结构10一侧形成介电层8；在介电层8的远离TSV结构10一侧形成金属阻障层9。
参照图9所示，也可以将一个散热片12设置在两个相邻的TSV结构10之间，使该散热片12连接于相邻两个TSV结构10的散热层组之间。
另外，需要说明的是，基板的结构不限于上述说明，例如，参照图21所示，衬底基板1的一面为平面，TSV结构10的第一端突出于该平面而裸露于衬底基板1外。参照图22所示，在衬底基板1之上和TSV结构10的第一端形成通过平坦化工艺形成第一绝缘材料层21，第一绝缘材料层21的厚度大于TSV结构10的第一端突出于衬底基板1的高度，第一绝缘材料层21将TSV结构10的第一端完全覆盖。参照图8所示，对第一绝缘材料层21进行图案化处理形成第一盲孔41和第一绝缘层31。
后续形成导热层组和散热层组的方法与图14-图18所示的示例实施方式的方法可以相同，下面结合附图进行说明。
参照图23所示，在第一绝缘层31和TSV结构10的远离衬底基板1的一侧形成第一导热材料层51。参照图24所示，对第一导热材料层51进行图案化处理形成第一导热层61和第一散热层71。第一导热层61形成为有底筒状，并套设于TSV结构10的一端部。第一散热层71形成为筒状，第一散热层71的连接于第一导热层61的筒壁边沿，且第一散热层71位于第一绝缘层31的靠近TSV结构10的一侧。然后在在第一导热层61、第一散热层71和第一绝缘层31的远离衬底基板1的一侧形成第二绝缘材料层22。参照图25所示，对第二绝缘材料层22进行图案化处理形成第二盲孔42和第二绝缘层32，第二盲孔42在衬底基板1上的正投影与第一导热层61在衬底基板1上的正投影至少部分交叠，以使至少部分第一导热层61裸露。参照图26所示，在第二绝缘层32和第一导热层61的远离衬底基板1的一侧形成第二导热材料层52。
参照图7所示，对第二导热材料层52进行图案化处理形成第二导热层62和第二散热层72，第二导热层62形成为有底筒状，并套设于第一导热层61的远离TSV结构10的一侧，第二散热层72连接于第二导热层62的筒壁边沿，且位于第二绝缘层32的远离衬底基板1的一侧。在第二导热层62、第二散热层72和第二绝缘层32的远离衬底基板1的一侧形成第三绝缘材料层，并对第三绝缘材料层进行图案化处理形成第三盲孔和第三绝缘层33，第三盲孔在衬底基板1上的正投影与第二导热层62在衬底基板1上的正投影至少部分交叠，以使至少部分第二导热层62裸露；在第三绝缘层33和第二导热层62的远离衬底基板1的一侧形成第三导热材料层，并对第三导热材料层进行图案化处理形成第三导热层63和第三散热层73，第三导热层63设于第二导热层62的远离TSV结构10的一侧，第三散热层73连接于第三导热层63的边沿，且位于第三绝缘层33的远离衬底基板1的一侧。
上面是具有三层导热层和三层散热层的半导体装置的制备方法，当然，也可以设置有一层导热层64和一层散热层74。参照图27所示，TSV结构10的第一端突出衬底基板1的长度比上述示例实施方式中突出衬底基板1的长度短。参照图28所示，在衬底基板1之上和TSV结构10的第一端形成第一绝缘材料层21。参照图29所示，对第一绝缘材料层21进行图案化处理形成第一盲孔41，使TSV结构10的裸露于衬底基板1的第一端的端面裸露于第一绝缘层31。参照图30所示，在第一绝缘层31和TSV结构10的第一端的端面形成导热材料层55。参照图31所示，并对导热材料层55进行图案化处理形成导热层64和散热层74，导热层64与TSV结构10的第一端的端面接触，散热层74连接于导热层的边沿，且位于第一绝缘层31的远离衬底基板1的一侧。参照图32所示，在第一绝缘层31、导热层和散热层74的远离衬底基板1的一侧形成介电层8。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
本说明书中，用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。

Claims (19)

1.一种半导体装置，其特征在于，包括：
基板，其上设置有凹槽；
TSV结构，设于所述基板上，所述TSV结构的第一端裸露在所述凹槽内，且所述第一端的端面与所述凹槽的底壁的距离小于所述凹槽的深度。
2.根据权利要求1所述的半导体装置，其特征在于，所述基板包括：
衬底基板，其上设置有第一凹槽，所述第一端裸露在所述第一凹槽内；
第一绝缘层，设于所述衬底基板之上，所述第一绝缘层上设置有与所述第一凹槽同心的第一盲孔，所述第一盲孔使所述TSV结构的裸露于所述衬底基板的所述第一端的至少部分裸露于所述第一绝缘层。
3.根据权利要求1所述的半导体装置，其特征在于，所述基板包括：
衬底基板，所述TSV结构的第一端裸露于所述衬底基板；
第一绝缘层，设于所述衬底基板之上，所述第一绝缘层上设置有第一盲孔，所述第一盲孔使所述TSV结构的裸露于所述衬底基板的所述第一端的至少部分裸露于所述第一绝缘层。
4.根据权利要求2或3所述的半导体装置，其特征在于，所述半导体装置还包括：
导热层组，设于所述第一盲孔内，所述导热层组至少与所述TSV结构的第一端的端面接触，所述导热层组的厚度随着与所述第一端的端面的距离的增加而减小；
散热层组，连接于所述导热层组，并向远离所述TSV结构一侧延伸。
5.根据权利要求4所述的半导体装置，其特征在于，所述TSV结构的裸露于所述衬底基板的第一端裸露于所述第一绝缘层；
所述导热层组包括：
第一导热层，设置为有底筒状，并套设于所述第一端；
第二导热层，设置为有底筒状，并套设于部分所述第一导热层的远离所述TSV结构的一侧；
第三导热层，设于部分所述第二导热层的远离所述TSV结构的一侧；
所述散热层组包括：
第一散热层，连接于所述第一导热层的筒壁边沿，且位于所述第一绝缘层的远离所述衬底基板的一侧；
第二绝缘层，位于所述第一散热层的靠近所述TSV结构的一侧；
第二散热层，连接于所述第二导热层的筒壁边沿，且位于所述第二绝缘层的远离所述衬底基板的一侧；
第三绝缘层，位于所述第二散热层的靠近所述TSV结构的一侧；
第三散热层，连接于所述第三导热层的边沿，且位于所述第三绝缘层的远离所述衬底基板的一侧。
6.根据权利要求4所述的半导体装置，其特征在于，所述TSV结构的裸露于所述基板的第一端的端面裸露于所述第一绝缘层；
所述导热层组包括：
导热层，与所述TSV结构的第一端的端面接触；
所述散热层组包括：
散热层，连接于所述导热层的边沿，且位于所述第一绝缘层的靠近所述TSV结构的一侧。
7.根据权利要求4所述的半导体装置，其特征在于，所述半导体装置还包括：
多个散热片，各个所述散热片设置为具有底壁和侧壁的有底筒状，所述底壁连接于散热层组的远离所述TSV结构的一端，所述侧壁向远离所述TSV结构一侧延伸。
8.根据权利要求7所述的半导体装置，其特征在于，至少一个所述散热片连接于相邻两个所述TSV结构的散热层组之间。
9.根据权利要求4所述的半导体装置，其特征在于，所述半导体装置还包括：
介电层，设于所述散热层组的远离所述TSV结构一侧；
金属阻障层，设于所述介电层的远离所述TSV结构一侧。
10.一种三维集成电路，其特征在于，包括：
权利要求1～9任意一项所述的半导体装置。
11.一种半导体装置的制备方法，其特征在于，包括：
提供一基板，所述基板上设置有TSV结构；
对所述基板进行图案化处理以形成凹槽，使所述TSV结构的第一端裸露在所述凹槽内，且所述第一端的端面与所述凹槽的底壁的距离小于所述凹槽的深度。
12.根据权利要求11所述的半导体装置的制备方法，其特征在于，提供一基板，对所述基板进行图案化处理以形成凹槽包括：
提供一衬底基板，所述衬底基板上设置有第一凹槽，所述第一端裸露在所述第一凹槽内；
在所述衬底基板之上形成第一绝缘材料层，并对所述第一绝缘材料层进行图案化处理以形成第一绝缘层和与所述第一凹槽同心的第一盲孔，所述第一盲孔使所述TSV结构的裸露于所述基板的所述第一端的至少部分裸露于所述第一绝缘层。
13.根据权利要求11所述的半导体装置的制备方法，其特征在于，所述制备方法还包括：
提供一基板，对所述基板进行图案化处理以形成凹槽包括：
提供一衬底基板，所述TSV结构的第一端裸露于所述衬底基板；
在所述衬底基板之上和所述TSV结构的第一端形成第一绝缘材料层，并对所述第一绝缘材料层进行图案化处理以形成第一绝缘层和第一盲孔，所述第一盲孔使所述TSV结构的裸露于所述衬底基板的所述第一端的至少部分裸露于所述第一绝缘层。
14.根据权利要求12或13所述的半导体装置的制备方法，其特征在于，所述制备方法还包括：
形成导热层组和散热层组，所述导热层组在所述第一盲孔内，所述导热层组至少与所述TSV结构的第一端的端面接触，所述导热层组的厚度随着与所述第一端的端面的距离的增加而减小，所述散热层组连接于所述导热层组，并向远离所述TSV结构一侧延伸。
15.根据权利要求14所述的半导体装置的制备方法，其特征在于，所述TSV结构的裸露于所述衬底基板的第一端裸露于所述第一绝缘层；形成导热层组和散热层组，包括：
在所述TSV结构的第一端和所述第一绝缘层的远离所述衬底基板的一侧形成第一导热材料层，并对所述第一导热材料层进行图案化处理形成第一导热层和第一散热层，所述第一导热层形成为有底筒状，并套设于所述第一端，第一散热层连接于所述第一导热层的筒壁边沿，且位于所述第一绝缘层的远离所述衬底基板的一侧；
在所述第一导热层、所述第一散热层和所述第一绝缘层的远离所述衬底基板的一侧形成第二绝缘材料层，并对所述第二绝缘材料层进行图案化处理形成第二盲孔和第二绝缘层，所述第二盲孔在所述衬底基板上的正投影与所述第一导热层在所述衬底基板上的正投影至少部分交叠，以使至少部分所述第一导热层裸露；
在所述第二绝缘层和所述第一导热层的远离所述衬底基板的一侧形成第二导热材料层，并对所述第二导热材料层进行图案化处理形成第二导热层和第二散热层，所述第二导热层形成为有底筒状，并套设于部分所述第一导热层的远离所述TSV结构的一侧，所述第二散热层连接于所述第二导热层的筒壁边沿，且位于所述第二绝缘层的远离所述衬底基板的一侧；
在所述第二导热层、所述第二散热层和所述第二绝缘层的远离所述衬底基板的一侧形成第三绝缘材料层，并对所述第三绝缘材料层进行图案化处理形成第三盲孔和第三绝缘层，所述第三盲孔在所述衬底基板上的正投影与所述第二导热层在所述衬底基板上的正投影至少部分交叠，以使至少部分所述第二导热层裸露；
在所述第三绝缘层和所述第二导热层的远离所述衬底基板的一侧形成第三导热材料层，并对所述第三导热材料层进行图案化处理形成第三导热层和第三散热层，所述第三导热层设于部分所述第二导热层的远离所述TSV结构的一侧，所述第三散热层连接于所述第三导热层的边沿，且位于所述第三绝缘层的远离所述衬底基板的一侧。
16.根据权利要求14所述的半导体装置的制备方法，其特征在于，所述TSV结构的裸露于所述衬底基板的第一端的端面裸露于所述第一绝缘层；形成导热层组和散热层组，包括：
在所述第一绝缘层和所述TSV结构的第一端的端面形成导热材料层，并对所述导热材料层进行图案化处理形成导热层和散热层，所述导热层与所述TSV结构的第一端的端面接触，散热层连接于所述导热层的边沿，且位于所述第一绝缘层的远离所述衬底基板的一侧。
17.根据权利要求14所述的半导体装置的制备方法，其特征在于，所述制备方法还包括：
在所述散热层组的远离所述TSV结构的一侧形成第四绝缘材料层，并对所述第四绝缘材料层进行图案化处理形成第四绝缘层和多个第四盲孔；
在所述第四绝缘层和多个所述第四盲孔的远离所述TSV结构的一侧形成第四导热材料层，并对所述第四导热材料层进行图案化处理形成多个散热片，各个所述散热片为具有底壁和侧壁的有底筒状，所述底壁连接于散热层组的远离所述TSV结构的一端，所述侧壁并向远离所述TSV结构一侧延伸。
18.根据权利要求17所述的半导体装置的制备方法，其特征在于，至少一个所述散热片连接于相邻两个所述TSV结构的散热层组之间。
19.根据权利要求14所述的半导体装置的制备方法，其特征在于，所述制备方法还包括：
在所述散热层组的远离所述TSV结构一侧形成介电层；
在所述介电层的远离所述TSV结构一侧形成金属阻障层。
CN202010699333.3A 2020-07-20 2020-07-20 半导体装置及其制备方法、三维集成电路 Pending CN113964091A (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN202010699333.3A CN113964091A (zh) 2020-07-20 2020-07-20 半导体装置及其制备方法、三维集成电路
PCT/CN2021/106570 WO2022017255A1 (zh) 2020-07-20 2021-07-15 半导体装置及其制备方法、三维集成电路
KR1020227034051A KR20220140641A (ko) 2020-07-20 2021-07-15 반도체 장치 및 제조 방법, 3차원 집적 회로
EP21847280.1A EP4089725A4 (en) 2020-07-20 2021-07-15 SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURE THEREOF AND THREE-DIMENSIONAL INTEGRATED CIRCUIT
JP2022562361A JP2023521209A (ja) 2020-07-20 2021-07-15 半導体装置及びその製造方法、３次元集積回路
US17/648,157 US20220139808A1 (en) 2020-07-20 2022-01-17 Semiconductor apparatus and manufacturing method thereof, and three-dimensional integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010699333.3A CN113964091A (zh) 2020-07-20 2020-07-20 半导体装置及其制备方法、三维集成电路

Publications (1)

Publication Number Publication Date
CN113964091A true CN113964091A (zh) 2022-01-21

Family

ID=79459695

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010699333.3A Pending CN113964091A (zh) 2020-07-20 2020-07-20 半导体装置及其制备方法、三维集成电路

Country Status (6)

Country Link
US (1) US20220139808A1 (zh)
EP (1) EP4089725A4 (zh)
JP (1) JP2023521209A (zh)
KR (1) KR20220140641A (zh)
CN (1) CN113964091A (zh)
WO (1) WO2022017255A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113675140B (zh) * 2021-08-20 2024-05-17 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
US11728288B2 (en) * 2021-08-27 2023-08-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor die including guard ring structure and three-dimensional device structure including the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314483B2 (en) * 2009-01-26 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. On-chip heat spreader
JP2011249563A (ja) * 2010-05-27 2011-12-08 Panasonic Corp 半導体装置及びその製造方法
KR101870155B1 (ko) * 2012-02-02 2018-06-25 삼성전자주식회사 비아 연결 구조체, 그것을 갖는 반도체 소자 및 그 제조 방법들
US8772946B2 (en) * 2012-06-08 2014-07-08 Invensas Corporation Reduced stress TSV and interposer structures
CN103258789A (zh) * 2013-04-17 2013-08-21 华中科技大学 一种通孔互联结构的制作方法及其产品
CN103426864B (zh) * 2013-08-26 2016-08-10 华进半导体封装先导技术研发中心有限公司 适用于转接板的tsv结构及其制备方法
US9768147B2 (en) * 2014-02-03 2017-09-19 Micron Technology, Inc. Thermal pads between stacked semiconductor dies and associated systems and methods
US9653381B2 (en) * 2014-06-17 2017-05-16 Micron Technology, Inc. Semiconductor structures and die assemblies including conductive vias and thermally conductive elements and methods of forming such structures
CN105244311B (zh) * 2014-07-08 2018-09-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

Also Published As

Publication number Publication date
WO2022017255A1 (zh) 2022-01-27
US20220139808A1 (en) 2022-05-05
EP4089725A1 (en) 2022-11-16
JP2023521209A (ja) 2023-05-23
KR20220140641A (ko) 2022-10-18
EP4089725A4 (en) 2023-08-30

Similar Documents

Publication Publication Date Title
JP5975449B2 (ja) シリコンを使用するチップレベル熱放散
US9076754B2 (en) 3DIC packages with heat sinks attached to heat dissipating rings
US11658088B2 (en) Structures and methods for heat dissipation of semiconductor devices
US9585257B2 (en) Method of forming a glass interposer with thermal vias
CN106024735B (zh) 具有嵌埋式热电装置的玻璃中介层
TWI416675B (zh) 具有增加熱傳導之積體電路
CN113964091A (zh) 半导体装置及其制备方法、三维集成电路
US7842553B2 (en) Cooling micro-channels
US7838338B2 (en) Fabricating process of thermal enhanced substrate
KR100871794B1 (ko) 반도체 패키지 및 그 제조 방법
CN110010498A (zh) 一种侧面散热的密闭型系统级封装工艺
US20130130439A1 (en) Formed metallic heat sink substrate, circuit system, and fabrication methods
US8848374B2 (en) Method and structure for dissipating heat away from a resistor having neighboring devices and interconnects
US6815813B1 (en) Self-contained heat sink and a method for fabricating same
TWI694562B (zh) 堆疊封裝結構及其製造方法
JP2017130618A (ja) 電子部品放熱構造
CN106449372B (zh) 一种mim电容器结构的制造方法
US20240014082A1 (en) Semiconductor structure and manufacturing method thereof
CN112635415B (zh) 一种用于三维封装系统散热的装置
US20230238305A1 (en) Chip package and manufacturing method thereof
TW202343728A (zh) 具有複合瓶狀矽穿孔的半導體元件結構及其製備方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination