CN110010498A - 一种侧面散热的密闭型系统级封装工艺 - Google Patents

一种侧面散热的密闭型系统级封装工艺 Download PDF

Info

Publication number
CN110010498A
CN110010498A CN201811176822.XA CN201811176822A CN110010498A CN 110010498 A CN110010498 A CN 110010498A CN 201811176822 A CN201811176822 A CN 201811176822A CN 110010498 A CN110010498 A CN 110010498A
Authority
CN
China
Prior art keywords
copper
pedestal
insulating layer
range
cover board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811176822.XA
Other languages
English (en)
Inventor
冯光建
刘长春
丁祥祥
王永河
马飞
程明芳
郭丽丽
郁发新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Jimeike Microelectronics Co Ltd
Zhejiang Jimaike Microelectronics Co Ltd
Original Assignee
Zhejiang Jimeike Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Jimeike Microelectronics Co Ltd filed Critical Zhejiang Jimeike Microelectronics Co Ltd
Priority to CN201811176822.XA priority Critical patent/CN110010498A/zh
Publication of CN110010498A publication Critical patent/CN110010498A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明公开了一种侧面散热的密闭型系统级封装工艺，包括如下步骤：101）底座处理步骤、102）底座置金属层步骤、103）底座下表面处理步骤、104）底座设置芯片步骤、105）盖板处理步骤、106）封装步骤；本发明提供有效将模组内部芯片的热量传导到模组外面的一种侧面散热的密闭型系统级封装工艺。

Description

一种侧面散热的密闭型系统级封装工艺
技术领域
本发明涉及半导体技术领域，更具体的说，它涉及一种侧面散热的密闭型系统级封装工艺。
背景技术
电子产品的迅猛发展是当今封装技术进化的主要驱动力,小型化、高密度、高频高速、高性能、高可靠性和低成本是先进封装的主流发展方向,其中系统级封装是最重要也是最有潜力满足这种高密度系统集成的技术之一。
在各种系统级封装中，针对密闭射频芯片封装结构的硅转接板是硅基三维集成射频微系统的核心部件，为芯片到芯片和芯片到基板提供了最短的连接距离，最小的焊盘尺寸和中心间距。与其他互连技术如引线键合技术相比，硅转接板技术的优点包括：更好的电学性能、更高的带宽、更高的密度、更小的尺寸、更轻的重量。
但是对于较大尺寸和功率的射频芯片来说，硅转接板埋置工艺需要用到较为苛刻的散热结构，一般是在密闭硅转接板模块的下面设置铜块，铜块跟基板或者PCB板上的镶铜结构，浪费了基板或PCB板上的面积。
发明内容
本发明克服了现有技术的不足，提供有效将模组内部芯片的热量传导到模组外面的一种侧面散热的密闭型系统级封装工艺。
本发明的技术方案如下：
一种侧面散热的密闭型系统级封装工艺，具体处理包括如下步骤：
101）底座处理步骤：通过光刻、刻蚀工艺在底座上表面制作上表面TSV孔，上表面TSV孔直径范围在1um到1000um，深度在10um到1000um；在底座上表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层结构采用一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；通过电镀铜，使铜金属充满上表面TSV孔，并在200到500度温度下密化铜，用CMP工艺使底座表面只剩下填铜形成铜柱；
通过光刻、电镀工艺制作RDL，其先制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，再通过光刻、电镀工艺在底座表面制作RDL，RDL包括走线和键合功能的焊盘；其中通过光刻，电镀工艺在底座表面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，焊盘的金属采用铜、铝、镍、银、金、锡中的一种或多种，其本身结构采用一层或多层；焊盘和RDL位于铜柱露出的一面，RDL包括导热金属层；
102）底座置金属层步骤：通过光刻和刻蚀工艺在底座上表面中间制作空腔，空腔采用立方形、倒梯形、圆柱形或者半球形，其尺寸范围在10um到10000um之间，此处尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度；
通过光刻电镀工艺在空腔内壁覆盖金属层，金属层采用铜，铝，镍，银，金，锡中的一种或多种，金属层本身结构为一层或多层，其厚度范围为10nm到1000um；
103）底座下表面处理步骤：对底座的下表面进行减薄，减薄后厚度在100um到700um之间；通过光刻、湿法腐蚀和干法刻蚀的工艺在底座的下表面制作下表面TSV孔，下表面TSV孔直径范围在1um到1000um，深度在10um到1000um；在底座下表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层结构采用一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；通过电镀铜，使铜金属充满下表面TSV孔，并在200到500度温度下密化铜，用CMP工艺使底座下表面只剩下填铜；在下表面TSV孔开口处通过光刻、电镀工艺制作散热金属片，散热金属片厚度范围在1um到1000um，散热金属片本身结构为一层或多层，散热金属片采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；
104）底座设置芯片步骤：把功能芯片焊接在底座的空腔中，并通过打线的方式使功能芯片的PAD跟底座互联；
105）盖板处理步骤：通过光刻、刻蚀工艺在盖板下表面制作盖板TSV孔，盖板TSV孔直径范围在1um到1000um，深度在10um到1000um；在盖板下表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层结构采用一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；通过电镀铜，使铜金属充满下表面TSV孔，并在200到500度温度下密化铜，用CMP工艺使盖板表面只剩下填铜形成盖板铜柱；
通过光刻、电镀工艺制作RDL，其先制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，通过光刻、干法刻蚀工艺开窗，使RDL和盖板铜柱连接，再通过光刻、电镀工艺在盖板表面制作RDL，RDL包括走线和键合功能的焊盘；其中通过光刻，电镀工艺在盖板表面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，焊盘的金属采用铜、铝、镍、银、金、锡中的一种或多种，其本身结构采用一层或多层；焊盘和RDL位于盖板铜柱露出的一面，RDL包括导热金属层；
通过光刻和刻蚀工艺在盖板下表面中间区制作空腔，空腔采用立方形、倒梯形、圆柱形或者半球形，其尺寸范围在10um到10000um之间，此处尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度；
106）封装步骤：通过晶圆级键合的工艺，把盖板和底座键合在一起，键合温度控制在200到500度；再把键合晶圆切割得到单一的模组。
进一步的，底座、盖板采用统一尺寸，其采用4，6，8，12寸中的一种尺寸，厚度范围为200um到2000um，材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂或聚氨酯。
进一步的，盖板、底座的表面绝缘层用干法刻蚀或者湿法腐蚀工艺去除。
进一步的，在盖板、底座的RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘；此处RDL金属采用铜、铝、镍、银、金、锡中的一种或多种，绝缘层本身结构采用一层或多层，其厚度范围为10nm到1000um，露出焊盘开窗的直径10um到10000um。
本发明相比现有技术优点在于：本发明通过电镀铜和键合工艺在模组结构的周围设置散热铜片，散热铜片通过金属柱跟芯片底座的焊接铜片互联，可以有效将模组内部芯片的热量传导到模组外面。
附图说明
图1为本发明的底座设置上表面TSV孔的示意图；
图2为本发明的图1设置RDL的示意图；
图3为本发明的图2设置空腔的示意图；
图4为本发明的图3设置金属层的示意图；
图5为本发明的图4设置散热金属片的示意图；
图6为本发明的图5设置芯片的示意图；
图7为本发明的盖板设置TSV孔示意图；
图8为本发明的键合示意图；
图9为本发明的示意图。
图中标识：底座101、上表面TSV孔102、RDL103、空腔104、金属层105、散热金属片106、盖板201、盖板TSV孔202。
具体实施方式
下面详细描述本发明的实施方式，其中自始至终相同或类似的标号表示相同或类似的元件或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明而不能作为对本发明的限制。
本技术领域技术人员可以理解的是，除非另外定义，这里使用的所有术语（包括技术术语和科技术语）具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样的定义，不会用理想化或过于正式的含义来解释。
下面结合附图和具体实施方式对本发明进一步说明。
如图1至图9所示，一种侧面散热的密闭型系统级封装工艺，包括底座101和盖板201，底座101和盖板201采用同一规格尺寸，其包括4，6，8，12寸晶圆中的一种，厚度范围为200um到2000um，一般采用硅片，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。具体处理包括如下步骤：
101）底座101处理步骤：通过光刻、刻蚀工艺在底座101上表面制作上表面TSV孔102，上表面TSV孔102直径范围在1um到1000um，深度在10um到1000um。在底座101上表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层，绝缘层厚度范围在10nm到100um之间。通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层结构采用一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种。通过电镀铜，使铜金属充满上表面TSV孔102，并在200到500度温度下密化铜，用CMP工艺使底座101表面只剩下填铜形成铜柱。底座101上表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。底座101上表面绝缘层也可以保留。
通过光刻、电镀工艺制作RDL103，其先制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，再通过光刻、电镀工艺在底座101表面制作RDL103，RDL103包括走线和键合功能的焊盘。也可以在RDL103表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL103金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
其中通过光刻，电镀工艺在底座101表面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，焊盘的金属采用铜、铝、镍、银、金、锡中的一种或多种，其本身结构采用一层或多层。焊盘和RDL103位于铜柱露出的一面，RDL103包括导热金属层。
102）底座101置金属层105步骤：通过光刻和刻蚀工艺在底座101上表面中间制作空腔104，空腔104采用立方形、倒梯形、圆柱形或者半球形，其尺寸范围在10um到10000um之间，此处尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度。
通过光刻电镀工艺在空腔104内壁覆盖金属层105，金属层105采用铜，铝，镍，银，金，锡中的一种或多种，金属层105本身结构为一层或多层，其厚度范围为10nm到1000um。
103）底座101下表面处理步骤：对底座101的下表面进行减薄，减薄后厚度在100um到700um之间。通过光刻、湿法腐蚀和干法刻蚀的工艺在底座101的下表面制作下表面TSV孔，下表面TSV孔直径范围在1um到1000um，深度在10um到1000um。在底座101下表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层，绝缘层厚度范围在10nm到100um之间。通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层结构采用一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种。通过电镀铜，使铜金属充满下表面TSV孔，并在200到500度温度下密化铜，用CMP工艺使底座101下表面只剩下填铜。底座101下表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。底座101下表面绝缘层也可以保留。
在下表面TSV孔开口处通过光刻、电镀工艺制作散热金属片106，散热金属片106厚度范围在1um到1000um，散热金属片106本身结构为一层或多层，散热金属片106采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种。
104）底座101设置芯片步骤：把功能芯片焊接在底座101的空腔104中，并通过打线的方式使功能芯片的PAD跟底座101互联。
105）盖板201处理步骤：通过光刻、刻蚀工艺在盖板201下表面制作盖板TSV孔202，盖板TSV孔202直径范围在1um到1000um，深度在10um到1000um。在盖板201下表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层，绝缘层厚度范围在10nm到100um之间。通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层结构采用一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种。通过电镀铜，使铜金属充满下表面TSV孔202102，并在200到500度温度下密化铜，用CMP工艺使盖板201表面只剩下填铜形成盖板201铜柱。盖板201下表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。盖板201下表面绝缘层也可以保留。
通过光刻、电镀工艺制作RDL103，其先制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，通过光刻、干法刻蚀工艺开窗，使RDL103和盖板201铜柱连接，再通过光刻、电镀工艺在盖板201表面制作RDL103，RDL103包括走线和键合功能的焊盘。也可以在RDL103表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL103金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
其中通过光刻，电镀工艺在盖板201表面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，焊盘的金属采用铜、铝、镍、银、金、锡中的一种或多种，其本身结构采用一层或多层。焊盘和RDL103位于盖板201铜柱露出的一面，RDL103包括导热金属层105。
通过光刻和刻蚀工艺在盖板201下表面中间区制作空腔104，空腔104采用立方形、倒梯形、圆柱形或者半球形，其尺寸范围在10um到10000um之间，此处尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度。
106）封装步骤：通过晶圆级键合的工艺，把盖板201和底座101键合在一起，键合温度控制在200到500度。再把键合晶圆切割得到单一的模组。具体如图8所示，通过晶圆级键合的工艺，把把盖板201硅片和底座101硅片键合在一起，键合温度控制在200到500度。如图9所示，在TSV出把键合晶圆切割得到单一的模组，模组的四周是裸露的TSV铜柱。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明构思的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明保护范围内。

Claims (4)

1.一种侧面散热的密闭型系统级封装工艺，其特征在于，具体处理包括如下步骤：
101）底座处理步骤：通过光刻、刻蚀工艺在底座上表面制作上表面TSV孔，上表面TSV孔直径范围在1um到1000um，深度在10um到1000um；在底座上表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层结构采用一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；通过电镀铜，使铜金属充满上表面TSV孔，并在200到500度温度下密化铜，用CMP工艺使底座表面只剩下填铜形成铜柱；
通过光刻、电镀工艺制作RDL，其先制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，再通过光刻、电镀工艺在底座表面制作RDL，RDL包括走线和键合功能的焊盘；其中通过光刻，电镀工艺在底座表面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，焊盘的金属采用铜、铝、镍、银、金、锡中的一种或多种，其本身结构采用一层或多层；焊盘和RDL位于铜柱露出的一面，RDL包括导热金属层；
102）底座置金属层步骤：通过光刻和刻蚀工艺在底座上表面中间制作空腔，空腔采用立方形、倒梯形、圆柱形或者半球形，其尺寸范围在10um到10000um之间，此处尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度；
通过光刻电镀工艺在空腔内壁覆盖金属层，金属层采用铜，铝，镍，银，金，锡中的一种或多种，金属层本身结构为一层或多层，其厚度范围为10nm到1000um；
103）底座下表面处理步骤：对底座的下表面进行减薄，减薄后厚度在100um到700um之间；通过光刻、湿法腐蚀和干法刻蚀的工艺在底座的下表面制作下表面TSV孔，下表面TSV孔直径范围在1um到1000um，深度在10um到1000um；在底座下表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层结构采用一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；通过电镀铜，使铜金属充满下表面TSV孔，并在200到500度温度下密化铜，用CMP工艺使底座下表面只剩下填铜；在下表面TSV孔开口处通过光刻、电镀工艺制作散热金属片，散热金属片厚度范围在1um到1000um，散热金属片本身结构为一层或多层，散热金属片采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；
104）底座设置芯片步骤：把功能芯片焊接在底座的空腔中，并通过打线的方式使功能芯片的PAD跟底座互联；
105）盖板处理步骤：通过光刻、刻蚀工艺在盖板下表面制作盖板TSV孔，盖板TSV孔直径范围在1um到1000um，深度在10um到1000um；在盖板下表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层结构采用一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；通过电镀铜，使铜金属充满下表面TSV孔，并在200到500度温度下密化铜，用CMP工艺使盖板表面只剩下填铜形成盖板铜柱；
通过光刻、电镀工艺制作RDL，其先制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，通过光刻、干法刻蚀工艺开窗，使RDL和盖板铜柱连接，再通过光刻、电镀工艺在盖板表面制作RDL，RDL包括走线和键合功能的焊盘；其中通过光刻，电镀工艺在盖板表面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，焊盘的金属采用铜、铝、镍、银、金、锡中的一种或多种，其本身结构采用一层或多层；焊盘和RDL位于盖板铜柱露出的一面，RDL包括导热金属层；
通过光刻和刻蚀工艺在盖板下表面中间区制作空腔，空腔采用立方形、倒梯形、圆柱形或者半球形，其尺寸范围在10um到10000um之间，此处尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度；
106）封装步骤：通过晶圆级键合的工艺，把盖板和底座键合在一起，键合温度控制在200到500度；再把键合晶圆切割得到单一的模组。
2.根据权利要求1所述的一种侧面散热的密闭型系统级封装工艺，其特征在于：底座、盖板采用统一尺寸，其采用4，6，8，12寸中的一种尺寸，厚度范围为200um到2000um，材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂或聚氨酯。
3.根据权利要求1所述的一种侧面散热的密闭型系统级封装工艺，其特征在于：盖板、底座的表面绝缘层用干法刻蚀或者湿法腐蚀工艺去除。
4.根据权利要求1所述的一种侧面散热的密闭型系统级封装工艺，其特征在于：在盖板、底座的RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘；此处RDL金属采用铜、铝、镍、银、金、锡中的一种或多种，绝缘层本身结构采用一层或多层，其厚度范围为10nm到1000um，露出焊盘开窗的直径10um到10000um。
CN201811176822.XA 2018-10-10 2018-10-10 一种侧面散热的密闭型系统级封装工艺 Pending CN110010498A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811176822.XA CN110010498A (zh) 2018-10-10 2018-10-10 一种侧面散热的密闭型系统级封装工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811176822.XA CN110010498A (zh) 2018-10-10 2018-10-10 一种侧面散热的密闭型系统级封装工艺

Publications (1)

Publication Number Publication Date
CN110010498A true CN110010498A (zh) 2019-07-12

Family

ID=67164860

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811176822.XA Pending CN110010498A (zh) 2018-10-10 2018-10-10 一种侧面散热的密闭型系统级封装工艺

Country Status (1)

Country Link
CN (1) CN110010498A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403332A (zh) * 2020-02-28 2020-07-10 浙江集迈科微电子有限公司 一种超厚转接板的制作方法
CN111924795A (zh) * 2020-07-17 2020-11-13 诺思(天津)微系统有限责任公司 器件封装模块及封装方法及具有该模块的电子装置
CN112103258A (zh) * 2020-11-12 2020-12-18 珠海越亚半导体股份有限公司 一种双面开窗封装结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200901409A (en) * 2007-06-22 2009-01-01 Nan Ya Printed Circuit Board Corp Packaging substrate with embedded chip and buried heatsink
CN107452689A (zh) * 2017-09-14 2017-12-08 厦门大学 三维系统级封装应用的内嵌扇出型硅转接板及制作方法
US20170372989A1 (en) * 2016-06-22 2017-12-28 Qualcomm Incorporated Exposed side-wall and lga assembly
CN108083223A (zh) * 2018-01-15 2018-05-29 杭州臻镭微波技术有限公司 一种硅基三维异构集成的射频微系统及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200901409A (en) * 2007-06-22 2009-01-01 Nan Ya Printed Circuit Board Corp Packaging substrate with embedded chip and buried heatsink
US20170372989A1 (en) * 2016-06-22 2017-12-28 Qualcomm Incorporated Exposed side-wall and lga assembly
CN107452689A (zh) * 2017-09-14 2017-12-08 厦门大学 三维系统级封装应用的内嵌扇出型硅转接板及制作方法
CN108083223A (zh) * 2018-01-15 2018-05-29 杭州臻镭微波技术有限公司 一种硅基三维异构集成的射频微系统及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403332A (zh) * 2020-02-28 2020-07-10 浙江集迈科微电子有限公司 一种超厚转接板的制作方法
CN111403332B (zh) * 2020-02-28 2023-04-28 浙江集迈科微电子有限公司 一种超厚转接板的制作方法
CN111924795A (zh) * 2020-07-17 2020-11-13 诺思(天津)微系统有限责任公司 器件封装模块及封装方法及具有该模块的电子装置
CN111924795B (zh) * 2020-07-17 2021-06-22 诺思(天津)微系统有限责任公司 器件封装模块及封装方法及具有该模块的电子装置
CN112103258A (zh) * 2020-11-12 2020-12-18 珠海越亚半导体股份有限公司 一种双面开窗封装结构及其制造方法
CN112103258B (zh) * 2020-11-12 2021-03-09 珠海越亚半导体股份有限公司 一种双面开窗封装结构及其制造方法

Similar Documents

Publication Publication Date Title
US5380681A (en) Three-dimensional multichip package and methods of fabricating
TWI406363B (zh) 積體電路微模組
US7843056B2 (en) Integrated circuit micro-module
CN110010563A (zh) 一种底部散热型射频芯片转接板封装工艺
CN110010561A (zh) 一种多层芯片堆叠的射频结构及其制作方法
CN103380496A (zh) 中介层、电子模块及其形成方法
CN110010498A (zh) 一种侧面散热的密闭型系统级封装工艺
CN110010500A (zh) 一种高度集成的射频芯片系统级封装工艺
CN104538318A (zh) 一种扇出型圆片级芯片封装方法
CN110010490A (zh) 一种纵向互联的射频立方体结构的制作工艺
CN110010502A (zh) 一种射频芯片的系统级封装工艺
CN110010484A (zh) 一种插孔式超深tsv互联的射频芯片系统级封装工艺
CN110010476A (zh) 一种系统级封装结构中的新型电镀填孔工艺
CN110010475A (zh) 一种射频芯片系统级封装的散热模块制作工艺
CN110010480A (zh) 一种晶圆级的射频芯片电磁屏蔽封装工艺
CN110010487A (zh) 一种立式焊接的射频芯片系统级封装工艺
CN113964091A (zh) 半导体装置及其制备方法、三维集成电路
US8323996B2 (en) Semiconductor device
CN110190376A (zh) 一种天线结合液冷散热结构的射频系统级封装模块及其制作方法
CN110010493A (zh) 一种互联电感的制作方法
CN110010504A (zh) 一种具有电磁屏蔽功能的射频模块制作工艺
CN110010593A (zh) 一种三维堆叠系统级封装工艺
CN110010481A (zh) 一种密闭型系统级光电模块封装方式和工艺
CN110010477B (zh) 一种侧面散热型密闭射频芯片封装工艺
CN111769088B (zh) 基于背部液冷导入的堆叠封装结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190712