CN110010504A - 一种具有电磁屏蔽功能的射频模块制作工艺 - Google Patents

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Abstract

本发明公开了一种具有电磁屏蔽功能的射频模块制作工艺，包括如下步骤：101）盖板处理步骤、102）底座处理步骤、103）封装步骤；本发明提供具有良好电磁屏蔽的效果的一种具有电磁屏蔽功能的射频模块制作工艺。

Description

一种具有电磁屏蔽功能的射频模块制作工艺
技术领域
本发明涉及半导体技术领域，更具体的说，它涉及一种具有电磁屏蔽功能的射频模块制作工艺。
背景技术
毫米波射频技术在半导体行业发展迅速，其在高速数据通信、汽车雷达、机载导弹跟踪系统以及空间光谱检测和成像等领域都得到广泛应用，预计2018年市场达到11亿美元，成为新兴产业。新的应用对产品的电气性能、紧凑结构和系统可靠性提出了新的要求，对于无线发射和接收系统，目前还不能集成到同一颗芯片上（SOC），因此需要把不同的芯片包括射频单元、滤波器、功率放大器等集成到一个独立的系统中实现发射和接收信号的功能。
传统封装工艺把各种功能芯片和无源器件安装在基板上，占用面积大，可靠性差，不能满足封装系统越来越小型化的趋势，而基于标准硅工艺的三维异构封装技术（系统级封装SIP）运用TSV技术和空腔结构将不同衬底不同功能的芯片集成在一起，能在较小的区域内实现芯片的堆叠和互联，大大减小了功能件的面积并增加了其可靠性，越来越成为该产业未来发展的方向。
然而对于通信行业来讲，高频的射频芯片逐渐替代了原来的低频产品，这样射频芯片与射频芯片之间，射频芯片与其他功能芯片之间以及射频系统级模块跟其他射频系统级模块之间的电磁波干扰问题就越来越被重视起来。
为了应对这个问题，电磁屏蔽层的增加是目前的主流手段，也是防止电磁波污染所必须的防护手段，一般IC芯片塑胶体是不导电的，对电磁场几乎没有屏蔽作用。目前比较多的是在封装体外面放置金属屏蔽罩，这种方式屏蔽性能好，但是比重大，占用面积大，成本高，且不耐腐蚀。
发明内容
本发明克服了现有技术的不足，提供具有良好电磁屏蔽的效果的一种具有电磁屏蔽功能的射频模块制作工艺。
本发明的技术方案如下：
一种具有电磁屏蔽功能的射频模块制作工艺，结构上包括盖板、底座和载体，具体处理包括如下步骤：
101）盖板处理步骤：在盖板的表面制作焊垫，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层材料采用氧化硅或者氮化硅；再通过光刻、电镀工艺在绝缘层的一面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，焊盘的金属采用铜，铝，镍，银，金，锡中的一种或者几种，本身结构为一层或者几层；
通过光刻、干法刻蚀在盖板与焊垫相对的一面上制作空腔，空腔采用立方形、倒梯形、圆柱形或者半球形，空腔的尺寸范围在10um到10000um之间，其尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度；在有空腔的一面制作绝缘层，绝缘层采用沉积的氧化硅或者氮化硅，或者直接热氧化形成，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构采用一层或者多层结构，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种；通过电镀铜方法，使铜金属覆盖空腔表面，CMP工艺或者湿法刻蚀工艺使盖板表面种子层去除铜，使盖板的表面只剩下绝缘层和焊垫；
102）底座处理步骤：通过光刻、刻蚀工艺在底座表面制作TSV孔，TSV孔直径范围在1um到1000um，深度在10um到1000um；在底座上方通过沉积氧化硅或者氮化硅或者直接热氧化来形成绝缘层，，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构为一层或者多层，种子层的金属采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者几种；通过电镀铜，使铜金属充满TSV孔，200到500度温度下密化；CMP工艺使底座表面铜去除；
在底座的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层采用氧化硅或者氮化硅材料；通过光刻、干法刻蚀工艺开窗，使TSV孔内的铜柱能与RDL连接；通过光刻、电镀工艺在底座表面制作RDL；RDL包括走线和键合功能；
通过光刻、电镀工艺在硅片表面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，键合金属采用铜、铝、镍、银、金、锡中的一种或者多种，键合金属本身结构采用一层或者多层；此处焊盘和RDL位于TSV铜柱露出的同一面；
对底座的另一面进行减薄，通过研磨、湿法腐蚀、干法刻蚀的工艺使铜柱另一端露出；在露出的铜柱表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层采用氧化硅或者氮化硅；通过光刻、刻蚀工艺在绝缘层表面开窗使铜柱露出；在该表面同样制作RDL和键合金属；
103）封装步骤：把功能芯片置于底座晶圆的焊盘上，通过打线工艺将功能芯片联通，把盖板置于载板上，通过金属键合的工艺把盖板和底座键合在一起，把其他功能芯片焊接在底座上，切割完成单个模组工艺。
进一步的，盖板采用4，6，8，12寸中的一种尺寸，厚度范围为200um到2000um，盖板材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂或聚氨酯。
进一步的，底座表面绝缘层用干法刻蚀或者湿法腐蚀工艺去除。
进一步的，在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘；此处RDL的金属采用铜、铝、镍、银、金、锡中的一种或者多种，RDL本身结构采用一层或多层，RDL的厚度范围为10nm到1000um；焊盘开窗直径为10um到10000um。
进一步的，步骤103）键合温度在200到500度之间。
本发明相比现有技术优点在于：本发明用半导体工艺制作出带有金属层的硅空腔结构，通过晶圆级键合将该空腔盖住射频芯片，从而达到射频芯片和其他功能芯片之间产生电磁屏蔽的效果。
附图说明
图1为本发明的盖板结构剖面图；
图2为本发明的底座结构剖面图；
图3为本发明的功能芯片置于底座的结构剖面图；
图4为本发明的盖板置于载板上的结构剖面图；
图5为本发明的结构剖面图；
图6为本发明的另一种盖板结构剖面图；
图7为本发明的另一种底座结构剖面图；
图8为本发明的另一种功能芯片置于底座的结构剖面图；
图9为本发明的另一种功能芯片置于底座的结构剖面图。
图中标识：盖板101、空腔102、铜层103、盖板TSV孔104、散热金属块105、底座201、底座RDL202、底座TSV孔203、载板301、胶302、功能芯片401、连接线402、射频芯片403。
具体实施方式
下面详细描述本发明的实施方式，其中自始至终相同或类似的标号表示相同或类似的元件或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明而不能作为对本发明的限制。
本技术领域技术人员可以理解的是，除非另外定义，这里使用的所有术语（包括技术术语和科技术语）具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样的定义，不会用理想化或过于正式的含义来解释。
各实施方式中提到的有关于步骤的标号，仅仅是为了描述的方便，而没有实质上先后顺序的联系。各具体实施方式中的不同步骤，可以进行不同先后顺序的组合，实现本发明的发明目的。
下面结合附图和具体实施方式对本发明进一步说明。
实施例1：
如图1至5所示，一种具有电磁屏蔽功能的射频模块制作工艺，结构上包括盖板101、底座201和载板301，此盖板101、底座201和载板301一般都采用硅片，且为统一尺寸规格，尺寸可选择4，6，8，12寸晶圆，厚度范围为200um到2000um。盖板101、底座201和载板301也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。具体处理包括如下步骤：
101）盖板101处理步骤：在盖板101的表面制作焊垫，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层材料采用氧化硅或者氮化硅。再通过光刻、电镀工艺在绝缘层的一面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，焊盘的金属采用铜，铝，镍，银，金，锡中的一种或者几种，本身结构为一层或者几层。
通过光刻、干法刻蚀在盖板101与焊垫相对的一面上制作空腔102，空腔102采用立方形、倒梯形、圆柱形或者半球形，空腔102的尺寸范围在10um到10000um之间，其尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度。在有空腔102的一面制作绝缘层，绝缘层采用沉积的氧化硅或者氮化硅，或者直接热氧化形成，绝缘层厚度范围在10nm到100um之间。通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构采用一层或者多层结构，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种。通过电镀铜方法，使铜金属覆盖空腔102表面，CMP工艺或者湿法刻蚀工艺使盖板101表面种子层去除铜，使盖板101的表面只剩下绝缘层和焊垫。
具体如图1所示，在硅片的表面制作焊垫，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，电镀工艺在硅片绝缘层的一面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。
通过光刻和干法刻蚀在晶圆上制作空腔102，空腔102可以是立方形，倒梯形也可以是圆柱形或者半球形。其尺寸范围在10um到10000um之间，此处尺寸包括立方形，倒梯形的长宽高或者圆柱形，半球形的直径或高度。在有空腔102的一面沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
通过电镀铜，使铜金属覆盖空腔102表面形成铜层103，铜CMP工艺或者湿法刻蚀工艺使硅片表面种子层去除，使硅片表面只剩下绝缘层和焊垫。
也可以先做空腔102再做焊垫。
102）底座201处理步骤：通过光刻、刻蚀工艺在底座201表面制作底座TSV孔203，底座TSV孔203直径范围在1um到1000um，深度在10um到1000um。在底座201上方通过沉积氧化硅或者氮化硅或者直接热氧化来形成绝缘层，，绝缘层厚度范围在10nm到100um之间。通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构为一层或者多层，种子层的金属采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者几种。通过电镀铜，使铜金属充满TSV底座TSV孔203，200到500度温度下密化。CMP工艺使底座201表面铜去除。
在底座201的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层采用氧化硅或者氮化硅材料。通过光刻、干法刻蚀工艺开窗，使底座TSV孔203内的铜柱能与RDL连接。通过光刻、电镀工艺在底座201表面制作RDL。RDL包括走线和键合功能。
通过光刻、电镀工艺在硅片表面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，键合金属采用铜、铝、镍、银、金、锡中的一种或者多种，键合金属本身结构采用一层或者多层。此处焊盘和RDL位于TSV铜柱露出的同一面。
对底座201的另一面进行减薄，通过研磨、湿法腐蚀、干法刻蚀的工艺使铜柱另一端露出。在露出的铜柱表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层采用氧化硅或者氮化硅。通过光刻、刻蚀工艺在绝缘层表面开窗使铜柱露出。在该表面同样制作RDL和键合金属。
具体如图2所示，通过光刻，刻蚀工艺在硅片201表面制作底座TSV孔203，底座TSV孔203直径范围在1um到1000um，深度在10um到1000um。在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
通过电镀铜，使铜金属充满底座TSV孔203，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。
硅片表面绝缘层也可以保留。
在硅片的表面制作RDL202，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，干法刻蚀工艺开窗，使RDL和底座TSV孔203的铜柱一端连接。通过光刻，电镀工艺在硅片表面制作RDL。RDL包括走线和键合功能。
也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。
此处焊盘和RDL是一面的，位于底座TSV孔203的铜柱露出的一端。
对底座201晶圆没有制作金属工艺的一面进行减薄，通过研磨，湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出。在露出的铜柱表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，刻蚀工艺在绝缘层表面开窗，开窗后使铜柱露出。
在底座201硅片的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，电镀工艺在硅片表面制作RDL。RDL包括走线和键合功能。
也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。
103）封装步骤：把功能芯片401置于底座201晶圆的焊盘上，通过打线工艺将功能芯片401联通，把盖板101置于载板301上，通过金属键合的工艺把盖板101和底座201键合在一起，把其他功能芯片401焊接在底座201上，切割完成单个模组工艺。
具体如图3所示，把功能芯片401通过共晶键合的方式置于底座201晶圆的焊盘上，通过打线工艺即由连接线402将功能芯片401的PAD跟底座201晶圆的焊盘联通。功能芯片401厚度在50um到600um之间。
如图4所示，把上盖板101切割成单一模组，通过胶302以胶粘的方式置于载板301上，此处的胶302可以是紫外胶302，热熔胶302等。载板301可以是4，6，8，12寸晶圆，厚度范围为200um到2000um，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。
如图5所示，通过金属键合的工艺把载有上盖板101的载板301和底座201晶圆键合在一起，把其他功能芯片401焊接在底座201晶圆上，去掉载板301，切割键合晶圆完成单个模组工艺。
实施例2：
201）在上盖板101硅片上制作TSV，RDL，焊垫和带有金属层的空腔102。
如图6所示，通过光刻，刻蚀工艺在硅片表面制作TSV孔，TSV孔直径范围在1um到1000um，深度在10um到1000um。在硅片上方沉积氧化硅或者氮化硅等绝缘层，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
通过电镀铜，使铜金属充满TSV孔，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。
在硅片的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，干法刻蚀工艺开窗，使RDL和TSV铜柱一端连接。如果上步工艺中绝缘层没有刻蚀掉，本步骤绝缘层不做。
通过光刻，电镀工艺在硅片表面制作RDL。RDL包括走线和键合功能。RDL可以包括散热金属块105，如果金属块厚度要求特殊，则要再通过通过种子层溅射，光刻，电镀以及去种子层等工艺制作散热金属块105，散热金属块105和TSV铜柱一端连接。
也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。
在底座201硅片表面通过干法刻蚀的方法制作出凹槽，凹槽可以是立方形，倒梯形也可以是圆柱形或者半球形。其尺寸范围在10um到10000um之间，此处尺寸包括立方形，倒梯形的长宽高或者圆柱形，半球形的直径或高度。
在硅片上方沉积氧化硅或者氮化硅等绝缘层，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
电镀铜，使凹槽表面铺满铜金属层，层厚度在100nm到100um之间，铜CMP工艺或者刻蚀工艺使硅片表面种子层去除，使硅片表面只剩下RDL和焊盘。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。
硅片表面绝缘层也可以保留。
此处结构可以先做空腔102结构，再做TSV。
202）制作底座201晶圆，在底座201晶圆上制作TSV，RDL，键合焊盘。
如图7所示，通过光刻，刻蚀工艺在底座201晶圆表面制作TSV孔，孔直径范围在1um到1000um，深度在10um到1000um。在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。
电镀铜，使铜金属充满TSV，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。
在硅片的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，干法刻蚀工艺开窗，使RDL和TSV铜柱一端连接。通过光刻，电镀工艺在硅片表面制作RDL。
RDL包括走线和键合功能。
也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。
此处焊盘和RDL是一面的，位于TSV铜柱露出的一端。
对底座201晶圆没有制作金属工艺的一面进行减薄，通过研磨，湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出。在露出的铜柱表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，刻蚀工艺在绝缘层表面开窗，开窗后使铜柱露出。
在底座201硅片的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，电镀工艺在硅片表面制作RDL。RDL包括走线和键合功能。
也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。
203）把功能芯片401置于底座201晶圆的焊盘上，通过贴片工艺将功能芯片401联通。
如图8所示，把射频芯片403通过贴片工艺，将其表面bump跟底座201晶圆上的焊盘联通。
通过贴片或者共晶焊和打线工艺将其他功能芯片401焊接在底座201晶圆上。
204）把上盖板101置于载板301上，通过金属键合的工艺把上盖板101和底座201晶圆键合在一起，把其他功能芯片401焊接在底座201晶圆上，切割完成单个模组工艺。
如图9所示，把上盖板101通过胶302的胶粘方式置于载板301上，此处的胶302可以是紫外胶，热熔胶等。
通过金属键合的工艺把载有上盖板101的载板301和底座201晶圆键合在一起，去掉载板301，切割键合晶圆完成单个模组工艺。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明构思的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明保护范围内。

Claims (5)

1.一种具有电磁屏蔽功能的射频模块制作工艺，其特征在于，结构上包括盖板、底座和载体，具体处理包括如下步骤：
101）盖板处理步骤：在盖板的表面制作焊垫，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层材料采用氧化硅或者氮化硅；再通过光刻、电镀工艺在绝缘层的一面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，焊盘的金属采用铜，铝，镍，银，金，锡中的一种或者几种，本身结构为一层或者几层；
通过光刻、干法刻蚀在盖板与焊垫相对的一面上制作空腔，空腔采用立方形、倒梯形、圆柱形或者半球形，空腔的尺寸范围在10um到10000um之间，其尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度；在有空腔的一面制作绝缘层，绝缘层采用沉积的氧化硅或者氮化硅，或者直接热氧化形成，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构采用一层或者多层结构，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种；通过电镀铜方法，使铜金属覆盖空腔表面，CMP工艺或者湿法刻蚀工艺使盖板表面种子层去除铜，使盖板的表面只剩下绝缘层和焊垫；
102）底座处理步骤：通过光刻、刻蚀工艺在底座表面制作TSV孔，TSV孔直径范围在1um到1000um，深度在10um到1000um；在底座上方通过沉积氧化硅或者氮化硅或者直接热氧化来形成绝缘层，，绝缘层厚度范围在10nm到100um之间；通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构为一层或者多层，种子层的金属采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者几种；通过电镀铜，使铜金属充满TSV孔，200到500度温度下密化；CMP工艺使底座表面铜去除；
在底座的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层采用氧化硅或者氮化硅材料；通过光刻、干法刻蚀工艺开窗，使TSV孔内的铜柱能与RDL连接；通过光刻、电镀工艺在底座表面制作RDL；RDL包括走线和键合功能；
通过光刻、电镀工艺在硅片表面制作键合金属形成焊盘，焊盘高度范围在10nm到1000um，键合金属采用铜、铝、镍、银、金、锡中的一种或者多种，键合金属本身结构采用一层或者多层；此处焊盘和RDL位于TSV铜柱露出的同一面；
对底座的另一面进行减薄，通过研磨、湿法腐蚀、干法刻蚀的工艺使铜柱另一端露出；在露出的铜柱表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层采用氧化硅或者氮化硅；通过光刻、刻蚀工艺在绝缘层表面开窗使铜柱露出；在该表面同样制作RDL和键合金属；
103）封装步骤：把功能芯片置于底座晶圆的焊盘上，通过打线工艺将功能芯片联通，把盖板置于载板上，通过金属键合的工艺把盖板和底座键合在一起，把其他功能芯片焊接在底座上，切割完成单个模组工艺。
2.根据权利要求1所述的一种具有电磁屏蔽功能的射频模块制作工艺，其特征在于：盖板采用4，6，8，12寸中的一种尺寸，厚度范围为200um到2000um，盖板材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂或聚氨酯。
3.根据权利要求1所述的一种具有电磁屏蔽功能的射频模块制作工艺，其特征在于：底座表面绝缘层用干法刻蚀或者湿法腐蚀工艺去除。
4.根据权利要求1所述的一种具有电磁屏蔽功能的射频模块制作工艺，其特征在于：在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘；此处RDL的金属采用铜、铝、镍、银、金、锡中的一种或者多种，RDL本身结构采用一层或多层，RDL的厚度范围为10nm到1000um；焊盘开窗直径为10um到10000um。
5.根据权利要求1所述的一种具有电磁屏蔽功能的射频模块制作工艺，其特征在于：步骤103）键合温度在200到500度之间。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786454A (zh) * 2021-01-12 2021-05-11 中国电子科技集团公司第五十八研究所 一种具有电磁屏蔽功能的射频芯片封装方法及封装结构
CN112945292A (zh) * 2019-12-11 2021-06-11 上海磁宇信息科技有限公司 齿轮位置/速度传感器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101282594A (zh) * 2008-04-10 2008-10-08 苏州敏芯微电子技术有限公司 具有双面贴装电极的微机电传声器的封装结构
CN101552263A (zh) * 2009-05-18 2009-10-07 中国电子科技集团公司第十三研究所 芯片圆片级封装及其封装方法
CN203503623U (zh) * 2013-10-21 2014-03-26 安徽北方芯动联科微系统技术有限公司 基于导电柱圆片级封装的单片集成式mems芯片
CN108083223A (zh) * 2018-01-15 2018-05-29 杭州臻镭微波技术有限公司 一种硅基三维异构集成的射频微系统及其制造方法
US20180278231A1 (en) * 2017-03-24 2018-09-27 Dror Hurwitz Single Crystal Piezoelectric RF Resonators and Filters

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101282594A (zh) * 2008-04-10 2008-10-08 苏州敏芯微电子技术有限公司 具有双面贴装电极的微机电传声器的封装结构
CN101552263A (zh) * 2009-05-18 2009-10-07 中国电子科技集团公司第十三研究所 芯片圆片级封装及其封装方法
CN203503623U (zh) * 2013-10-21 2014-03-26 安徽北方芯动联科微系统技术有限公司 基于导电柱圆片级封装的单片集成式mems芯片
US20180278231A1 (en) * 2017-03-24 2018-09-27 Dror Hurwitz Single Crystal Piezoelectric RF Resonators and Filters
CN108083223A (zh) * 2018-01-15 2018-05-29 杭州臻镭微波技术有限公司 一种硅基三维异构集成的射频微系统及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112945292A (zh) * 2019-12-11 2021-06-11 上海磁宇信息科技有限公司 齿轮位置/速度传感器
CN112786454A (zh) * 2021-01-12 2021-05-11 中国电子科技集团公司第五十八研究所 一种具有电磁屏蔽功能的射频芯片封装方法及封装结构

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