CN110010478A - 一种具有电磁屏蔽功能的射频微系统及成型工艺 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000000465 moulding Methods 0.000 title claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 69
- 239000002184 metal Substances 0.000 claims abstract description 69
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims abstract description 58
- 229910052802 copper Inorganic materials 0.000 claims abstract description 29
- 239000010949 copper Substances 0.000 claims abstract description 29
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 26
- 238000005516 engineering process Methods 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 238000004806 packaging method and process Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 111
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 26
- 239000013078 crystal Substances 0.000 claims description 25
- 239000007769 metal material Substances 0.000 claims description 20
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 18
- 238000001259 photo etching Methods 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 15
- 229910052737 gold Inorganic materials 0.000 claims description 15
- 239000010931 gold Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 13
- 239000004411 aluminium Substances 0.000 claims description 13
- 229910052782 aluminium Inorganic materials 0.000 claims description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052759 nickel Inorganic materials 0.000 claims description 13
- 229910052709 silver Inorganic materials 0.000 claims description 13
- 239000004332 silver Substances 0.000 claims description 13
- 229910052718 tin Inorganic materials 0.000 claims description 13
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 12
- 238000009713 electroplating Methods 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 229910052763 palladium Inorganic materials 0.000 claims description 9
- 229910052716 thallium Inorganic materials 0.000 claims description 9
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- 238000005520 cutting process Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 229910010272 inorganic material Inorganic materials 0.000 claims description 5
- 239000011147 inorganic material Substances 0.000 claims description 5
- 239000011368 organic material Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 239000003822 epoxy resin Substances 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 4
- 238000000227 grinding Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 229920000647 polyepoxide Polymers 0.000 claims description 4
- 239000004814 polyurethane Substances 0.000 claims description 4
- 229920002635 polyurethane Polymers 0.000 claims description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 230000008020 evaporation Effects 0.000 claims description 3
- 238000001704 evaporation Methods 0.000 claims description 3
- 238000005304 joining Methods 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 3
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 239000011148 porous material Substances 0.000 claims description 2
- 239000010453 quartz Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 2
- 230000005611 electricity Effects 0.000 claims 1
- 238000007747 plating Methods 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000007493 shaping process Methods 0.000 description 5
- 239000010426 asphalt Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4817—Conductive parts for containers, e.g. caps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Electromagnetism (AREA)
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Abstract
本发明提供一种具有电磁屏蔽功能的射频微系统，包括底座晶圆和互联晶圆，底座晶圆和互联晶圆通过晶圆级封装工艺键合在一起，在底座晶圆和/或互联晶圆的表面设有TSV孔，TSV孔内设有金属柱，金属柱与TSV孔的内壁不接触。本发明还提供一种上述具有电磁屏蔽功能的射频微系统的成型工艺。本发明采用电镀铜柱做电磁屏蔽的外围结构，通过在焊接有射频芯片的底座上打孔，用晶圆级键合工艺把电镀铜柱镶嵌在孔里的工艺，得到围绕射频芯片的金属柱结构，既绕开了TSV工艺，又大大缩短了制作周期。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种电磁屏蔽功能的射频微系统结构。
背景技术
随着芯片尺寸的逐渐缩小，传统的单片式封装工艺已经从原来的插槽式过渡到BGA，再到WLCSP最后到Fan-out，但是随着系统级功能模块的提出，系统级封装的方式又逐渐取代了过去的单片式，通过载体，把不同材质和不同功能的芯片集成到一个较小的区域，减少了芯片的单位占用面积，缩短了信号互联线，同时有利于产品的组装。
然而对于通信行业来讲，高频的射频芯片逐渐替代了原来的低频产品，这样射频芯片与射频芯片之间，射频芯片与其他功能芯片之间以及射频系统级模块跟其他射频系统级模块之间的电磁波干扰问题就越来越被重视起来。
为了应对这个问题，电磁屏蔽层的增加是目前的主流手段，也是防止电磁波污染所必须的防护手段，一般IC芯片塑胶体是不导电的，对电磁场几乎没有屏蔽作用。目前比较多的是在封装体外面放置金属屏蔽罩，这种方式屏蔽性能好，但是比重大，占用面积大，成本高，且不耐腐蚀。
新一代三维堆叠系统级封装为解决这些问题，引入了填金属TSV来对射频芯片进行隔离，从而起到屏蔽电磁的功能，但是TSV制作工艺复杂，生产周期长且成本较高，不适合大量生产。
发明内容
本发明所要解决的技术问题是，针对背景技术中的问题，提供一种具有电磁屏蔽功能的射频微系统。
为此，本发明采用以下技术方案：
一种具有电磁屏蔽功能的射频微系统，包括底座晶圆和互联晶圆，底座晶圆和互联晶圆通过晶圆级封装工艺键合在一起，在底座晶圆和/或互联晶圆的表面设有RDL焊盘，在底座晶圆和/或互联晶圆上设有凹槽，该系统还包括功能芯片和射频功能芯片，其中，功能芯片与底座晶圆和/或互联晶圆表面的RDL焊盘互联，射频功能芯片设置在底座晶圆和/或互联晶圆上的凹槽内，并与互联晶圆和/或底座晶圆表面的RDL焊盘互联；在底座晶圆和/或互联晶圆的表面设有TSV孔，TSV孔内设有金属柱，金属柱与TSV孔的内壁不接触。
本发明还提供一种上述具有电磁屏蔽功能的射频微系统的成型工艺，包括以下步骤：
（1）制作底座晶圆：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为底座晶圆，在底座晶圆表面沉积氧化硅或氮化硅材质的底座绝缘层，底座绝缘层厚度范围在10nm到1000μm；
（2）制作金属柱：通过电镀工艺制得金属柱，金属柱的高度范围在10nm到1000μm，金属柱包括至少一层金属层，金属材质选自钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；
（3）制作互联晶圆：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为互联晶圆，在互联晶圆表面采用氧化硅或氮化硅沉积制成互联绝缘层，互联绝缘层厚度范围在10nm到1000μm；
（4）制作RDL结构：通过光刻和/或电镀工艺在互联绝缘层表面制作RDL结构，RDL结构包括至少一层RDL层，单层RDL层的厚度范围在10nm到1000μm，每层RDL层均可独立包括焊盘和走线；
（5）制作TSV孔结构：通过光刻和/或蚀刻工艺在互联晶圆上由上而下制作TSV孔，TSV孔的直径范围在1μm到1000μm，深度在10μm到1000μm；
（6）打磨互联晶圆：对互联晶圆的底面进行平整的研磨，通过湿法蚀刻和干法蚀刻使互联晶圆底面的TSV孔露出；
（7）制作芯片凹槽结构：通过光刻和/或干法蚀刻工艺在互联晶圆表面制作凹槽，凹槽的横向尺寸范围在10μm到10000μm之间，凹槽的深度范围在10μm到10000μm之间；
（8）晶圆键合：将互联晶圆和底座晶圆通过晶圆级封装工艺键合在一起，键合温度控制在200到500度，键合时，金属柱被置于TSV孔内，在互联晶圆表面设置芯片，并将芯片和RDL焊盘互联，切割得到单一模组。
进一步地，有机或无机材质的晶圆的材料选自玻璃，石英，碳化硅，氧化铝，环氧树脂，聚氨酯中的一种或多种。
进一步地，RDL层采用金属材料制成，金属材料选自铜，铝，镍，银，金，锡中的一种或多种。
进一步地，RDL结构的表面覆盖RDL绝缘层，RDL绝缘层的厚度范围在10nm到1000μm，RDL绝缘层上设有能够露出焊盘的开窗，开窗的直径范围是10μm到10000μm。
进一步地，芯片包括功能芯片和射频功能芯片，射频功能芯片被安装在芯片凹槽内，其PAD通过打线工艺与RDL焊盘互联，其他功能芯片通过焊球与RDL焊盘焊接互联。
进一步地，金属柱制作在底座晶圆的上表面，通过光刻工艺在底座晶圆上确定金属柱的位置，通过电镀工艺制得金属柱。
进一步地，还包括制备盖板晶圆的步骤，具体包括：
（1）选取盖板晶圆：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为盖板晶圆；
（2）形成绝缘层：在盖板晶圆的上表面沉积氧化硅或者氮化硅，或者通过热氧化形成绝缘层，绝缘层的厚度范围在10nm到100μm之间；
（3）制作种子层：在盖板晶圆的外表面通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层外部制作种子层，种子层的厚度范围在1nm到100μm之间，种子层包括一层或多层，种子层采用金属材料制成，金属材料选自钛、铜、铝、银、钯、金、铊、锡、镍中的一种或几种；
（4）制作盖板凹槽：通过光刻和刻蚀工艺在盖板晶圆的内表面制作盖板凹槽，盖板凹槽的横向尺寸范围在10μm到10000μm之间，盖板凹槽的深度范围在10μm到10000μm之间；
（5）凹槽电镀铜：在盖板晶圆表面电镀铜，使盖板凹槽的表面完全被铜金属覆盖，然后采用铜CMP工艺去除盖板晶圆除了盖板凹槽以外的其他表面部位的铜金属；
（6）制作金属柱：在盖板晶圆的下表面沉积氧化硅或者氮化硅，或者通过热氧化形成绝缘层，绝缘层的厚度范围在10nm到1000μm之间，通过光刻标注金属柱的位置，通过电镀工艺制得金属柱，金属柱的高度范围在100nm到1000μm，金属柱包括至少一层金属层，金属材质选自钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；
进一步地，还包括将盖板晶圆键合到互联晶圆和底座晶圆上的步骤，具体包括：将盖板晶圆与互联晶圆和底座晶圆的键合体通过晶圆级封装工艺键合在一起，键合温度控制在200到500度，键合时，金属柱被置于TSV孔内，在互联晶圆表面设置芯片，并将芯片和RDL焊盘互联，切割得到单一模组。
本发明的有益效果是：本发明采用电镀铜柱做电磁屏蔽的外围结构，通过在焊接有射频芯片的底座上打孔，用晶圆级键合工艺把电镀铜柱镶嵌在孔里的工艺，得到围绕射频芯片的金属柱结构，既绕开了TSV工艺，又大大缩短了制作周期。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是实施例1和3底座晶圆的成型示意图。
图2是实施例1和3互联晶圆的成型示意图。
图3是实施例1和3的键合成型示意图。
图4是实施例2和4的盖板晶圆的成型示意图。
图5是实施例2和4的键合成型示意图。
具体实施方式
以下结合附图对本发明的具体实施方案做进一步详细描述，应当指出的是，实施例只是对本发明的具体阐述，不应视为对本发明的限定。
实施例1，参照附图1-3。
如图3所示，一种具有电磁屏蔽功能的射频微系统，包括底座晶圆101和互联晶圆201，底座晶圆101和互联晶圆201通过晶圆级封装工艺键合在一起。
如图1所示，在底座晶圆101的上表面设有绝缘层103，在底座晶圆101的上表面还设有金属柱102，金属柱102穿透绝缘层103固连在底座晶圆101上。
如图2所示，在互联晶圆201的表面设有互联凹槽203，在互联晶圆201内设有能够贯穿互联晶圆201的TSV孔202，在互联晶圆201的表面设有用于连接芯片或功能芯片的RDL焊盘204。
如图3所示，该系统还包括功能芯片300和射频功能芯片400，其中，功能芯片300通过焊球301直接与互联晶圆201表面的RDL焊盘204互联，射频功能芯片400设置在互联凹槽203内，其上表面不超过互联晶圆201的上表面高度，射频功能芯片400的PAD通过打线工艺和互联晶圆201表面的RDL焊盘204互联。
当底座晶圆101和互联晶圆201键合在一起后，底座晶圆101上的金属柱102与TSV孔202的内壁不接触，这样就避开了传统的TSV技术。
实施例2，参照附图4-5。
如图5所示，一种具有电磁屏蔽功能的射频微系统，包括互联晶圆201和盖板晶圆301，互联晶圆201和盖板晶圆301通过晶圆级封装工艺键合在一起。
在互联晶圆201的表面设有互联凹槽203，在互联晶圆201内设有不贯穿互联晶圆201的TSV孔202，或者，在互联晶圆201内设有贯穿互联晶圆201的TSV孔202，然后在互联晶圆201的底部设有底板晶圆101作为底部覆盖。
在互联晶圆201的表面设有用于连接芯片或功能芯片的RDL焊盘204。
如图4所示，在盖板晶圆301的上表面设有绝缘层305，在盖板晶圆301的下表面设有盖板凹槽302，盖板凹槽302的表面设有金属铜覆盖层303，在盖板凹槽302的外部边缘也设有部分金属铜覆盖层303，在金属铜覆盖层303上设有金属柱304。
如图5所示，当盖板晶圆301和互联晶圆201键合在一起后，盖板晶圆301上的金属柱304与TSV孔202的内壁不接触，这样就避开了传统的TSV技术。
实施例3，参照附图1-3。
本实施例是一种成型工艺，该成型工艺可用于制备实施例1的系统。
本实施例的成型工艺具体包括以下步骤：
（1）制作底座晶圆101：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为底座晶圆，有机或无机材质的晶圆的材料选自玻璃，石英，碳化硅，氧化铝，环氧树脂，聚氨酯中的一种或多种，在底座晶圆表面沉积氧化硅或氮化硅材质的底座绝缘层，底座绝缘层厚度范围在10nm到1000μm。
（2）制作金属柱102：通过电镀工艺制得金属柱，金属柱的高度范围在10nm到1000μm，金属柱包括至少一层金属层，金属材质选自钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；金属柱制作在底座晶圆的上表面，通过光刻工艺在底座晶圆上确定金属柱的位置，通过电镀工艺制得金属柱。
（3）制作互联晶圆201：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为互联晶圆，在互联晶圆表面采用氧化硅或氮化硅沉积制成互联绝缘层，互联绝缘层厚度范围在10nm到1000μm。
（4）制作RDL焊盘204：通过光刻和/或电镀工艺在互联绝缘层表面制作RDL焊盘结构，RDL焊盘结构包括至少一层RDL层，RDL层采用金属材料制成，金属材料选自铜，铝，镍，银，金，锡中的一种或多种，单层RDL层的厚度范围在10nm到1000μm，每层RDL层均可独立包括焊盘和走线；RDL结构的表面覆盖RDL绝缘层，RDL绝缘层的厚度范围在10nm到1000μm，RDL绝缘层上设有能够露出焊盘的开窗，开窗的直径范围是10μm到10000μm。
（5）制作TSV孔202结构：通过光刻和/或蚀刻工艺在互联晶圆上由上而下制作TSV孔，TSV孔的直径范围在1μm到1000μm，深度在10μm到1000μm。
（6）打磨互联晶圆：对互联晶圆的底面进行平整的研磨，通过湿法蚀刻和干法蚀刻使互联晶圆底面的TSV孔露出。
（7）制作芯片凹槽203结构：通过光刻和/或干法蚀刻工艺在互联晶圆表面制作凹槽，凹槽的横向尺寸范围在10μm到10000μm之间，凹槽的深度范围在10μm到10000μm之间。
（8）晶圆键合：将互联晶圆201和底座晶圆101通过晶圆级封装工艺键合在一起，键合温度控制在200到500度，键合时，金属柱102被置于TSV孔内，在互联晶圆表面设置芯片，并将芯片和RDL焊盘互联，切割得到单一模组。芯片包括功能芯片和射频功能芯片，射频功能芯片被安装在芯片凹槽内，其PAD通过打线工艺与RDL焊盘互联，其他功能芯片通过焊球与RDL焊盘焊接互联。
实施例4，参照附图4-5。
本实施例是一种成型工艺，该成型工艺可用于制备实施例2的系统。
本实施例的成型工艺具体包括以下步骤：
（1）制作底座晶圆101：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为底座晶圆，有机或无机材质的晶圆的材料选自玻璃，石英，碳化硅，氧化铝，环氧树脂，聚氨酯中的一种或多种，在底座晶圆表面沉积氧化硅或氮化硅材质的底座绝缘层，底座绝缘层厚度范围在10nm到1000μm。
（2）制备盖板晶圆301的步骤，具体包括：
（2.1）选取盖板晶圆：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为盖板晶圆；
（2.2）形成绝缘层：在盖板晶圆的上表面沉积氧化硅或者氮化硅，或者通过热氧化形成绝缘层，绝缘层的厚度范围在10nm到100μm之间；
（2.3）制作种子层：在盖板晶圆的外表面通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层外部制作种子层，种子层的厚度范围在1nm到100μm之间，种子层包括一层或多层，种子层采用金属材料制成，金属材料选自钛、铜、铝、银、钯、金、铊、锡、镍中的一种或几种；
（2.4）制作盖板凹槽：通过光刻和刻蚀工艺在盖板晶圆的内表面制作盖板凹槽，盖板凹槽的横向尺寸范围在10μm到10000μm之间，盖板凹槽的深度范围在10μm到10000μm之间；
（2.5）凹槽电镀铜：在盖板晶圆表面电镀铜，使盖板凹槽的表面完全被铜金属覆盖，然后采用铜CMP工艺去除盖板晶圆除了盖板凹槽以外的其他表面部位的铜金属；
（2.6）制作金属柱：在盖板晶圆的下表面沉积氧化硅或者氮化硅，或者通过热氧化形成绝缘层，绝缘层的厚度范围在10nm到1000μm之间，通过光刻标注金属柱的位置，通过电镀工艺制得金属柱，金属柱的高度范围在100nm到1000μm，金属柱包括至少一层金属层，金属材质选自钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；
（3）制作互联晶圆201：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为互联晶圆，在互联晶圆表面采用氧化硅或氮化硅沉积制成互联绝缘层，互联绝缘层厚度范围在10nm到1000μm。
（4）制作RDL焊盘204：通过光刻和/或电镀工艺在互联绝缘层表面制作RDL焊盘结构，RDL焊盘结构包括至少一层RDL层，RDL层采用金属材料制成，金属材料选自铜，铝，镍，银，金，锡中的一种或多种，单层RDL层的厚度范围在10nm到1000μm，每层RDL层均可独立包括焊盘和走线；RDL结构的表面覆盖RDL绝缘层，RDL绝缘层的厚度范围在10nm到1000μm，RDL绝缘层上设有能够露出焊盘的开窗，开窗的直径范围是10μm到10000μm。
（5）制作TSV孔202结构：通过光刻和/或蚀刻工艺在互联晶圆上由上而下制作TSV孔，TSV孔的直径范围在1μm到1000μm，深度在10μm到1000μm。
（6）打磨互联晶圆：对互联晶圆的底面进行平整的研磨，通过湿法蚀刻和干法蚀刻使互联晶圆底面的TSV孔露出。
（7）制作芯片凹槽203结构：通过光刻和/或干法蚀刻工艺在互联晶圆表面制作凹槽，凹槽的横向尺寸范围在10μm到10000μm之间，凹槽的深度范围在10μm到10000μm之间。
（8）晶圆键合：将盖板晶圆、互联晶圆、底座晶圆通过晶圆级封装工艺键合在一起，键合温度控制在200到500度，键合时，金属柱被置于TSV孔内，在互联晶圆表面设置芯片，并将芯片和RDL焊盘互联，切割得到单一模组。芯片包括功能芯片和射频功能芯片，射频功能芯片被安装在芯片凹槽内，其PAD通过打线工艺与RDL焊盘互联，其他功能芯片通过焊球与RDL焊盘焊接互联。
Claims (9)
1.一种具有电磁屏蔽功能的射频微系统，其特征是，包括底座晶圆和互联晶圆，底座晶圆和互联晶圆通过晶圆级封装工艺键合在一起，在底座晶圆和/或互联晶圆的表面设有RDL焊盘，在底座晶圆和/或互联晶圆上设有凹槽，该系统还包括功能芯片和射频功能芯片，其中，功能芯片与底座晶圆和/或互联晶圆表面的RDL焊盘互联，射频功能芯片设置在底座晶圆和/或互联晶圆上的凹槽内，并与互联晶圆和/或底座晶圆表面的RDL焊盘互联；在底座晶圆和/或互联晶圆的表面设有TSV孔，TSV孔内设有金属柱，金属柱与TSV孔的内壁不接触。
2.一种具有电磁屏蔽功能的射频微系统的成型工艺，其特征是，包括以下步骤：
（1）制作底座晶圆：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为底座晶圆，在底座晶圆表面沉积氧化硅或氮化硅材质的底座绝缘层，底座绝缘层厚度范围在10nm到1000μm；
（2）制作金属柱：通过电镀工艺制得金属柱，金属柱的高度范围在10nm到1000μm，金属柱包括至少一层金属层，金属材质选自钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；
（3）制作互联晶圆：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为互联晶圆，在互联晶圆表面采用氧化硅或氮化硅沉积制成互联绝缘层，互联绝缘层厚度范围在10nm到1000μm；
（4）制作RDL结构：通过光刻和/或电镀工艺在互联绝缘层表面制作RDL结构，RDL结构包括至少一层RDL层，单层RDL层的厚度范围在10nm到1000μm，每层RDL层均可独立包括焊盘和走线；
（5）制作TSV孔结构：通过光刻和/或蚀刻工艺在互联晶圆上由上而下制作TSV孔，TSV孔的直径范围在1μm到1000μm，深度在10μm到1000μm；
（6）打磨互联晶圆：对互联晶圆的底面进行平整的研磨，通过湿法蚀刻和干法蚀刻使互联晶圆底面的TSV孔露出；
（7）制作芯片凹槽结构：通过光刻和/或干法蚀刻工艺在互联晶圆表面制作凹槽，凹槽的横向尺寸范围在10μm到10000μm之间，凹槽的深度范围在10μm到10000μm之间；
（8）晶圆键合：将互联晶圆和底座晶圆通过晶圆级封装工艺键合在一起，键合温度控制在200到500度，键合时，金属柱被置于TSV孔内，在互联晶圆表面设置芯片，并将芯片和RDL焊盘互联，切割得到单一模组。
3.根据权利要求2所述的一种具有电磁屏蔽功能的射频微系统的成型工艺，其特征是，有机或无机材质的晶圆的材料选自玻璃，石英，碳化硅，氧化铝，环氧树脂，聚氨酯中的一种或多种。
4.根据权利要求2所述的一种具有电磁屏蔽功能的射频微系统的成型工艺，其特征是，RDL层采用金属材料制成，金属材料选自铜，铝，镍，银，金，锡中的一种或多种。
5.根据权利要求2所述的一种具有电磁屏蔽功能的射频微系统的成型工艺，其特征是，RDL结构的表面覆盖RDL绝缘层，RDL绝缘层的厚度范围在10nm到1000μm，RDL绝缘层上设有能够露出焊盘的开窗，开窗的直径范围是10μm到10000μm。
6.根据权利要求2所述的一种具有电磁屏蔽功能的射频微系统的成型工艺，其特征是，芯片包括功能芯片和射频功能芯片，射频功能芯片被安装在芯片凹槽内，其PAD通过打线工艺与RDL焊盘互联，其他功能芯片通过焊球与RDL焊盘焊接互联。
7.根据权利要求2所述的一种具有电磁屏蔽功能的射频微系统的成型工艺，其特征是，金属柱制作在底座晶圆的上表面，通过光刻工艺在底座晶圆上确定金属柱的位置，通过电镀工艺制得金属柱。
8.根据权利要求2所述的一种具有电磁屏蔽功能的射频微系统的成型工艺，其特征是，还包括制备盖板晶圆的步骤，具体包括：
（1）选取盖板晶圆：选用直径尺寸为4，6，8，12寸，厚度范围为200μm到2000μm，有机或无机材质的晶圆作为盖板晶圆；
（2）形成绝缘层：在盖板晶圆的上表面沉积氧化硅或者氮化硅，或者通过热氧化形成绝缘层，绝缘层的厚度范围在10nm到100μm之间；
（3）制作种子层：在盖板晶圆的外表面通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层外部制作种子层，种子层的厚度范围在1nm到100μm之间，种子层包括一层或多层，种子层采用金属材料制成，金属材料选自钛、铜、铝、银、钯、金、铊、锡、镍中的一种或几种；
（4）制作盖板凹槽：通过光刻和刻蚀工艺在盖板晶圆的内表面制作盖板凹槽，盖板凹槽的横向尺寸范围在10μm到10000μm之间，盖板凹槽的深度范围在10μm到10000μm之间；
（5）凹槽电镀铜：在盖板晶圆表面电镀铜，使盖板凹槽的表面完全被铜金属覆盖，然后采用铜CMP工艺去除盖板晶圆除了盖板凹槽以外的其他表面部位的铜金属；
（6）制作金属柱：在盖板晶圆的下表面沉积氧化硅或者氮化硅，或者通过热氧化形成绝缘层，绝缘层的厚度范围在10nm到1000μm之间，通过光刻标注金属柱的位置，通过电镀工艺制得金属柱，金属柱的高度范围在100nm到1000μm，金属柱包括至少一层金属层，金属材质选自钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种。
9.根据权利要求8所述的一种具有电磁屏蔽功能的射频微系统的成型工艺，其特征是，还包括将盖板晶圆键合到互联晶圆和底座晶圆上的步骤，具体包括：将盖板晶圆与互联晶圆和底座晶圆的键合体通过晶圆级封装工艺键合在一起，键合温度控制在200到500度，键合时，金属柱被置于TSV孔内，在互联晶圆表面设置芯片，并将芯片和RDL焊盘互联，切割得到单一模组。
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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