JP7075546B2 - チップのパッケージング方法及びパッケージング構造 - Google Patents

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Description

本出願は、２０１９年１０月１５日に中国特許庁に提出され、出願番号が２０１９１０９７８１０７.６であり、発明名称が“チップのパッケージ方法及びパッケージ構造”である中国特許出願の優先権を主張し、その全ての内容は援用により本出願に結合される。
本発明は半導体機器製造という技術分野に関わり、特にシールド機能を有するチップのパッケージ方法及びパッケージ構造に関する。
従来のウェーハレベルチップスケールパッケージ（ＷＬＣＳＰ）は電磁干渉（ＥＭＩ）を低減させる電磁波防止設計に応用され、主に主受動素子を基板に配置した後、スタンパ方式により主受動素子をプラスチック材料で被覆し、さらに金属カバーを追加する方式であり、その単体を被覆し且つグランドに接続することにより、ＥＭＩ保護を実現する。これらの技術は、完成品の厚さと体積が大きくなってしまい、且つ金属カバーだけを追加することによる電磁干渉防止効果が理想的ではなく、大きな干渉現象が存在する。
これに鑑みると、従来技術におけるウェーハレベルチップスケールパッケージの電磁干渉防止効果が人々の需要を満たすことができないという問題を解決するために、本発明はチップのパッケージ方法及びパッケージ構造を提供する。
前記目的を実現するために、本発明は以下の技術案を提供し、
チップのパッケージング方法であって、
ウェハを提供することであって、前記ウェハは対向配置された第１表面と第２表面とを有し、前記ウェハの第１表面には、少なくとも２つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成されていることと、
前記パッドに不活性化層を形成することであって、前記不活性化層は中間領域及び中間領域を囲むエッジ領域を含むことと、
前記不活性化層に第１金属接合層を形成することであって、前記第１金属接合層は、前記不活性化層のエッジ領域を覆うことと、
基板を提供することであって、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には前記第１金属接合層と接合する第２金属接合層と、前記ウェハと前記基板を接合した後、前記機能回路領域に対応して設けられた第１シールド層とが形成され、且つ、前記第１シールド層が前記第２金属接合層に接続されていることと、
前記第１金属接合層と前記第２金属接合層とを接合させ、前記第２金属接合層が少なくとも前記不活性化層の中間領域の一部を露出させることで、前記第３表面と、前記不活性化層の前記ウェハから離間した表面とを貼り合わせることと、
切断凹溝が少なくとも前記第１金属接合層を露出させるように前記ウェハの第２表面から前記基板に対してハーフカットを行うことと、
前記ウェハの第２表面と前記切断凹溝内に第２シールド層を形成することであって、前記第２シールド層が前記第１金属接合層に電気的に接続されることとを含む。
好ましくは、前記第１金属接合層と前記第２金属接合層とを接合した後、且つ前記ウェハの第２表面から前記基板に対してハーフカットを行うことの前、さらに、
前記基板の第４表面を薄くすることと、
前記基板と前記不活性化層の中間領域に対してエッチングを行って、開孔を形成することであって、前記開孔は少なくとも前記基板、前記不活性化層を貫通し、前記パッドを露出させることと、
前記開孔を充填し、導電構成を形成することとを含む。
好ましくは、前記ウェハの第２表面から前記基板に対してハーフカットを行うことの後、さらに、
前記基板の第４表面を薄くすることと、
前記基板と前記不活性化層の中間領域に対してエッチングを行って、開孔を形成することであって、前記開孔は少なくとも前記基板、前記不活性化層を貫通し、前記パッドを露出させることと、
前記開孔を充填し、導電構成を形成することとを含む。
好ましくは、前記基板と前記不活性化層の中間領域に対してエッチング行って、開孔を形成することは、具体的に、
前記薄くされた基板の前記第３表面から離間した表面で、エッチング工程を介して、順に前記基板、前記第２金属接合層、及び前記不活性化層に対してエッチングを行うことで、前記パッドを露出させ、開孔を形成することとを含む。
好ましくは、前記開孔を充填し、導電構成を形成した後、さらに、
前記導電構成の表面にボールマウントを行うことを含む。
好ましくは、前記不活性化層に前記第１金属接合層を形成することは、具体的に、
前記不活性化層に第１凹溝を開けることと、
ダマシン工程で前記第１凹溝を充填し、前記第１金属接合層を形成し、前記第１金属接合層の前記不活性化層から離間した表面を、前記不活性化層の前記パッドから離間した表面に合わせることとを含む。
好ましくは、前記第１金属接合層を形成した後、さらに、
前記第１金属接合層を前記不活性化層の表面に合わせるように、前記第１金属接合層と前記不活性化層の表面を平坦化することを含む。
好ましくは、基板を提供することであって、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には第２金属接合層が形成されることは、具体的に、
対向配置された第３表面と第４表面とを有する基板基体を提供することと、
前記第３表面に第２凹溝を開けることと、
ダマシン工程で前記第２凹溝を充填することで、前記第２金属接合層を形成し、前記第２金属接合層の前記基板から離間した表面を、前記第３表面に合わせることと、
第１シールド層を形成することであって、前記第１シールド層と前記第２金属接合層が接続され、且つ前記ウェハと前記基板が接合された後、第１シールド層が前記機能回路領域に対応することと、を含む。
好ましくは、前記第２金属接合層を形成した後、さらに、
前記第２金属接合層を前記基板基体の表面に合わせるように、前記第２金属接合層と前記基板基体の表面を平坦化することを含む。
好ましくは、前記第１シールド層を形成する前、さらに、
前記第３表面に第３凹溝を開けることであって、前記第３凹溝の位置と、接合された前記ウェハでの機能回路領域の位置とは対向配置されることを含む。
好ましくは、前記第１シールド層と前記第２シールド層との材質は、同一の金属材質である。
好ましくは、前記第１金属接合層と前記第２金属接合層との材質は、同一の金属材質である。
本発明はさらに、前記のいずれか１項に記載のチップのパッケージング方法で製造され形成されたチップのパッケージング構造を提供し、前記チップのパッケージング構造は、
対向配置されたウェハ及び基板であって、前記ウェハの前記基板に向かう表面には、機能回路領域と、前記機能回路領域の周囲にあるパッドとが配置されているウェハ及び基板と、
前記パッドに位置するとともに、前記基板表面に貼り合わせた不活性化層と、
前記不活性化層の前記ウェハから離間した表面内にある第１金属接合層と、
前記基板の、前記ウェハに向かう表面内にある第２金属接合層であって、前記第１金属接合層と前記第２金属接合層との間には接合界面が形成されている第２金属接合層と、
前記基板内にあり、少なくとも前記基板と前記不活性化層を貫通するとともに、前記パッドに電気的に接続される導電構成と、
前記基板の前記ウェハに向かう表面を覆い、且つ前記第２金属接合層に電気的に接続される第１シールド層と、
前記ウェハの前記基板に向かう表面以外の表面、及び前記不活性化層の側壁を覆う第２シールド層とを備える。
好ましくは、さらに前記導電構成にあるマウントボールを有する。
好ましくは、前記第１シールド層と前記第２シールド層との材質は、同一の金属材質である。
好ましくは、前記第１シールド層の材質は銅、銀、ニッケルまたはニッケル鉄合金である。
好ましくは、前記第１金属接合層と前記第２金属接合層との材質は、同一の金属材質である。
好ましくは、前記第１金属接合層の材質は銅、金または銅スズ合金を含む。
好ましくは、前記第１金属接合層の厚さ範囲は１００ｎｍ～１０００ｎｍであり、端点値が含まれた。
好ましくは、前記不活性化層の厚さ範囲は１μｍ～５μｍであり、端点値が含まれた。
好ましくは、前記不活性化層の材質は、Ｓｉ、アモルファス状態のＡｌＮ、Ｓｉ３Ｎ４または酸化シリコンを含む。
好ましくは、前記第１金属接合層と前記第２金属接合層との材質は同一である。
好ましくは、前記第２金属接合層の厚さ範囲は１μｍ～５μｍであり、端点値が含まれた。
好ましくは、前記基板の厚さ範囲は３０μｍ～１００μｍであり、端点値が含まれた。
好ましくは、前記基板の、前記ウェハに向かう表面に、且つ前記機能回路領域に対応する領域にはさらに凹溝が設けられた。
好ましくは、前記チップのパッケージング構造はフィルタを有するチップであり、前記フィルタに対応する前記機能回路領域は、共振回路である。
前記技術案から分かるように、本発明により提供されたチップのパッケージング方法において、ウェハのパッドに不活性化層を配置し、不活性化層に第１金属接合層を形成し、基板に第２金属接合層を形成し、第１金属接合層と第２金属接合層との接合を介して、基板とウェハとを接合しパッケージングしており、基板には第１シールド層が設けられ、前記第１シールド層が第２金属接合層に接続して設けられ、ウェハと基板を接合した後、ウェハに対してハーフカットを行って、第１金属接合層が露出するまで切断し、さらに第２シールド層を形成し、第２シールド層が第１金属接合層と電気的に接続されることにより、第１シールド層と第２金属接合層と第２シールド層と第１金属接合層とからなる電磁シールド構造を得ており、該当シールド構造が閉鎖に類似し、さらに電磁シールド効果を高める。
本発明の実施例または従来技術における技術案をより明らかに説明するために、以下は実施例または従来技術の記載にとって必要な図面を簡単に紹介し、明らかに、以下の記載における図面は、本発明の実施例のみであり、当業者にとって、進歩性に値する労働をしない前提で、さらに提供された図面に応じて他の図面を取得できる。
本発明の実施例により提供されたチップのパッケージング方法のフローチャートである。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法の対応する工程図である。 本発明の実施例により提供されたチップのパッケージング構造の模式図である。 本発明の実施例により提供された他のチップのパッケージング構造の模式図である。 本発明の実施例により提供された他のチップのパッケージング構造の模式図である。
背景技術部分に記載するように、従来技術において金属保護カバーを追加することによって電磁シールドを実現する。しかし、効果が理想的ではない。
発明者が発見するように、金属カバーを追加することによって、ウェーハレベルチップパッケージのスケールが大きくなり、また、金属カバーは一般的にチップのパッケージ構造の側に装着され、閉鎖構造ではなく、それにより電磁シールド効果がよくない。
これに基づき、本発明はチップのパッケージ方法を提供し、前記方法において、
ウェハを提供することであって、前記ウェハは対向配置された第１表面と第２表面とを有し、前記ウェハの第１表面には、少なくとも２つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成されていることと、
前記パッドに不活性化層を形成することであって、前記不活性化層は中間領域及び中間領域を囲むエッジ領域を含むことと、
前記不活性化層に第１金属接合層を形成することであって、前記第１金属接合層は、前記不活性化層のエッジ領域を覆うことと、
基板を提供することであって、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には前記第１金属接合層と接合する第２金属接合層と、前記ウェハと前記基板が接合された後、前記機能回路領域に対応して設けられた第１シールド層とが形成され、且つ、前記第１シールド層が前記第２金属接合層に接続することと、
前記第１金属接合層と前記第２金属接合層とを接合させ、前記第３表面と、前記不活性化層の前記ウェハから離間した表面とを貼り合わせるように、前記第２金属接合層が少なくとも前記不活性化層の中間領域の一部を露出させることと、
切断凹溝が少なくとも前記第１金属接合層を露出させるように前記ウェハの第２表面から前記基板に対してハーフカットを行うことと、
前記ウェハの第２表面と前記切断凹溝内に第２シールド層を形成することであって、前記第２シールド層が前記第１金属接合層に電気的に接続されることとを含む。
本発明により提供されたチップのパッケージング方法において、ウェハのパッドに不活性化層を配置し、不活性化層に第１金属接合層を形成し、基板に第２金属接合層を形成し、第１金属接合層と第２金属接合層との接合を介して、基板とウェハとを接合しパッケージングしており、基板には第１シールド層が設けられ、前記第１シールド層が第２金属接合層に接続して設けられ、ウェハと基板を接合した後、ウェハに対してハーフカットを行って、第１金属接合層が露出するまで切断し、さらに第２シールド層を形成し、第２シールド層を第１金属接合層と電気的に接続することにより、第１シールド層と第２金属接合層と第２シールド層と第１金属接合層とからなる電磁シールド構造を得ており、該当シールド構造が閉鎖に類似し、さらに電磁シールド効果を高める。
また、パッドと金属接合層との間には不活性化層が設けられるから、不活性化層は、パッドを金属接合層ではなく、導電構成のみとして機能させ、パッドの上方且つ金属接合層から避けた位置にシリコン貫通孔を配置し、ウェハと基板との間の機能回路領域をチップのパッケージング構造の外部に電気的に接続させ、即ち、シリコン貫通孔をパッドの上方に配置しており、銅柱を配置することで機能回路領域の面積を占有する必要がなくなり、機能回路領域の利用面積を向上させ、チップの体積が小さくなる際、機能回路領域もそれに連れて小さくなることを避け、さらにチップの回路性能を保証する。
以下は本発明の実施例における図面を結合し、本発明の実施例における技術案を明らか且つ完全に記載し、明らかに、記載の実施例は全ての実施例ではなく、本発明の一部の実施例のみである。本発明における実施例に基づき、当業者が進歩性に値する労働をしない前提で取得した他の全ての実施例は、いずれも本発明の保護範囲に該当する。
図１を参照し、図１は本発明の実施例により提供されたチップのパッケージ方法のフローチャートであり、前記チップのパッケージ方法は以下のステップを有し、
Ｓ１０１：ウェハを提供し、前記ウェハは対向配置された第１表面と第２表面とを有し、前記ウェハの第１表面には、少なくとも２つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成される。
説明しようとするのは、本発明の実施例はチップの具体的なタイプを限定していなく、フィルタチップを例として説明し、フィルタチップは弾性表面波またはバルク音波という原理によって設計することで得られており、パッケージングする場合、共振回路ユニットの側に、いずれの媒体が接触していない空気室を形成することで、音波は伝導及び消費されることがなく、且つ設計されたモードに応じて共振するように保証し、これによって、必要な周波数出力を取得するから、全てのフィルタチップをパッケージングする場合、共振ユニットの側は１つの空胴を必要とする。
図２を参照し、図２はウェハの断面構成模式図であり、ウェハは対向配置された第１表面と第２表面を有し、図２において第１表面は上面で、第２表面は下面であり、本実施例において符号で示されていない。ウェハ１の第１表面にはフィルタの共振回路１１とパッド１２とが形成され、説明しようとするのは、ウェハを切断する前に、一般的に、ウェハにアレイ配置されたフィルタユニット１０を設けることで、量産を実現する。フィルタユニット１０はいずれも共振回路１１とパッド１２とを有する。
本実施例において、フィルタチップに対応する機能回路領域は共振回路であり、他の実施例において、チップ機能に対する設計の異なりに応じて、機能回路領域の回路は異なる構成であってもよい。
Ｓ１０２：前記パッドに不活性化層を形成し、前記不活性化層は中間領域及び中間領域を囲むエッジ領域を含む。
図３に示すように、パッド１２に不活性化層２を形成し、説明しようとするのは、本実施例において、不活性化層の具体的な位置を限定していない。本実施例において、不活性化層の形成工程は堆積工程であってもよく、堆積するようにパッドの表面に不活性化層を形成する。不活性化層の材質はＳｉ、アモルファス状態のＡｌＮ、Ｓｉ３Ｎ４または酸化シリコンのうちの１種であってもよい。不活性化層の堆積を便利にするために、好ましくは、隣接する２つの機能回路領域の間のパッドに形成された不活性化層は、１つの領域として接続されることで、不活性化層の製造を便利にする。
本実施例において、前記不活性化層の具体的な厚さを限定していなく、形成されたチップ構成の異なりに応じて、異なる厚さを配置してもよく、説明しようとするのは、フィルタチップを例として、フィルタチップの共振回路は空胴内に配置されなければならないから、本実施例において、不活性化層の厚さによって、形成される空胴の厚さを制御できる。本実施例において、好ましくは、不活性化層の、厚さの範囲は１μｍ～５μｍであり、端点値が含まれた。
Ｓ１０３：前記不活性化層に第１金属接合層を形成し、前記第１金属接合層は前記不活性化層のエッジ領域を覆う。
本実施例において、後続に対応して第２金属接合層を設置し、第２金属接合層を基板内部の第１シールド層と接続するために、前記第１金属接合層は不活性化層のエッジ領域を覆い、それによって閉鎖に類似する電磁シールド構造を得ることができる。
説明しようとするのは、本実施例において、第１金属接合層の形成の具体的な方式を限定していなく、後続を保証するために、第１金属接合層と第２金属接合層とを接合した後、基板の表面と不活性化層の表面とを貼り合わせる。
図４を参照し、本実施例において、不活性化層２に第１金属接合層を形成することは、具体的に以下のように形成すればよく、即ち、
前記不活性化層２に第１凹溝２０を開けて、実施例において、第１凹溝の位置を限定していなく、所定の接合位置に応じて設計すればよい。
図５に示すように、ダマシン工程で前記第１凹溝２０を充填することで、前記第１金属接合層３を形成し、前記第１金属接合層３の前記不活性化層２から離間した表面は、前記不活性化層２の前記パッド１２から離間した表面に合わせる。即ち、図５中に示すように、第１金属接合層３は不活性化層２の上面に合わせる。
前記ダマシン工程では、第１金属接合層が前記不活性化層の表面に合わせるように、第１金属接合層材質を前記第１凹溝内に嵌め込む。
第１金属接合層と第２金属接合層との接合をより確実にするために、本実施例においてさらに、前記第１金属接合層が前記不活性化層の表面に合わせるように、前記第１金属接合層と前記不活性化層の表面を平坦化することを含む。
本実施例において、好ましくは、前記第１金属接合層の形成は蒸着工程を介して形成されてもよい。
説明しようとするのは、不活性化層の不活性化作用を保証するために、前記第１凹溝の底部はパッドの上方にあり、且つ第１金属接合層とパッドとの間に不活性化層を残すように保証しなければならない。本実施例において、好ましくは、第１金属接合層の厚さ範囲は１００ｎｍ～１０００ｎｍであり、端点値が含まれた。
Ｓ１０４：基板を提供し、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には前記第１金属接合層と接合される第２金属接合層と、前記ウェハと前記基板が接合された後、前記機能回路領域に対応して設けられた第１シールド層とが形成され、且つ、前記第１シールド層は前記第２金属接合層に接続される。
本実施例において、基板の提供は以下を含み、
対向配置された第３表面と第４表面とを有する基板基体を提供し、
図６に示すように、基板４の第３表面に第２凹溝４０を開けて、
図７に示すように、ダマシン工程で前記第２凹溝４０を充填することで、前記第２金属接合層５を形成し、前記第２金属接合層５は前記基板４の表面から離間し、前記第３表面に合わせる。即ち、図７に示すように、第２金属接合層５の上面は基板４の上面に合わせる。
引き続いて図７を参照し、機能回路領域に対応する位置に第１シールド層５'を設置し、説明しようとするのは、本実施例において、第１シールド層の材質を限定していなく、電磁シールド作用を奏することができる導電材料であればよく、好ましくは、前記第１シールド層の材質は金属であってもよく、銅、銀、ニッケルまたはニッケル鉄合金を含む。
本実施例において、第２金属接合層５の位置は第１金属接合層３の位置に応じて、相応的に配置される。
また、第１金属接合層と第２金属接合層とを接合した後、基板の第３表面と不活性化層の表面とを貼り合わせるように保証するために、さらに、前記第２金属接合層が前記基板基体の表面に合わせるように、前記第２金属接合層と前記基板基体の表面を平坦化することを含む。
説明しようとするのは、フィルタチップの空胴を形成する際、不活性化層の厚さを制御することで、空胴の厚さを制御できる以外、さらに、前記第３表面に第３凹溝を開けて、前記第３凹溝の位置と、接合された前記ウェハでの機能回路領域の位置とは対向配置されることを含む。
第３凹溝を配置することで、空胴の厚さが大きいフィルタチップを形成し、本実施例において、第３凹溝の形状を限定していなく、第３表面に垂直する断面図において、第３凹溝は角形、または弧形の凹溝であってもよく、本実施例はこれに対して限定していない。
Ｓ１０５：前記第１金属接合層と前記第２金属接合層とを接合させ、前記第３表面と、前記不活性化層の前記ウェハから離間した表面とを貼り合わせるように前記第２金属接合層が少なくとも前記不活性化層の中間領域の一部を露出させる。
図８に示すように、接合工程で、第１金属接合層と第２金属接合層とを接合するとともに、不活性化層の表面と基板の表面とをぴったりと貼り合わせる。第２金属接合層が不活性化層の中間領域の一部を露出させることで、後続のＴＳＶ開孔の作り出しを便利にする。
本実施例において、第１金属接合層と第２金属接合層との材質を限定していなく、好ましくは、第１金属接合層と第２金属接合層との材質は同一の金属材質である。本実施例において、金属材質によって接合し、形成されたのは金属接合であり、接着剤による形成された他の接合構成より、金属接合は確実であるから、チップのパッケージング構造は高い確実性を有する。本実施例において、より好ましくは、前記第１金属接合層の材質は銅、金または銅スズ合金を含む。
本発明の実施例において、第１金属接合層と第２金属接合層とのウェハでの投影面積の大さ、及び第１金属接合層と第２金属接合層との具体的な位置を限定していなく、両者が接合された後、ウェハと基板とを接合させることができ、且つ第２金属接合層が第１シールドと電気的に接触できればよく、チップの確実性を保証するとともに、後続に閉鎖に類似するシールド構造の形成を便利にする。
Ｓ１０６：切断凹溝が少なくとも前記第１金属接合層を露出させるように前記ウェハの第２表面から前記基板に対してハーフカットを行う。
図９を参照し、図９ではウェハ１の第２表面から前記基板に対してハーフカットを行って、切断凹溝６'を得る。
Ｓ１０７：前記ウェハの第２表面と前記切断凹溝内に第２シールド層を形成し、前記第２シールド層が前記第１金属接合層に電気的に接続される。
図１０に示すように、ハーフカットにより第１金属接合層を露出させ、その後にウェハの第２表面と切断凹溝に第２シールド層７'を形成し、第２シールド層と第１金属接合層を電気的に接続させることにより、電磁シールド構造の一部を形成する。
第１金属接合層３と第２金属接合層５が接合されるため、第１シールド層５'、第２金属接合層５、第１金属接合層３及び第２シールド層７'は閉鎖に類似する電磁シールド構造を構成する。
ここまで、本発明に提供されたチップのパッケージ方法によりチップ半製品構造を形成する。
説明しようとするのは、後続にＴＳＶ通孔を形成し、回路内部信号を外部に出力する構成をさらに含んでもよい。本実施例においてＴＳＶ通孔を形成するステップはハーフカットのステップの前にあってもよいし、ハーフカットの後にあってもよい。
図１１－１３に示すように、ハーフカットのステップの前にＴＳＶ開孔を作り出すために、それは以下を含み、
図１１を参照し、前記基板の第４表面を薄くする。
後続の開孔の作り出しのために準備するように、基板を薄くするから、薄くされた基板４'の厚さは開孔の要求に達する。本実施例において、薄くされた基板の具体的な厚さを限定していなく、後続の開孔の作り出しを便利にして、チップの確実性の要求を満たすために、好ましくは、薄くされた基板の、厚さＨの範囲は３０μｍ～１００μｍであり、端点値が含まれた。
図１２を参照し、前記基板と前記不活性化層の中間領域に対してエッチングを行って、開孔を形成し、前記開孔は少なくとも前記基板、前記不活性化層を貫通し、前記パッドを露出させる。
図１３を参照し、前記開孔を充填し、導電構成７を形成する。
説明しようとするのは、まず、ＴＳＶ通孔を作り出し、後にハーフカット工程を行っていることは、ウェハ割れを回避するための制御難度が比較的大きく、このため、本発明の実施例はまずハーフカットを行い、後にＴＳＶ開孔を作り出すこともできる。
図１４－１６に示すように、ハーフカットのステップの後にＴＳＶ開孔を作り出すために、それは以下を含み、
図１４を参照し、前記基板の第４表面を薄くする。
後続の開孔の作り出しのために準備するように、基板を薄くするから、薄くされた基板４'の厚さは開孔の要求に達する。本実施例において、薄くされた基板の具体的な厚さを限定していなく、後続の開孔の作り出しを便利にして、チップの確実性の要求を満たすために、好ましくは、薄くされた基板の、厚さＨの範囲は３０μｍ～１００μｍであり、端点値が含まれた。
図１５を参照し、前記基板と前記不活性化層の中間領域に対してエッチングを行って、開孔を形成し、前記開孔は少なくとも前記基板、前記不活性化層を貫通し、前記パッドを露出させる。
図１６を参照し、前記開孔を充填し、導電構成７を形成する。
図１２と図１５に示すように、基板の薄くされた面からエッチングを行って、順に基板基体と不活性化層に対してエッチングを行うことで、開孔６を取得し、開孔６はパッド１２を露出させる。
説明しようとするのは、本実施例において、開孔の位置は第１金属接合層と第２金属接合層に接触していなく、基板と不活性化層のみを貫通してもよい。開孔の側壁は単独に第１金属接合層、または単独に第２金属接合層に接触し、或いは、第１金属接合層と第２金属接合層にいずれも接触してもよく、本実施例はこれに対して限定していない。
説明しようとするのは、前記薄くされた基板の前記第３表面から離間した表面で、エッチング工程を介して、順に前記基板、前記第２金属接合層及び前記不活性化層に対してエッチングを行って、前記パッドを露出させ、開孔を形成する。
本発明の他の実施例において、回路内部の構成を導出することで、アースするために、本実施例において、さらに、図１７に示すように、前記薄くされた基板４'の前記第３表面から離間した表面で、エッチング工程を介して、順に前記基板４'、前記第２金属接合層５、前記第１金属接合層３及び前記不活性化層２に対してエッチングを行うことで、前記パッド１２を露出させ、開孔を形成する。即ち、後続で開孔を充填した後、開孔内の金属が第１金属接合層と第２金属接合層との金属に電気的に接続されることで、アースを実現する。
または、開孔を作り出す際、基板、第２金属接合層、不活性化層のみを貫通し、または、開孔を作り出す際、基板、第１金属接合層、不活性化層のみを貫通してもよい。本実施例はこれに対して限定していなく、ただアースするように配置する場合、金属接合層を併せてアースリングとして機能させることで、さらにチップの空間を節約する。
前記開孔に導電材料を充填し、導電構成７を形成した後、ウェハでのパッドを外部に電気的に接続させる。本実施例において、他の素子に直接的に電気的に接続されるチップ構成を形成するために、開孔を充填し、導電構成を形成した後、さらに、充填された開孔の上方にボールマウントを行って、マウントボールが導電構成に電気的に接続されることを含む。
最後に、ハーフカットによる形成された凹溝から離間した他面に沿って切断し、複数のチップのパッケージング構造を形成する。
ウェハを切断することで、複数の単独のチップのパッケージング構造を得ており、図１８に示すように、本発明の実施例により提供されたチップのパッケージング構造の模式図である。図１８では、左側電気的接続部分である第２金属接合層５が開孔に貫通され、導電構成７が第２金属接合層５に電気的に接続されることにより、内部回路の構成を導出し、アースするために用いられる。本発明の他の実施例において、図１７に示すように、開孔が第２金属接合層５を貫通するだけでなく、第１金属接合層３を貫通し、内部回路を引き出すために用いられ、アースするために用いられてもよい。
本発明の実施例により提供されたチップのパッケージング方法は、ウェハのパッドに不活性化層を配置し、不活性化層に第１金属接合層を形成し、基板に第２金属接合層を形成し、第１金属接合層と第２金属接合層との接合を介して、基板とウェハとを接合しパッケージングし、基板には第１シールド層が設けられ、前記第１シールド層が第２金属接合層に接続して設けられ、ウェハと基板を接合した後、ウェハに対してハーフカットを行って、第１金属接合層が露出するまで切断し、さらに第２シールド層を形成し、第２シールド層が第１金属接合層と電気的に接続されることにより、第１シールド層と第２金属接合層と第２シールド層と第１金属接合層とからなる電磁シールド構造を得ており、該当シールド構造が閉鎖に類似し、さらに電磁シールド効果を高める。
同じ発明構想に基づき、本発明はさらに、前記チップのパッケージング方法で製造され形成されたチップのパッケージング構造を提供し、図１８を参照し、前記チップのパッケージング構造は、
対向配置されたウェハ１及び基板４'であって、前記ウェハ１の前記基板４'に向かう表面には、機能回路領域と、前記機能回路領域の周囲にあるパッド１２とが配置されているウェハ１及び基板４'と、
前記パッド１２に位置するとともに、前記基板４'の表面に貼り合わせた不活性化層２と、
前記不活性化層２の前記ウェハ１から離間した表面内にある第１金属接合層３と、
前記基板４'の前記ウェハ１に向かう表面内にある第２金属接合層５であって、前記第１金属接合層３と前記第２金属接合層５との間には接合界面が形成されている第２金属接合層５と、
前記基板４'内にある導電構成７であって、少なくとも前記基板４'と前記不活性化層２を貫通するとともに、前記パッド１２に電気的に接続される導電構成７と、
前記基板４'の前記ウェハ１に向かう表面を覆い、且つ前記第２金属接合層５に電気的に接続される第１シールド層５'と、
前記ウェハ１の前記基板４'に向かう表面以外の表面、及び前記不活性化層２の側壁を覆う第２シールド層７'とを備える。
後続でチップが直接的に利用されるために、本実施例において、導電構成の上方にはさらにマウントボール８を有してもよい。
本発明の実施例において、各構成のパラメータ及び材質を限定していなく、好ましくは、前記第１シールド層と前記第２シールド層の材質は、同一の金属材質である。前記第１シールド層の材質は銅、銀、ニッケルまたはニッケル鉄合金である。前記第１金属接合層の、厚さ範囲は１００ｎｍ～１０００ｎｍであり、端点値が含まれた。前記不活性化層の、厚さ範囲は１μｍ～５μｍであり、端点値が含まれた。前記不活性化層の材質は、Ｓｉ、アモルファス状態のＡｌＮ、Ｓｉ３Ｎ４または酸化シリコンを含む。前記第１金属接合層と前記第２金属接合層との材質は同じである。前記第１金属接合層の材質は銅、金または銅スズ合金を含む。前記第２金属接合層の、厚さ範囲は１μｍ～５μｍであり、端点値が含まれた。前記基板の、厚さ範囲は３０μｍ～１００μｍであり、端点値が含まれた。
前記チップ構成はフィルタチップである場合、基板の、前記ウェハに向かう表面に、且つ前記機能回路領域に対応する領域にはさらに凹溝９が設けられ、図１９に示すように、基板には、共振回路に対応する凹溝が設けられ、前記凹溝は弧形、または角形の凹溝であってもよく、本実施例においてこれを限定していなく、図１９に示すように、弧形の凹溝である。
また、共振回路における信号をチップの外部に接続しようとすると、さらに、チップの中間にＴＳＶ通孔を配置してもよく、同じように、配置構成は接合領域（即ち、第１金属接合層、第２金属接合層、及びＴＳＶがある領域）と同様であり、図２０の符号２０に示すように、接合構成はウェハにあるパッドと、パッドにある不活性化層と、不活性化層にある第１金属接合層及び第２金属接合層と、順に基板、第２金属接合層、第１金属接合層、不活性化層を貫通し、パッドを露出させるＴＳＶ開孔とを備える。
説明しようとするのは、本発明の構想に基づき、さらにいろんな構成のチップのパッケージング構造を提供でき、本発明の実施例はこれに対して、一々詳しく記載していない。
また、本発明の実施例により提供されたパッケージング方法は、複数のフィルタのウェハ構成を同時にパッケージングすることで、複数のフィルタのパッケージング構造を取得でき、２ｉｎ１、３ｉｎ１、４ｉｎ１などの集約型のフィルタ製品、さらに、デュプレクサ、クアドプレクサ、ヘキサプレクサ、オクタプレクサなどのマルチプレクサ製品を含み、直接的に最小の製品構成及び最適な性能を実現する。
本発明の実施例により提供されたチップのパッケージング構造は以上の実施例に記載のチップのパッケージング方法を採用するから、直接的に従来の工程技術及び機器を利用でき、且つ成熟の材料を有して、全てのタイプのフィルタ（ＳＡＷとＢＡＷという全てのタイプ）のパッケージングに適用されるとともに、単一及び複数のフィルタのパッケージングにも適用され、そして、いろんなセルラー端末の必要な、フィルタが含まれた無線周波数フロントエンドモジュール（ＳＩＰｍｏｄｕｌｅ）のパッケージングに適用される。セルラー端末は２Ｇ/３Ｇ/４Ｇ/５Ｇの携帯電話、ＷｉＦｉ、Ｐａｄ、スマートウォッチ、ＩＯＴ、自動車などの端末シーンにおける端末機器を含む。
本発明の実施例により提供されたチップのパッケージング構造は、以上の実施例に記載のチップのパッケージング方法によってパッケージングすることで得られており、ウェハのパッドに不活性化層を配置し、不活性化層に第１金属接合層を形成し、基板に第２金属接合層を形成し、第１金属接合層と第２金属接合層との接合を介して、基板とウェハとを接合しパッケージングし、基板には第１シールド層が設けられ、前記第１シールド層が第２金属接合層に接続して設けられ、ウェハと基板を接合した後、ウェハに対してハーフカットを行って、第１金属接合層が露出するまで切断し、さらに第２シールド層を形成し、第２シールド層が第１金属接合層と電気的に接続されることにより、第１シールド層と第２金属接合層と第２シールド層と第１金属接合層とからなる電磁シールド構造を得ており、該当シールド構造が閉鎖に類似し、さらに電磁シールド効果を高める。
また、パッドと金属接合層との間には不活性化層が設けられるから、不活性化層は、パッドを金属接合層ではなく、導電構成のみとして機能させることで、パッドの上方且つ金属接合層から避けた位置にシリコン貫通孔を配置し、ウェハと基板との間の機能回路領域をチップのパッケージング構造の外部に電気的に接続させ、即ち、シリコン貫通孔をパッドの上方に配置し、銅柱を配置することで機能回路領域の面積を占有する必要がなくなり、機能回路領域の利用面積を向上させ、チップの体積が小さくなる際、機能回路領域もそれに連れて小さくなることを避け、さらにチップの回路性能を保証する。
説明しようとするのは、本明細書における各実施例に対していずれも漸進という方式で記載し、各実施例が主に説明するのは、他の実施例との相違点であり、各実施例の間の同様または類似の部分について互に参照すればよい。
さらに説明しようとするのは、本明細書において、第１及び第２等のような関係用語は、これらの実体または操作の間にはいずれのこのような実際の関係または順序が存在するように要求しまたは暗示するとは限らなく、ただ１つの実体または操作と他の実体または操作とを区別するために用いられる。そして、用語「含む」、「包含」またはそのいずれの他の変体は、非排他的な包含をカバーすることを目的とすることで、一連の要素を有する物品または機器は、これらの要素だけではなく、さらに明らかに挙げられていない他の要素、またはこのような物品或いは機器の固有要素を含む。より多い限定がない場合、語句「１つ……を含む」によって限定された要素は、前記要素を含む物品または機器には、さらに他の同じ要素が含まれることを排除していない。
開示された実施例に対する前記説明によって、当業者は本発明を実現または使用できる。これらの実施例に対するいろんな補正は、当業者にとって自明であり、本明細書に定義された一般的な原理は、本発明の精神または範囲から逸脱していない場合、他の実施例において実現されることができる。従って、本発明は本明細書に開示されたこれらの実施例に限定されず、本明細書に開示された原理と新規特点と一致する、最も幅広い範囲に合わせなければならない。

Claims (25)

  1. ウェハを提供することであって、前記ウェハは対向配置された第１表面と第２表面とを有し、前記ウェハの第１表面には、少なくとも２つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成されていることと、
    前記パッドに不活性化層を形成することであって、前記不活性化層は中間領域及び中間領域を囲むエッジ領域を含むことと、
    前記不活性化層に第１金属接合層を形成することであって、前記第１金属接合層は、前記不活性化層のエッジ領域を覆うことと、
    基板を提供することであって、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には前記第１金属接合層と接合する第２金属接合層と、前記ウェハと前記基板を接合した後、前記機能回路領域に対応して設けられた第１シールド層とが形成され、且つ、前記第１シールド層が前記第２金属接合層に接続されていることと、
    前記第１金属接合層と前記第２金属接合層とを接合させ、前記第２金属接合層が少なくとも前記不活性化層の中間領域の一部を露出させることで、前記第３表面と、前記不活性化層の前記ウェハから離間した表面とを貼り合わせることと、
    切断凹溝が少なくとも前記第１金属接合層を露出させるように前記ウェハの第２表面から前記基板に対してハーフカットを行うことと、
    前記ウェハの第２表面と前記切断凹溝内に第２シールド層を形成することであって、前記第２シールド層が前記第１金属接合層に電気的に接続されることとを含むことを特徴とするチップのパッケージング方法。
  2. 前記第１金属接合層と前記第２金属接合層とを接合した後、且つ前記ウェハの第２表面から前記基板に対してハーフカットを行うことの前、さらに、
    前記基板の第４表面を薄くすることと、
    前記基板と前記不活性化層の中間領域に対してエッチングを行って、開孔を形成することであって、前記開孔は少なくとも前記基板、前記不活性化層を貫通し、前記パッドを露出させることと、
    前記開孔を充填し、導電構成を形成することとを含むことを特徴とする請求項１に記載のチップのパッケージング方法。
  3. 前記ウェハの第２表面から前記基板に対してハーフカットを行うことの後、さらに、
    前記基板の第４表面を薄くすることと、
    前記基板と前記不活性化層の中間領域に対してエッチングを行って、開孔を形成することであって、前記開孔は少なくとも前記基板、前記不活性化層を貫通し、前記パッドを露出させることと、
    前記開孔を充填し、導電構成を形成することとを含むことを特徴とする請求項１に記載のチップのパッケージング方法。
  4. 前記基板と前記不活性化層の中間領域に対してエッチングを行って、開孔を形成することは、具体的に、
    薄くされた前記基板の前記第３表面から離間した表面で、エッチング工程を介して、順に前記基板、前記第２金属接合層、及び前記不活性化層に対してエッチングを行うことで、前記パッドを露出させ、開孔を形成することとを含むことを特徴とする請求項２または請求項３に記載のチップのパッケージング方法。
  5. 前記開孔を充填し、導電構成を形成した後、さらに、
    前記導電構成の表面にボールマウントを行うことを含むことを特徴とする請求項２または請求項３に記載のチップのパッケージング方法。
  6. 前記不活性化層に前記第１金属接合層を形成することは、具体的に、
    前記不活性化層に第１凹溝を開けることと、
    ダマシン工程で前記第１凹溝を充填し、前記第１金属接合層を形成し、前記第１金属接合層の前記不活性化層から離間した表面を、前記不活性化層の前記パッドから離間した表面に合わせることとを含むことを特徴とする請求項１に記載のチップのパッケージング方法。
  7. 前記第１金属接合層を形成した後、さらに、
    前記第１金属接合層を前記不活性化層の表面に合わせるように、前記第１金属接合層と前記不活性化層の表面を平坦化することを含むことを特徴とする請求項６に記載のチップのパッケージング方法。
  8. 基板を提供することであって、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には第２金属接合層が形成されることは、具体的に、
    対向配置された第３表面と第４表面とを有する基板基体を提供することと、
    前記第３表面に第２凹溝を開けることと、
    ダマシン工程で前記第２凹溝を充填することで、前記第２金属接合層を形成し、前記第２金属接合層の前記基板から離間した表面を、前記第３表面に合わせることと、
    第１シールド層を形成することであって、前記第１シールド層と前記第２金属接合層が接続され、且つ前記ウェハと前記基板が接合された後、第１シールド層が前記機能回路領域に対応することと、を含むことを特徴とする請求項１に記載のチップのパッケージング方法。
  9. 前記第２金属接合層を形成した後、さらに、
    前記第２金属接合層を前記基板基体の表面に合わせるように、前記第２金属接合層と前記基板基体の表面を平坦化することを含むことを特徴とする請求項８に記載のチップのパッケージング方法。
  10. 前記第１シールド層を形成する前、さらに、
    前記第３表面に第３凹溝を開けることであって、前記第３凹溝の位置と、接合された前記ウェハでの機能回路領域の位置とは対向配置されることを含むことを特徴とする請求項８に記載のチップのパッケージング方法。
  11. 前記第１シールド層と前記第２シールド層との材質は、同一の金属材質であることを特徴とする請求項１に記載のチップのパッケージング方法。
  12. 前記第１金属接合層と前記第２金属接合層との材質は、同一の金属材質であることを特徴とする請求項１に記載のチップのパッケージング方法。
  13. 請求項１～１２のいずれか１項に記載のチップのパッケージング方法で製造され形成されたチップのパッケージング構造であって、
    対向配置されたウェハ及び基板であって、前記ウェハの前記基板に向かう表面には、機能回路領域と、前記機能回路領域の周囲にあるパッドとが配置されているウェハ及び基板と、
    前記パッドに位置するとともに、前記基板表面に貼り合わせた不活性化層と、
    前記不活性化層の前記ウェハから離間した表面内にある第１金属接合層と、
    前記基板の、前記ウェハに向かう表面内にある第２金属接合層であって、前記第１金属接合層と前記第２金属接合層との間には接合界面が形成されている第２金属接合層と、
    前記基板内にあり、少なくとも前記基板と前記不活性化層を貫通するとともに、前記パッドに電気的に接続される導電構成と、
    前記基板の前記ウェハに向かう表面を覆い、且つ前記第２金属接合層に電気的に接続される第１シールド層と、
    前記ウェハの前記基板に向かう表面以外の表面、及び前記不活性化層の側壁を覆う第２シールド層とを備えることを特徴とするチップのパッケージング構造。
  14. さらに前記導電構成にあるマウントボールを有することを特徴とする請求項１３に記載のチップのパッケージング構造。
  15. 前記第１シールド層と前記第２シールド層との材質は、同一の金属材質であることを特徴とする請求項１３に記載のチップのパッケージング構造。
  16. 前記第１シールド層の材質は銅、銀、ニッケルまたはニッケル鉄合金であることを特徴とする請求項１５に記載のチップのパッケージング構造。
  17. 前記第１金属接合層と前記第２金属接合層との材質は、同一の金属材質であることを特徴とする請求項１３に記載のチップのパッケージング構造。
  18. 前記第１金属接合層の材質は銅、金または銅スズ合金を含むことを特徴とする請求項１７に記載のチップのパッケージング構造。
  19. 前記第１金属接合層の厚さ範囲は１００ｎｍ～１０００ｎｍであり、端点値が含まれたことを特徴とする請求項１３に記載のチップのパッケージング構造。
  20. 前記不活性化層の厚さ範囲は１μｍ～５μｍであり、端点値が含まれたことを特徴とする請求項１３に記載のチップのパッケージング構造。
  21. 前記不活性化層の材質は、Ｓｉ、アモルファス状態のＡｌＮ、Ｓｉ３Ｎ４または酸化シリコンを含むことを特徴とする請求項１３に記載のチップのパッケージング構造。
  22. 前記第２金属接合層の厚さ範囲は１μｍ～５μｍであり、端点値が含まれたことを特徴とする請求項１３に記載のチップのパッケージング構造。
  23. 前記基板の厚さ範囲は３０μｍ～１００μｍであり、端点値が含まれたことを特徴とする請求項１３に記載のチップのパッケージング構造。
  24. 前記基板の、前記ウェハに向かう表面に、且つ前記機能回路領域に対応する領域にはさらに凹溝が設けられたことを特徴とする請求項１３に記載のチップのパッケージング構造。
  25. 前記チップのパッケージング構造はフィルタを有するチップであり、前記フィルタに対応する前記機能回路領域は、共振回路であることを特徴とする請求項１３に記載のチップのパッケージング構造。
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