CN104140072A - 微机电系统与集成电路的集成芯片及其制造方法 - Google Patents

Abstract

本发明涉及一种微机电系统与集成电路的集成芯片及其制造方法，包括如下步骤：S1：提供第一芯片，包括第一衬底、设置在第一衬底上的隔离部、形成在第一衬底上且具有可动敏感部的微机电系统器件层、形成在可动敏感部下方的第一引线层、设置于微机电系统器件层上的第一电气键合点、以及形成在隔离部内且与第一电气键合点电气连接的电气连接部；S2：提供具有IC集成电路的第二芯片，包括第二引线层、以及第二电气键合点；S3：将第一电气键合点和第二电气键合点键合，第二引线层和第一引线层对称设置在可动敏感部的两侧；S4：将第一衬底于背面进行减薄操作以露出隔离部；S5：在第一衬底的背面上形成与外界电路电气连接的电气连接层。

Description

微机电系统与集成电路的集成芯片及其制造方法

技术领域

本发明涉及一种微机电系统与集成电路的集成芯片及其制造方法。

背景技术

微机电系统（Micro-Electro-Mechanical Systems，简写MEMS）技术是近年来高速发展的一项高新技术。与由传统技术制作的对应器件相比，微机电系统技术制作的器件在体积、功耗、重量及价格方面都有十分明显的优势，而且其采用先进半导体制造工艺，可以实现微机电系统器件的批量制造，目前在市场上，微机电系统器件的主要应用实例包括压力传感器、加速度计、陀螺仪、及硅麦克风等。

微机电系统器件需要与驱动、检测、信号处理等集成电路（CMOS/Bipolar）连接集成在一起以成为一个具有完整独立功能的系统。目前已有的集成方案种类繁多，电路与微机电系统器件制作在同一芯片上称为单片集成，单片集成按制作器件的先后顺序可分为Pre－CMOS及POST－CMOS。Pre－CMOS指先制作微机电系统器件后制作集成电路，该种方案的缺点是微机电系统器件会对后续集成电路工艺有污染问题，且可能污染制造设备，导致后续加工的集成电路失效；POST-CMOS则是在制作完成集成电路后再加工微机电系统器件，但加工微机电系统器件一般需要高温工艺，而高温工艺又将导致已加工完毕的电路失效。上述各问题虽可采取一定方法解决，但一般又会导致工艺复杂化，成本增加，因此单片集成工艺的使用范围受到限制，所以造成相当部分的器件不能采用该种方法。

另一种集成化方案是将微机电系统器件与集成电路封装在同一管壳内的多芯片模块集成化。该方案首先将微机电系统器件和集成电路分别单独进行制造，然后将两者相邻地安装在同一基板上，并通过引线键合将两者进行电气连接，再进行陶瓷或金属封装以完成集成，该种方案的缺点一是由于两者之间的电连接由较长引线实现，会引入较多干扰信号，进而导致整体性能下降，二是由于微机电系统器件一般是大小在微米数量极的可动部件，而这些部件较为脆弱，因此封装集成时不能采用塑料封装，而需采用陶瓷或金属封装，这样增加了成本，通常微机电系统器件的封装成本是微机电系统器件本身成本的10~100倍。

因此，如何解决现有技术存在的缺点以实现低成本集成化方案已成为本领域技术人员亟待解决的技术课题。

发明内容

本发明的目的之一在于提供一种可提高灵敏度微机电系统与集成电路的集成芯片。

为实现前述目的，本发明采用如下技术方案：一种微机电系统与集成电路的集成芯片，包括第一芯片，所述第一芯片包括衬底、设置在所述衬底上且具有可动敏感部的微机电系统器件层、设置在所述可动敏感部下方的第一引线层、以及设置在所述微机电系统器件层上的第一电气键合点，所述微机电系统与集成电路的集成芯片还包括设置在第一芯片上且具有IC集成电路的第二芯片、以及设置在第一芯片上的电气连接层，所述第二芯片包括第二引线层、以及与所述第一电气键合点键合的第二电气键合点，所述第二引线层和第一引线层对称设置在所述可动敏感部的两侧，所述第一芯片还包括用以将第一电气键合点与电气连接层电气连接的电气连接部。

作为本发明的进一步改进，所述第一芯片还包括设置于所述衬底内且围设在电气连接部外围的隔离部。

作为本发明的进一步改进，所述隔离部包括贯通衬底的通孔、位于所述通孔内的多晶硅层和围设在所述多晶硅层外围的氧化硅层。

作为本发明的进一步改进，所述隔离部包括贯通衬底的通孔和填充所述通孔的氧化硅。

作为本发明的进一步改进，所述衬底包括朝向所述第二芯片的正面和相对所述正面设置的背面，所述电气连接层设置在所述衬底的背面。

作为本发明的进一步改进，所述隔离部自所述衬底的正面朝所述衬底的背面延伸贯通所述衬底。 

作为本发明的进一步改进，所述隔离部呈环形。

作为本发明的进一步改进，所述第二电气键合点位于所述可动敏感部的外侧。

作为本发明的进一步改进，所述第一芯片上还包括设置于所述微机电系统器件层上且位于所述第一电气键合点外侧的第一封装环，所述第二芯片还包括与所述第一封装环键合并位于所述第二电气键合点外侧的第二封装环。

作为本发明的进一步改进，所述第一电气键合点和第一封装环由锗材料所形成，与由锗材料所形成的第一电气键合点和第一封装环分别键合的所述第二电气键合点和第二封装环由铝材料所形成；或者，所述第一电气键合点和第一封装环由金材料所形成，与由金材料所形成的第一电气键合点和第一封装环分别键合的所述第二电气键合点和第二封装环由多晶硅材料所形成。

本发明的另一目的在于提供一种可提高灵敏度、减小封装体积和封装成本的微机电系统与集成电路的集成芯片及其制造方法。

为实现前述目的，本发明采用如下技术方案：一种微机电系统与集成电路的集成芯片的制造方法，包括如下步骤：

S1：提供第一芯片，所述第一芯片包括具有相对设置的正面和背面的第一衬底、设置在所述第一衬底上并自衬底的正面朝背面延伸形成的隔离部、形成在第一衬底正面且具有可动敏感部的微机电系统器件层、形成在所述可动敏感部下方的第一引线层、设置于所述微机电系统器件层上的第一电气键合点、以及形成在隔离部内且与第一电气键合点电气连接的电气连接部；

S2：提供具有IC集成电路的第二芯片，所述第二芯片包括第二衬底、设置在第二衬底上的第二引线层、以及设置在所述第二衬底上的第二电气键合点；

S3：将所述第一电气键合点和第二电气键合点键合，所述第二引线层和第一引线层对称设置在所述可动敏感部的两侧；

S4：将所述S3步骤键合后的第一芯片的第一衬底于背面进行减薄操作以露出隔离部；

S5：在所述S4步骤减薄后的第一衬底的背面上形成与外界电路电气连接的电气连接层。

作为本发明的进一步改进，所述S1步骤中提供的第一芯片采用如下工艺实现：

S11：提供第一衬底，所述第一衬底包括相对设置的正面和背面，在所述第一衬底的正面进行氧化并得到氧化层；

S12：在所述S11步骤中得到的氧化层上作图形成一通孔图形；

S13：按照所述S12步骤中得到通孔图形在所述第一衬底上形成通孔，形成于所述通孔中间并被所述通孔包围的所述电气连接部；

S14：在所述S13步骤中得到的通孔内先淀积一层氧化硅层，然后用多晶硅将淀积有氧化硅层的通孔填满以形成多晶硅层，氧化硅层和多晶硅层组合形成所述隔离部；

S15：去除S11步骤中形成的氧化层；

S16：在去除氧化层的第一衬底的正面形成具有可动敏感部的微机电系统器件层和第一引线层，第一引线层位于可动敏感部的下方，在微机电系统器件层上形成与S13步骤中形成的电气连接部电气连接的第一电气键合点。

作为本发明的进一步改进，所述S14步骤还可以采用如下步骤代替：S14’：在所述S13步骤中得到的通孔内淀积氧化硅以形成所述隔离部。

作为本发明的进一步改进，所述第一电气键合点的材料为锗，所述第二电气键合点的材料为铝。

作为本发明的进一步改进，所述第一电气键合点的材料为金，所述第二电气键合点的材料为多晶硅。

作为本发明的进一步改进，所述第二电气键合点位于所述可动敏感部的外侧。

作为本发明的进一步改进，所述S1步骤中所提供的第一芯片还包括位于第一电气键合点外侧的第一封装环，所述S2步骤中所提供的第二芯片还包括位于第二电气键合点外侧的第二封装环。

作为本发明的进一步改进，所述S5步骤的电气连接层具体采用如下工艺形成：

S51：在所述S4步骤减薄后的第一衬底的背面淀积氧化硅以形成氧化层；

S52：去除部分氧化层以露出电气连接部，然后淀积第一金属层并形成金属走线；

S53：再淀积一层钝化层；

S54：去除部分钝化层使部分金属走线露出，同时在露出的金属走线上淀积第二金属层；

S55：采用球栅阵列封装技术在第二金属层上形成焊接凸点。

本发明的有益效果是：本发明通过上述微机电系统与集成电路的集成芯片的制造方法实现圆片级集成封装，减小了微机电系统与集成电路的集成芯片的尺寸，又由于使第一芯片和第二芯片键合，通过在第二芯片上设置第二引线层，且该第二引线层与第一引线层对称设置在可动敏感部的两侧，从而合理利用了微机电系统器件层和集成电路之间的键合间隙，将寄生电容有效利用为检测电容，提高了该微机电系统与集成电路的集成芯片的灵敏度。

附图说明

图1为本发明具体实施方式中的微机电系统与集成电路的集成芯片的结构示意图。

图2至图7为制备图1的微机电系统与集成电路的集成芯片的第一芯片的流程图。

图8为图1的微机电系统与集成电路的集成芯片的第二芯片的结构图。

图9至图19为制备图1中微机电系统与集成电路的集成芯片的部分流程图。

图20为本发明具体实施方式中另一实施例的微机电系统器件中第一芯片的俯视图。

图21为本发明具体实施方式中另一实施例中微机电系统器件的第一芯片的俯视图。

图22为图6的第一芯片的衬底制备过程中的另一种结构示意图。

具体实施方式

请参见图1，本发明一实施例中的微机电系统与集成电路的集成芯片10包括第一芯片1、与第一芯片1键合设置且具有IC集成电路（未图示）的第二芯片2、以及设置在第一芯片1上用以与外界电路电气连接的电气连接层3。在本实施例中，电气连接层3对应的外界电路为ASIC电路。

第一芯片1包括第一衬底11、设置在第一衬底11上的氧化层12、设置在氧化层12上的第一引线层13、牺牲层14和微机电系统器件层15、设置在微机电系统器件层15上的第一电气键合点16和第一封装环17、设置在第一衬底11内的电气连接部18、以及设置于第一衬底11内且围设在电气连接部18外围的隔离部19。第一衬底11具有相对设置的正面111和背面112。氧化层12位于第一衬底11的正面111。电气连接层3设置在第一衬底11的背面112。第一衬底11的正面111朝向第二芯片2。第一引线层13实现信号输出。该第一衬底11可为硅衬底。

上述第一芯片1可视为微机电系统（MEMS）器件，第一芯片1可以为加速器或者陀螺仪等微机电系统器件。微机电系统器件层15为活动结构。微机电系统器件层15包括窄槽151、由窄槽151形成的可动敏感部152、以及位于可动敏感部152外侧的固定部153。窄槽151通过光刻及刻蚀得到。第一引线层13位于可动敏感部152的下方。第一电气键合点16和第一封装环17固定在固定部153上，且第一封装环17位于第一电气键合点16的外侧。上述第一电气键合点16的材料为锗或者金，第一封装环17的材料同第一电气键合点16的材料。

电气连接部18将第一电气键合点16和电气连接层3电气连接。隔离部19围设在电气连接部18的外围，从而将电气连接部18与第一衬底11的其他部分电气隔离。

隔离部19自第一衬底11的正面111朝背面112延伸并贯通第一衬底11。在本实施例中，该电气连接部18的截面形状呈圆形，隔离部19呈环形。该电气连接部18也可以为其他形状，如为四边形或者为椭圆形，而隔离部19也可以为与电气连接部18相对应的其他形状。

在本实例中，隔离部19包括贯通第一衬底11的通孔191、位于通孔191内的多晶硅层192和围设在多晶硅层192外围的氧化硅层193。诚然，上述多晶硅层192和氧化硅层193也可以均由填充于通孔191内的氧化硅代替。

第二芯片2包括具有相对设置的第一表面26和第二表面25的第二衬底21、设置在第二衬底21的第二表面25上的第二引线层24、以及设置在第二衬底21的第二表面25上的第二电气键合点22和第二封装环23。第二封装环23位于第二电气键合点22的外侧。第二芯片2的第二表面25朝向第一芯片1。第二电气键合点22与第一电气键合点16键合，第二封装环23与第一封装环17键合。第二引线层24同第一引线层13相同，用以实现信号的输出。第一引线层24和第二引线层13以可动敏感部152作为对称轴，对称设置在可动敏感部152的两侧。

由于第二引线层24和第一引线层13对称设置在可动敏感层152的两侧，所以，可将第一芯片1中的微机电系统器件层15的平面运动所带来的位移变化转化为上下对称的分差电容变化，从而有效的提高了第一芯片1的灵敏度，进而提高微机电系统与集成电路的集成芯片10的灵敏度。在本实施例中，第二芯片2设置在第一芯片1的上方，电气连接层3位于第一芯片1的下方，第一引线层13和第二引线层13分别相对设置在可动敏感层152的上下两侧。

在本实施例中，上述第一电气键合点16、第一封装环17、第二电气键合点22以及第二封装环23的材料可以按如下方式选择：当第一电气键合点16和第一封装环17由锗材料所形成时，与由锗材料所形成的第一电气键合点16和第一封装环17分别键合的第二电气键合点22和第二封装环23则由铝材料所形成。当第一电气键合点16和第一封装环17由金材料所形成时，与由金材料所形成的第一电气键合点16和第一封装环17分别键合的第二电气键合点22和第二封装环23则由多晶硅材料所形成。通过采用上述材料，使得第一电气键合点16、第二电气键合点22和第一封装环17、第二封装环23厚度薄，从而减小了微机电系统与集成电路的集成芯片10整体的体积。

电气连接层3包括采用球栅阵列 (Ball Grid Array,简称BGA)封装技术形成的焊接凸点4。

由于上述微机电系统与集成电路的集成芯片10设置有与第一芯片1键合的第二芯片2，第二芯片2具有第二引线层24，且第二引线层24与第一引线层13对称设置在可动敏感部152两侧，所以可合理利用第一芯片1和第二芯片2之间的键合间隙，将寄生电容有效利用为检测电容，提高了微机电系统与集成电路的集成芯片10的灵敏度。

本发明的微机电系统与集成电路的集成芯片10的制备方法包括如下述的S1步骤至S6步骤。

请结合图7，S1：提供第一芯片1。第一芯片1包括具有相对设置的正面111和背面112的第一衬底11、设置在第一衬底11正面111的氧化层12、设置在氧化层12上的第一引线层13、牺牲层14和微机电系统器件器件层15、设置在微机电系统器件层15上的第一电气键合点16和第一封装环17、设置在第一衬底11上且自第一衬底11的正面111朝背面112延伸形成的隔离部19、以及形成在隔离部19内且与微机电系统器件层15电气连接的电气连接部18。第一引线层13可实现信号输出。该第一衬底11可为硅衬底。

上述微机电系统器件层15包括窄槽151、由窄槽151形成的可动敏感部152、以及位于可动敏感部152外侧的固定部153。窄槽151通过光刻及刻蚀得到。第一引线层13位于可动敏感层152的下方。第一电气键合点16和第一封装环17固定在固定部153上，且第一封装环17位于第一电气键合点16的外侧。该第一芯片1可视为微机电系统器件，该微机电系统器件可以为加速器或者陀螺仪等微机电系统器件。

请结合图2至图7，上述S1步骤中的第一芯片1具体采用如下述S11步骤至S16步骤工艺实现。

请结合图2，S11：提供第一衬底11。第一衬底11包括相对设置的正面111和背面112，在第一衬底1的正面111上进行氧化并得到氧化层113。该氧化层113为氧化硅材料。该氧化层113的形成可以采用低压化学气相淀积（LPCVD）或者等离子体化学气相淀积（PECVD）或者热氧化等工艺方式。

请结合图3，S12：在S11步骤中得到的氧化层113上作图形成一通孔图形114。在本步骤中，通孔图形114主要通过光刻、干法刻蚀，或者光刻、湿法刻蚀等工艺去除氧化层113上的部分氧化硅而得到的。在本实施例中，在氧化层113上共形成有四个通孔图形114，并且该通孔图形114呈环形。氧化层113主要其掩膜作用。

请结合图4，S13：采用深槽反应例子刻蚀（DRIE）工艺按照S12步骤中得到通孔图形在第一衬底11上进行刻蚀从而形成通孔115，与此同时，形成于通孔115中间并被该通孔115包围的电气连接部18。从本步骤中可看出，该电气连接部18是通过通孔115在第一衬底11上隔离所形成的。由于在步骤S12步骤中形成有四个通孔图形且通孔图形呈环形，所以在本步骤中，对应形成四个环形的通孔115，同时，对应的的四个电气连接部18的截面形状为圆形。

请结合图5，S14：在S13步骤中得到的通孔内先淀积一层氧化硅层191，然后用多晶硅将淀积有氧化硅层191的通孔填满以形成多晶硅层192，氧化硅层191和多晶硅层192组合形成隔离部19。由于在步骤S13中形成有四个呈环形的通孔，所以，在本步骤中，对应形成四个呈环形的隔离部19。

请参见图6，S15：去除S11步骤中形成的氧化层。

请参见图7，S16：在去除氧化层的第一衬底11的正面111上形成具有可动敏感部152的微机电系统器件层15、位于可动敏感部152下方且可实现信号输出的第一引线层13等。在微机电系统器件层15上形成与S13步骤中形成的电气连接部18电气连接的第一电气键合点16、以及在微机电系统器件层15上形成第一封装环17。在本步骤中，微机电系统器件层15和第一引线层13等为现有技术中常用手段，如，微机电系统器件层15可采用外延多晶硅工艺，故在此不在赘述。

上述S14步骤还可以采用如下步骤代替：S14’：在S13步骤中得到的通孔内淀积氧化硅以形成隔离部19’。请参见图22。

请结合图8，S2：提供具有IC集成电路的第二芯片2。第二芯片2包括具有相对设置的第一表面26和第二表面25的第二衬底21、设置在第二衬底21上的第二引线层24、以及设置在第二衬底26上的第二电气键合点22和第二封装环23。第二引线层24同第一引线层一样，可实现信号输出。第二电气键合点22位于第二引线层24的外侧，第二封装环23位于第二电气键合点22的外侧。

请参见图9和图10，S3：将第一电气键合点16和第二电气键合点22键合，第一封装环17和第二封装环23键合，第一引线层13和第二引线层24对称在可动敏感部152的两侧。在本实施例中，第二芯片2设置在第一芯片1的上方，第一引线层13和第二引线层24相对设置在可动敏感部152的上下两侧。

请参见图11和图12，S4：将S3步骤键合后的第一芯片1的第一衬底11于背面112进行减薄操作以露出隔离部19。在本步骤中，通过CMP减薄的方式实现对第一衬底11的减薄。减薄后，与第一衬底11的正面111相对设置的减薄面仍然称为背面112。

由于在S23步骤和S24步骤中形成的四个截面形状为圆形的电气连接部18，所以于第一衬底11的背面112可观察到，截面形状呈四个圆形的电气连接部18，并且在本实施例中，该电气连接部18对称设置在第一衬底11的两端。诚然，该电气连接部18’还可以设置成其他形状和数量，如数量设置成六个截面呈四边形或者椭圆形的电气连接部18’，而与其对应的隔离部19’也呈其他形状，排布方式也可根据具体的设计而形成其他的排布方式，请参见图20和图21。

请参见图19，S5：在所述S4步骤减薄后的第一衬底11的背面112上形成与外界电路电气连接的电气连接层3。

请结合图13至图19，上述S5步骤中的电气连接层具体采用如下述S51步骤至S55步骤工艺实现。

请结合图13，S51：在S4步骤减薄后的第一衬底111的背面112上淀积氧化硅形成氧化层301。该氧化层301主要起掩膜作用。氧化层301的制备方法为采用各种淀积工艺，如：低压化学气相淀积（LPCVD）或者等离子体化学气相淀积（PECVD）或者热氧化等工艺方法。

请结合图14至图16，S52：通过光刻、干法刻蚀，或者光刻、湿法腐蚀等工艺去除部分氧化层301以露出电气连接部18。然后淀积第一金属层302并形成金属走线303。金属走线303中部分为电连接信号布线。金属走线303可以根据不同的设计需要、外界电路的不同结构形式来调整布线形式。其目的为合理排布电气连接点，实现与外界电路等的优化连接。在本实施例中，电气连接层3对应的外界电路为ASIC电路。

S53：再淀积一层钝化层（未图示）作为保护层。该钝化层可以采用氧化硅或者氮化硅材料。其制备方法采用各种淀积工艺，如：低压化学气相淀积（LPCVD）或等离子体化学气相淀积（PECVD）或者热氧化等工艺方法。其目的为将S52步骤中形成的金属走线303与外界隔开，起屏蔽的作用。

请结合图17和图18，S54：去除部分S53步骤中形成的钝化层使金属走线303中需要与外界键合的部分露出，同时在露出的金属走线303上淀积第二金属层304。在本步骤中所形成的第二金属层304的材料为铝或者金。

请参见图19，S55：采用球栅阵列封装技术在第二金属层305上形成焊接凸点4。

上述S1和S2步骤中，当形成第一电气键合点16的材料为锗时，形成第二电气键合点22的材料为铝；当形成第一电气键合点16的材料为金，形成第二电气键合点22的材料为多晶硅。形成第二封装环23的材料同形成第二电气键合点22的材料通过采用上述材料的搭配，使第一电气键合点16、第二电气键合点22和第一封装环17、第二封装环23的厚度薄，从而减小微机电系统器件10整体的体积。

通过上述微机电系统与集成电路的集成芯片10的制造方法可实现圆片级集成封装（Wafer Level Chip Scale Packaging，简称WLCSP），减小了微机电系统与集成电路的集成芯片10的尺寸，又由于使第一芯片1和第二芯片2键合，通过在第二芯片2上设置第二引线层24，且该第二引线层24与第一引线层13对称设置在可动敏感部152的两侧，从而合理利用了微机电系统器件层15和集成电路之间的键合间隙，将寄生电容有效利用为检测电容，提高了该微机电系统与集成电路的集成芯片10的灵敏度。

综上所述：本发明的微机电系统与集成电路的集成芯片10具有如下优点：

1、实现微机电系统与集成电路的集成芯片10的圆片级集成封装，减小了微机电系统与集成电路的集成芯片10的体积。

2、通过在第二芯片2上设置第二引线层24，且该第二引线层24与第一引线层13对称设置在可动敏感部152的两侧，从而合理利用了微机电系统器件层15和集成电路之间的键合间隙，将寄生电容有效利用为检测电容，提高了该微机电系统与集成电路的集成芯片10的灵敏度。

3、由于采用第一芯片1和第二芯片2键合且使第一芯片1的可动敏感部152形成在密封空间内，而划片在微机电系统与集成电路的集成芯片10被密封后进行，所以可解决微机电系统与集成电路的集成芯片10的可动敏感部152在划片时易于受损的问题，避免了采用激光等昂贵的划片方法，节约了成本。

4、由于采用第一芯片1和第二芯片2键合且使第一芯片1的可动敏感部152形成在密封空间内，可在集成时完成对微机电系统与集成电路的集成芯片10的真空密封或将微机电系统与集成电路的集成芯片10密闭在某些特定惰性气体中。除此以外，在后续封装中可以采用塑料封装方式，而非昂贵的金属或陶瓷封装，降低了封装成本。

5、同样，由于采用第一芯片1和第二芯片2键合且使第一芯片1的可动敏感部152形成在密封空间内，所以该微机电系统与集成电路的集成芯片10能实现电磁屏蔽的效果。

6、在上述微机电系统与集成电路的集成芯片10制备方法中，由于第一电气键合点16和第二电气键合点22、第一封装环17和第二封装环23对应采用锗材料和铝材料或者对应采用金材料和多晶硅材料，所以可减薄第一电气键合点16和第二电气键合点22、第一封装环17和第二封装环23的厚度，从而也减小了微机电系统与集成电路的集成芯片10整体的体积。

尽管为示例目的，已经公开了本发明的优选实施方式，但是本领域的普通技术人员将意识到，在不脱离由所附的权利要求书公开的本发明的范围和精神的情况下，各种改进、增加以及取代是可能的。

Claims (18)

1.一种微机电系统与集成电路的集成芯片，包括第一芯片，所述第一芯片包括衬底、设置在所述衬底上且具有可动敏感部的微机电系统器件层、设置在所述可动敏感部下方的第一引线层、以及设置在所述微机电系统器件层上的第一电气键合点，其特征在于：所述微机电系统与集成电路的集成芯片还包括设置在第一芯片上且具有IC集成电路的第二芯片、以及设置在第一芯片上的电气连接层，所述第二芯片包括第二引线层、以及与所述第一电气键合点键合的第二电气键合点，所述第二引线层和第一引线层对称设置在所述可动敏感部的两侧，所述第一芯片还包括用以将第一电气键合点与电气连接层电气连接的电气连接部。

2.根据权利要求1所述的微机电系统与集成电路的集成芯片，其特征在于：所述第一芯片还包括设置于所述衬底内且围设在电气连接部外围的隔离部。

3.根据权利要求2所述的微机电系统与集成电路的集成芯片，其特征在于：所述隔离部包括贯通衬底的通孔、位于所述通孔内的多晶硅层和围设在所述多晶硅层外围的氧化硅层。

4.根据权利要求2所述的微机电系统与集成电路的集成芯片，其特征在于：所述隔离部包括贯通衬底的通孔和填充所述通孔的氧化硅。

5.根据权利要求3或4所述的微机电系统与集成电路的集成芯片，其特征在于：所述衬底包括朝向所述第二芯片的正面和相对所述正面设置的背面，所述电气连接层设置在所述衬底的背面。

6.根据权利要求5所述的微机电系统与集成电路的集成芯片，其特征在于：所述隔离部自所述衬底的正面朝所述衬底的背面延伸贯通所述衬底。

7.根据权利要求2所述的微机电系统与集成电路的集成芯片，其特征在于：所述隔离部呈环形。

8.根据权利要求1所述的微机电系统与集成电路的集成芯片，其特征在于：所述第二电气键合点位于所述可动敏感部的外侧。

9.根据权利要求8所述的微机电系统与集成电路的集成芯片，其特征在于：所述第一芯片上还包括设置于所述微机电系统器件层上且位于所述第一电气键合点外侧的第一封装环，所述第二芯片还包括与所述第一封装环键合并位于所述第二电气键合点外侧的第二封装环。

10.根据权利要求9所述的微机电系统与集成电路的集成芯片，其特征在于：所述第一电气键合点和第一封装环由锗材料所形成，与由锗材料所形成的第一电气键合点和第一封装环分别键合的所述第二电气键合点和第二封装环由铝材料所形成；或者，所述第一电气键合点和第一封装环由金材料所形成，与由金材料所形成的第一电气键合点和第一封装环分别键合的所述第二电气键合点和第二封装环由多晶硅材料所形成。

11.一种微机电系统与集成电路的集成芯片的制造方法，其特征在于：所述方法包括如下步骤：

S1：提供第一芯片，所述第一芯片包括具有相对设置的正面和背面的第一衬底、设置在所述第一衬底上并自衬底的正面朝背面延伸形成的隔离部、形成在第一衬底正面且具有可动敏感部的微机电系统器件层、形成在所述可动敏感部下方的第一引线层、设置于所述微机电系统器件层上的第一电气键合点、以及形成在隔离部内且与第一电气键合点电气连接的电气连接部；

S2：提供具有IC集成电路的第二芯片，所述第二芯片包括第二衬底、设置在第二衬底上的第二引线层、以及设置在所述第二衬底上的第二电气键合点；

S3：将所述第一电气键合点和第二电气键合点键合，所述第二引线层和第一引线层对称设置在所述可动敏感部的两侧；

S4：将所述S3步骤键合后的第一芯片的第一衬底于背面进行减薄操作以露出隔离部；

S5：在所述S4步骤减薄后的第一衬底的背面上形成与外界电路电气连接的电气连接层。

12.根据权利要求11所述的微机电系统与集成电路的集成芯片的制造方法，其特征在于：所述S1步骤中提供的第一芯片采用如下工艺实现：

S11：提供第一衬底，所述第一衬底包括相对设置的正面和背面，在所述第一衬底的正面进行氧化并得到氧化层；

S12：在所述S11步骤中得到的氧化层上作图形成一通孔图形；

S13：按照所述S12步骤中得到通孔图形在所述第一衬底上形成通孔，形成于所述通孔中间并被所述通孔包围的所述电气连接部；

S14：在所述S13步骤中得到的通孔内先淀积一层氧化硅层，然后用多晶硅将淀积有氧化硅层的通孔填满以形成多晶硅层，氧化硅层和多晶硅层组合形成所述隔离部；

S15：去除S11步骤中形成的氧化层；

S16：在去除氧化层的第一衬底的正面形成具有可动敏感部的微机电系统器件层和第一引线层，第一引线层位于可动敏感部的下方，在微机电系统器件层上形成与S13步骤中形成的电气连接部电气连接的第一电气键合点。

13.根据权利要求12所述的微机电系统与集成电路的集成芯片的制造方法，其特征在于：所述S14步骤还可以采用如下步骤代替：S14’：在所述S13步骤中得到的通孔内淀积氧化硅以形成所述隔离部。

14.根据权利要求11所述的微机电系统与集成电路的集成芯片的制造方法，其特征在于：所述第一电气键合点的材料为锗，所述第二电气键合点的材料为铝。

15.根据权利要求11所述的微机电系统与集成电路的集成芯片的制造方法，其特征在于：所述第一电气键合点的材料为金，所述第二电气键合点的材料为多晶硅。

16.根据权利要求11所述的微机电系统与集成电路的集成芯片的制造方法，其特征在于：所述第二电气键合点位于所述可动敏感部的外侧。

17.根据权利要求16所述的微机电系统与集成电路的集成芯片的制造方法，其特征在于：所述S1步骤中所提供的第一芯片还包括位于第一电气键合点外侧的第一封装环，所述S2步骤中所提供的第二芯片还包括位于第二电气键合点外侧的第二封装环。

18.根据权利要求11所述的微机电系统与集成电路的集成芯片的制造方法，其特征在于：所述S5步骤的电气连接层具体采用如下工艺形成：

S51：在所述S4步骤减薄后的第一衬底的背面淀积氧化硅以形成氧化层；

S52：去除部分氧化层以露出电气连接部，然后淀积第一金属层并形成金属走线；

S53：再淀积一层钝化层；

S54：去除部分钝化层使部分金属走线露出，同时在露出的金属走线上淀积第二金属层；

S55：采用球栅阵列封装技术在第二金属层上形成焊接凸点。