JP6931498B2 - チップのパッケージング方法及びパッケージング構成 - Google Patents
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Description
チップのパッケージング方法であって、前記方法において、
ウェハを提供し、前記ウェハは対向配置された第1表面と第2表面とを有し、前記ウェハの第1表面には、少なくとも2つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成され、
前記パッドに不活性化層を形成し、
前記不活性化層に第1接合層を形成し、
基板を提供し、前記基板は対向配置された第3表面と第4表面とを有し、前記基板の第3表面内には第2接合層が形成され、
前記第1接合層と前記第2接合層とを接合させ、前記第3表面と、前記不活性化層の前記ウェハから離間した表面とを貼り合わせ、
前記基板を薄くすることで、薄くされた基板を取得し、
開孔を作り出し、前記開孔は少なくとも順に前記基板、前記不活性化層を貫通し、前記パッドを露出させ、
前記開孔を充填し、
隣接する前記パッドの間の領域に沿って切断することで、複数のチップのパッケージング構成を形成する。
前記不活性化層に第1凹溝を開けて、
ダマシン工程で前記第1凹溝を充填し、前記第1接合層を形成し、前記第1接合層の前記不活性化層から離間した表面を、前記不活性化層の前記パッドから離間した表面に合わせる。
前記第1接合層を前記不活性化層の表面に合わせるように、前記第1接合層と前記不活性化層の表面を平坦化することを含む。
対向配置された第3表面と第4表面とを有する基板基体を提供し、
前記第3表面に第2凹溝を開け、
ダマシン工程で前記第2凹溝を充填することで、前記第2接合層を形成し、前記第2接合層は前記基板から離間した表面が、前記第3表面に合わせることを含む。
前記第3表面に第3凹溝を設け、前記第3凹溝の位置と、接合された前記ウェハでの機能回路領域の位置とは対向配置されることを含む。
前記第2接合層を前記基板基体の表面に合わせるように、前記第2接合層と前記基板基体の表面を平坦化することを含む。
前記薄くされた基板の前記第3表面から離間した表面で、エッチング工程を介して、順に前記基板、前記第2接合層及び前記不活性化層に対してエッチングを行って、前記パッドを露出させるように、開孔を形成する。
前記薄くされた基板の前記第3表面から離間した表面で、エッチング工程を介して、順に前記基板、前記第2接合層、前記第1接合層及び前記不活性化層に対してエッチングを行うことで、前記パッドを露出させるように、開孔を形成することを含む。
充填された開孔の上方にボールマウントを行うことを含む。
対向配置されたウェハ及び基板であって、前記ウェハの前記基板に向かう表面には、機能回路領域と、前記機能回路領域の周囲にあるパッドとが配置されるウェハ及び基板と、
前記パッドに位置するとともに、前記基板表面に貼り合わせた不活性化層と、
前記不活性化層の前記ウェハから離間した表面内にある第1接合層と、
前記基板の、前記ウェハに向かう表面内にある第2接合層であって、前記第1接合層と前記第2接合層との間には接合界面が形成される第2接合層と、
前記基板内にある導電構成であって、少なくとも前記基板と前記不活性化層を貫通するとともに、前記パッドに電気的に接続される導電構成と、を備える。
対向配置された第1表面及び第2表面であって、前記第1表面には少なくとも2つの第2機能回路領域と、前記第2機能回路領域の周囲にある複数の第2パッドが形成される第1表面及び第2表面と、
前記第2パッドに形成された第2不活性化層であって、前記第2接合層は前記第2不活性化層の前記第2パッドから離間した表面内にある第2不活性化層と、を備える。
ウェハを提供し、前記ウェハは対向配置された第1表面と第2表面とを有し、前記ウェハの第1表面には、少なくとも2つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成され、
前記パッドに不活性化層を形成し、
前記不活性化層に第1接合層を形成し、
基板を提供し、前記基板は対向配置された第3表面と第4表面とを有し、前記基板の第3表面内には第2接合層が形成され、
前記第1接合層と前記第2接合層とを接合させ、前記第3表面と、前記不活性化層の前記ウェハから離間した表面とを貼り合わせ、
前記基板を薄くすることで、薄くされた基板を取得し、
開孔を作り出し、前記開孔は少なくとも順に前記基板、前記不活性化層を貫通し、前記パッドを露出させ、
前記開孔を充填し、
隣接する前記パッドの間の領域に沿って切断することで、複数のチップのパッケージング構成を形成する。
S101:ウェハを提供する。
前記ウェハは対向配置された第1表面と第2表面とを有し、前記ウェハの第1表面には、少なくとも2つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成される。
図4に示すように、パッド12に不活性化層2を形成し、説明しようとするのは、不活性化層2はパッドの一部の領域をカバーし不活性化、絶縁という作用を実現すればよく、本実施例において、不活性化層の具体的な位置を限定していない。本実施例において、不活性化層の形成工程は堆積工程であってもよく、堆積するようにパッドの表面に不活性化層を形成する。不活性化層の材質はSi、アモルファス状態のAlN、Si3N4または酸化シリコンのうちの1種であってもよい。不活性化層の堆積をうまく実施するために、好ましくは、隣接する2つの機能回路領域の間のパッドに形成された不活性化層は、1つの領域として接続されることで、不活性化層の製造がうまく実施される。
説明しようとするのは、本実施例において、第1接合層の形成の具体的な方式を限定するものではなく、後続を保証するために、第1接合層と第2接合層とを接合した後、基板の表面と不活性化層の表面とを貼り合わせる。
本実施例において、基板の提供は以下を含む。
対向配置された第3表面と第4表面とを有する基板基体を提供し、
図7に示すように、基板4の第3表面に第2凹溝40を開けて、
図8に示すように、ダマシン工程で前記第2凹溝40を充填することで、前記第2接合層5を形成し、前記第2接合層5は前記基板4の表面から離間し、前記第3表面に合わせる。
即ち、図8に示すように、第2接合層5の上面を基板4の上面に合わせる。
図9に示すように、接合工程で、第1接合層と第2接合層とを接合するとともに、不活性化層の表面と基板の表面とをぴったりと貼り合わせる。
図10に示すように、後続の開孔の作り出しのために準備するように、基板を薄くするから、薄くされた基板4’の厚さは開孔の要求に達する。本実施例において、薄くされた基板の具体的な厚さを限定するものではなく、後続の開孔の作り出しをうまく実施して、チップの確実性の要求を満たすために、好ましくは、薄くされた基板の、厚さHの範囲は30μm〜100μmであり、端点値が含まれる。
図11に示すように、基板の薄くされた面からエッチングを行って、順に基板基体と不活性化層に対してエッチングを行うことで、開孔6を取得し、開孔6はパッド12を露出させる。
前記開孔に導電材料を充填し、導電構成7を形成し、ウェハでのパッドを外部に電気的に接続させる。本実施例において、他の素子に直接的に電気的に接続されるチップ構成を形成するために、開孔を充填し、導電構成を形成した後、さらに、充填された開孔の上方にボールマウントを行って、マウントボールが導電構成に電気的に接続されることを含む。図13を参照すればよい。
対向配置されたウェハ1及び基板4’であって、前記ウェハ1の前記基板4’に向かう表面には、機能回路領域と、前記機能回路領域の周囲にあるパッド12とが配置されるウェハ1及び基板4’と、
前記パッド12に位置するとともに、前記基板4’の表面に貼り合わせた不活性化層2と、
前記不活性化層2の前記ウェハ1から離間した表面内にある第1接合層3と、
前記基板4’の前記ウェハ1に向かう表面内にある第2接合層5であって、前記第1接合層3と前記第2接合層5との間には接合界面が形成される第2接合層5と、
前記基板4’内にある導電構成7であって、少なくとも前記基板4’と前記不活性化層2を貫通するとともに、前記パッド12に電気的に接続される導電構成7とを備える。
Claims (23)
- チップのパッケージング方法であって、
ウェハを提供することであって、前記ウェハは対向配置された第1表面と第2表面とを有し、前記ウェハの第1表面には、少なくとも2つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成されることと、
前記パッドに不活性化層を形成することと、
前記不活性化層に第1接合層を形成することと、
基板を提供することであって、前記基板は対向配置された第3表面と第4表面とを有し、前記基板の第3表面内には第2接合層が形成されることと、
前記第1接合層と前記第2接合層とを接合させ、前記第3表面と、前記不活性化層の前記ウェハから離間した表面とを貼り合わせることと、
前記基板を薄くすることで、薄くされた基板を取得することと、
開孔を作り出すことであって、前記開孔は少なくとも順に前記基板、前記不活性化層を貫通し、前記パッドを露出させることと、
前記開孔を充填することと、
隣接する前記パッドの間の領域に沿って切断することで、複数のチップのパッケージング構成を形成することとを含むことを特徴とするチップのパッケージング方法。 - 前記不活性化層に第1接合層を形成することは、具体的に、
前記不活性化層に第1凹溝を開けることと、
ダマシン工程で前記第1凹溝を充填し、前記第1接合層を形成し、前記第1接合層の前記不活性化層から離間した表面を、前記不活性化層の前記パッドから離間した表面に合わせることとを含むことを特徴とする請求項1に記載のチップのパッケージング方法。 - 前記第1接合層が形成された後、さらに、
前記第1接合層を前記不活性化層の表面に合わせるように、前記第1接合層と前記不活性化層の表面を平坦化することを含むことを特徴とする請求項2に記載のチップのパッケージング方法。 - 基板を提供することであって、前記基板は対向配置された第3表面と第4表面とを有し、前記基板の第3表面内には第2接合層が形成されることは、具体的に、
対向配置された第3表面と第4表面とを有する基板基体を提供し、
前記第3表面に第2凹溝を開け、
ダマシン工程で前記第2凹溝を充填することで、前記第2接合層を形成し、前記第2接合層の前記基板から離間した表面を、前記第3表面に合わせることを含むことを特徴とする請求項2に記載のチップのパッケージング方法。 - さらに、前記第3表面に第3凹溝を開け、前記第3凹溝の位置と接合された前記ウェハでの機能回路領域の位置とは対向配置されることを含むことを特徴とする請求項4に記載のチップのパッケージング方法。
- 前記第2接合層を形成した後、さらに、
前記第2接合層を前記基板基体の表面に合わせるように、前記第2接合層と前記基板基体の表面を平坦化することを含むことを特徴とする請求項4に記載のチップのパッケージング方法。 - 開孔を作り出すことは、具体的に、
前記薄くされた基板の前記第3表面から離間した表面で、エッチング工程を介して、順に前記基板、前記第2接合層及び前記不活性化層に対してエッチングを行って、前記パッドを露出させるように、開孔を形成することを含むことを特徴とする請求項1に記載のチップのパッケージング方法。 - 開孔を作り出すことは、具体的に、
前記薄くされた基板の前記第3表面から離間した表面で、エッチング工程を介して、順に前記基板、前記第2接合層、前記第1接合層及び前記不活性化層に対してエッチングを行うことで、前記パッドを露出させるように、開孔を形成することを含むことを特徴とする請求項1に記載のチップのパッケージング方法。 - さらに、充填された開孔の上方にボールマウントを行うことを含むことを特徴とする請求項1に記載のチップのパッケージング方法。
- 前記第1接合層及び前記第2接合層の材質は、同一の金属材質であることを特徴とする請求項1に記載のチップのパッケージング方法。
- 前記第1接合層の材質は銅、金または銅スズ合金を含むことを特徴とする請求項10に記載のチップのパッケージング方法。
- チップのパッケージング構成であって、
対向配置されたウェハ及び基板であって、前記ウェハの前記基板に向かう表面には、機能回路領域と、前記機能回路領域の周囲にあるパッドとが配置されるウェハ及び基板と、
前記パッドに位置するとともに、前記基板表面に貼り合わせた不活性化層と、
前記不活性化層の前記ウェハから離間した表面内にある第1接合層と、
前記基板の、前記ウェハに向かう表面内にある第2接合層であって、前記第1接合層と前記第2接合層との間には接合界面が形成される第2接合層と、
前記基板内にある導電構成であって、少なくとも前記基板と前記不活性化層を貫通するとともに、前記パッドに電気的に接続される導電構成と、を備えることを特徴とするチップのパッケージング構成。 - さらに前記導電構成にあるマウントボールを有することを特徴とする請求項12に記載のチップのパッケージング構成。
- 前記第1接合層の厚さ範囲は100nm〜1000nmであり、端点値が含まれることを特徴とする請求項12に記載のチップのパッケージング構成。
- 前記不活性化層の厚さ範囲は1μm〜5μmであり、端点値が含まれることを特徴とする請求項12に記載のチップのパッケージング構成。
- 前記不活性化層の材質は、Si、アモルファス状態のAlN、Si3N4または酸化シリコンを含むことを特徴とする請求項12に記載のチップのパッケージング構成。
- 前記第1接合層及び前記第2接合層は同一の材質であることを特徴とする請求項12に記載のチップのパッケージング構成。
- 前記第1接合層の材質は銅、金または銅スズ合金を含むことを特徴とする請求項12に記載のチップのパッケージング構成。
- 前記第2接合層の厚さ範囲は1μm〜5μmであり、端点値が含まれることを特徴とする請求項12に記載のチップのパッケージング構成。
- 前記基板の厚さ範囲は30μm〜100μmであり、端点値が含まれることを特徴とする請求項12に記載のチップのパッケージング構成。
- 前記基板の、前記ウェハに向かう表面に、且つ前記機能回路領域に対応する領域にはさらに第3凹溝が設けられることを特徴とする請求項12に記載のチップのパッケージング構成。
- 前記チップのパッケージング構成はフィルタを有するチップであり、前記フィルタに対応する前記機能回路領域は、共振回路であることを特徴とする請求項21に記載のチップのパッケージング構成。
- 前記基板はウェハ構成であり、前記ウェハ構成は、
対向配置された第1表面及び第2表面であって、前記第1表面には少なくとも2つの第2機能回路領域と、前記第2機能回路領域の周囲にある複数の第2パッドが形成される第1表面及び第2表面と、
前記第2パッドに形成された第2不活性化層であって、前記第2接合層は前記第2不活性化層の前記第2パッドから離間した表面内にある第2不活性化層と、を備えることを特徴とする請求項12に記載のチップのパッケージング構成。
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