CN110690165A - 一种芯片封装方法及封装结构 - Google Patents

一种芯片封装方法及封装结构 Download PDF

Info

Publication number
CN110690165A
CN110690165A CN201910977524.9A CN201910977524A CN110690165A CN 110690165 A CN110690165 A CN 110690165A CN 201910977524 A CN201910977524 A CN 201910977524A CN 110690165 A CN110690165 A CN 110690165A
Authority
CN
China
Prior art keywords
bonding layer
substrate
bonding
passivation layer
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910977524.9A
Other languages
English (en)
Other versions
CN110690165B (zh
Inventor
李林萍
盛荆浩
江舟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huzhou Jianwenlu Technology Co Ltd
Original Assignee
Hangzhou Jianwenlu Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Jianwenlu Technology Co Ltd filed Critical Hangzhou Jianwenlu Technology Co Ltd
Priority to CN201910977524.9A priority Critical patent/CN110690165B/zh
Publication of CN110690165A publication Critical patent/CN110690165A/zh
Application granted granted Critical
Publication of CN110690165B publication Critical patent/CN110690165B/zh
Priority to US17/036,035 priority patent/US10985120B1/en
Priority to EP20199847.3A priority patent/EP3808698B1/en
Priority to JP2020168144A priority patent/JP6931498B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/02—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/08—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1007—Mounting in enclosures for bulk acoustic wave [BAW] devices
    • H03H9/1014—Mounting in enclosures for bulk acoustic wave [BAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the BAW device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1071—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the SAW device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46—Filters
    • H03H9/54—Filters comprising resonators of piezoelectric or electrostrictive material
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46—Filters
    • H03H9/64—Filters using surface acoustic waves
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/092—Buried interconnects in the substrate or in the lid
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/094—Feed-through, via
    • B81B2207/095—Feed-through, via through the lid
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/097—Interconnects arranged on the substrate or the lid, and covered by the package seal
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0118—Bonding a wafer on the substrate, i.e. where the cap consists of another wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

本申请提供一种芯片封装方法及芯片封装结构，通过在晶圆的焊垫上设置钝化层，然后在钝化层上形成第一键合层，在基板上形成第二键合层，通过第一键合层和第二键合层的键合，将基板和晶圆键合封装在一起，由于焊垫和键合层之间设置有钝化层，钝化层使得焊垫仅作为导电结构，而不作为键合层使用，从而能够在焊垫上方，且避开键合层的位置，设置硅通孔，将晶圆和基板之间的功能电路区电性连接至芯片封装结构外部，也即将硅通孔设置在焊垫上方，无需设置铜柱，占用功能电路区的面积，从而提高了功能电路区的使用面积，在芯片体积缩小时，避免功能电路区随之缩小，进而保证了芯片的电路性能。

Description

一种芯片封装方法及封装结构
技术领域
本发明涉及半导体器件制作技术领域，尤其涉及一种芯片封装方法及封装结构。
背景技术
在半导体芯片封装过程中，通常使用到晶圆键合工艺，通过键合材质，将两个制作好的晶圆键合在一起，为了将键合在一起的晶圆上的功能电路连接到外部，实现信号的传递，现有技术中通过各种方式实现。
随着半导体器件的体积逐渐减小，TSV(Through Silicon Vias，硅穿孔)技术逐渐成为主流技术。如图1所示，为现有技术中采用TSV形成的声表面波滤波器的芯片封装结构示意图；晶圆01和封装基板02通过键合胶03键合在一起，然后通过硅通孔中填充导电物质04和铜柱05将电路中的结构连接到芯片外，再通过植球形成完整的滤波器芯片。
但是，随着芯片体积缩小，上述结构中电路结构也需要跟着缩小，无法保证电路性能。
发明内容
有鉴于此，本发明提供一种芯片封装方法及封装结构，以解决现有技术中受充电桩或充电插座等充电设施限制的充电方式无法满足人们需求的问题。
为实现上述目的，本发明提供如下技术方案：
一种芯片封装方法，包括：
提供晶圆，所述晶圆包括相对设置的第一表面和第二表面，所述晶圆的第一表面上至少形成有两个功能电路区和位于所述功能电路区周围的多个焊垫；
在所述焊垫上形成钝化层；
在所述钝化层上形成第一键合层；
提供基板，所述基板包括相对设置的第三表面和第四表面，所述基板的第三表面内形成有第二键合层；
将所述第一键合层与所述第二键合层键合，使得所述第三表面与所述钝化层背离所述晶圆的表面贴合在一起；
减薄所述基板得到减薄后基板；
制作开孔，所述开孔至少依次贯穿所述基板、所述钝化层，暴露出所述焊垫；
填充所述开孔；
沿相邻所述焊垫之间的区域进行切割，形成多个芯片封装结构。
优选地，所述在所述钝化层上形成第一键合层，具体包括：
在所述钝化层上开设第一凹槽；
采用镶嵌式工艺填充所述第一凹槽，形成所述第一键合层，所述第一键合层背离所述钝化层的表面与所述钝化层背离所述焊垫的表面齐平。
优选地，在形成所述第一键合层后，还包括：
平坦化所述第一键合层和所述钝化层的表面，使得所述第一键合层和所述钝化层的表面齐平。
优选地，所述提供基板，所述基板包括相对设置的第三表面和第四表面，所述基板的第三表面内形成有第二键合层，具体包括：
提供基板基体，所述基板基体包括相对设置的第三表面和第四表面；
在所述第三表面开设第二凹槽；
采用镶嵌式工艺填充所述第二凹槽，形成所述第二键合层，所述第二键合层背离所述基板的表面与所述第三表面齐平。
优选地，还包括：
在所述第三表面开设第三凹槽，所述第三凹槽的位置与键合后所述晶圆上的功能电路区的位置相对设置。
优选地，在所述形成所述第二键合层之后还包括：
平坦化所述第二键合层和所述基板基体的表面，使得所述第二键合层和所述基板基体的表面齐平。
优选地，所述制作开孔，具体包括：
在所述减薄后基板背离所述第三表面的表面通过刻蚀工艺，依次刻蚀所述基板、所述第二键合层和所述钝化层，暴露出所述焊垫，形成开孔。
优选地，所述制作开孔，具体包括：
在所述减薄后基板背离所述第三表面的表面通过刻蚀工艺，依次刻蚀所述基板、所述第二键合层、所述第一键合层和所述钝化层，暴露出所述焊垫，形成开孔。
优选地，还包括：
在填充后的开孔上方植球。
优选地，所述第一键合层和所述第二键合层的材质相同，均为金属材质。
优选地，所述第一键合层的材质包括铜、金或铜锡合金。
本发明还提供一种芯片封装结构，采用上述任意一项所述的芯片封装方法制作形成，所述芯片封装结构包括：
相对设置的晶圆和基板；
所述晶圆朝向所述基板的表面设置功能电路区和位于所述功能电路区周围的焊垫；
位于所述焊垫上，且与所述基板表面贴合的钝化层；
位于所述钝化层背离所述晶圆的表面内的第一键合层；
位于所述基板朝向所述晶圆的表面内的第二键合层，其中，所述第一键合层和所述第二键合层之间形成键合界面；
位于所述基板内的导电结构，所述导电结构至少贯穿所述基板和所述钝化层，且与所述焊垫电性连接。
优选地，还包括位于所述导电结构上的植球。
优选地，所述第一键合层的厚度范围为100nm-1000nm，包括端点值。
优选地，所述钝化层的厚度范围为1μm-5μm，包括端点值。
优选地，所述钝化层的材质包括Si、无定形态的AlN、Si3N4或氧化硅。
优选地，所述第一键合层与所述第二键合层的材质相同。
优选地，所述第一键合层的材质包括铜、金或铜锡合金。
优选地，所述第二键合层的厚度范围为1μm-5μm，包括端点值。
优选地，所述基板厚度范围为30μm-100μm，包括端点值。
优选地，所述基板朝向所述晶圆的表面，且与所述功能电路区对应的区域还设置有凹槽。
优选地，所述芯片封装结构为包含滤波器的芯片，所述滤波器对应的所述功能电路区为谐振电路。
优选地，所述基板为晶圆结构，所述晶圆结构包括：
相对设置的第一表面和第二表面，所述第一表面上至少形成有两个第二功能电路区和位于所述第二功能电路区周围的多个第二焊垫；
在所述第二焊垫上形成第二钝化层，所述第二键合层位于所述第二钝化层背离所述第二焊垫的表面内。
经由上述的技术方案可知，本发明提供的芯片封装方法中，通过在晶圆的焊垫上设置钝化层，然后在钝化层上形成第一键合层，在基板上形成第二键合层，通过第一键合层和第二键合层的键合，将基板和晶圆键合封装在一起，由于焊垫和键合层之间设置有钝化层，钝化层使得焊垫仅作为导电结构，而不作为键合层使用，从而能够在焊垫上方，且避开键合层的位置，设置硅通孔，将晶圆和基板之间的功能电路区电性连接至芯片封装结构外部，也即将硅通孔设置在焊垫上方，无需设置铜柱，占用功能电路区的面积，从而提高了功能电路区的使用面积，在芯片体积缩小时，避免功能电路区随之缩小，进而保证了芯片的电路性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中提供的芯片封装结构示意图；
图2为本发明实施例提供的一种芯片封装方法流程图；
图3-图13为本发明实施例提供的一种芯片封装方法对应工艺图；
图14为本发明实施例提供的一种芯片封装结构示意图；
图15为本发明实施例提供的另一种芯片封装结构示意图；
图16为本发明实施例提供的又一种芯片封装结构示意图；
图17为本发明实施例提供的又一种芯片封装结构示意图。
具体实施方式
正如背景技术部分所述，现有技术中的芯片封装结构随着芯片体积缩小，电路结构也随之变小，无法保证电路性能。
发明人发现，出现上述现象的原因是，如图1所示，为了将电路结构连通到芯片外，需要在晶圆01和封装基板02之间设置铜柱05，然后再在铜柱上方形成硅通孔04，这样铜柱05的设置占据了一部分电路结构的空间，使得电路结构需要随着芯片体积的缩小而缩小，缩小后的电路结构之间短路风险增加，从而造成性能无法满足需求。
基于此，本发明提供一种芯片封装方法，包括：
提供晶圆，所述晶圆包括相对设置的第一表面和第二表面，所述晶圆的第一表面上至少形成有两个功能电路区和位于所述功能电路区周围的多个焊垫；
在所述焊垫上形成钝化层；
在所述钝化层上形成第一键合层；
提供基板，所述基板包括相对设置的第三表面和第四表面，所述基板的第三表面内形成有第二键合层；
将所述第一键合层与所述第二键合层键合，使得所述第三表面与所述钝化层背离所述晶圆的表面贴合在一起；
减薄所述基板得到减薄后基板；
制作开孔，所述开孔至少依次贯穿所述基板、所述钝化层，暴露出所述焊垫；
填充所述开孔；
沿相邻所述焊垫之间的区域进行切割，形成多个芯片封装结构。
本发明提供的芯片封装方法中，通过在晶圆的焊垫上设置钝化层，然后在钝化层上形成第一键合层，在基板上形成第二键合层，通过第一键合层和第二键合层的键合，将基板和晶圆键合封装在一起，由于焊垫和键合层之间设置有钝化层，钝化层使得焊垫仅作为导电结构，而不作为键合层使用，从而能够在焊垫上方，且避开键合层的位置，设置硅通孔，将晶圆和基板之间的功能电路区电性连接至芯片封装结构外部，也即将硅通孔设置在焊垫上方，无需设置铜柱，占用功能电路区的面积，从而提高了功能电路区的使用面积，在芯片体积缩小时，避免功能电路区随之缩小，进而保证了芯片的电路性能。
同时，本申请中提供的芯片封装方法中，采用键合层实现晶圆和基板的键合，由于金属键合作用力较大，从而提高了芯片的可靠性。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图2，图2为本发明实施例提供一种芯片封装方法流程图；所述芯片封装方法包括：
S101：提供晶圆，所述晶圆包括相对设置的第一表面和第二表面，所述晶圆的第一表面上至少形成有两个功能电路区和位于所述功能电路区周围的多个焊垫；
需要说明的是，本发明实施例中不限定芯片的具体类型，以滤波器芯片为例进行说明，滤波器芯片利用了声表面波或体声波原理来设计得到，封装的时候必须在谐振电路单元一侧形成一个没有任何介质接触的空气腔，以保证声波不会被传导和耗散，保证声波是按照设计的模式来进行谐振，以得到所需要的频率输出，因此所有的滤波器芯片封装的时候谐振单元一侧需要一个空腔。
请参见图3，图3为晶圆的剖面结构示意图；晶圆包括相对设置的第一表面和第二表面，其中，第一表面在图3中为上表面，第二表面在图3中为下表面，本实施例中并未以标号示出。在晶圆1的第一表面形成有滤波器的谐振电路11和焊垫12，需要说明的是，在晶圆切割之前，通常在晶圆上设置阵列排布的滤波器单元10，从而实现批量生产。滤波器单元10均包括谐振电路11和焊垫12。
本实施例中滤波器芯片对应的功能电路区为谐振电路，在其他实施例中，根据芯片功能的设计不同，功能电路区的电路可以是不同的结构。
S102：在所述焊垫上形成钝化层；
如图4所示，在焊垫12上形成钝化层2，需要说明的是钝化层2只要覆盖焊垫的部分区域实现钝化、绝缘的作用即可，本实施例中不限定钝化层的具体位置。本实施例中形成钝化层的工艺可以是沉积工艺，在焊垫表面上沉积形成钝化层。钝化层的材质可以是Si、无定形态的AlN、Si3N4或氧化硅中的一种。为了方便钝化层的沉积，可选的，形成在相邻两个功能电路区之间的焊垫上的钝化层，可以连成一个区域，便于钝化层的制作。
本实施例中不限定所述钝化层的具体厚度，根据形成的芯片结构不同，可以设置不同的厚度，需要说明的是，以滤波器芯片为例，由于滤波器芯片的谐振电路需要设置在空腔内，因此，本实施例中可以通过钝化层的厚度来控制形成的空腔的厚度。本实施例中可选的，钝化层的厚度范围为1μm-5μm，包括端点值。
S103：在所述钝化层上形成第一键合层；
需要说明的是，本实施例中不限定形成第一键合层的具体方式，为了保证后续第一键合层与第二键合层键合后，将基板的表面与钝化层的表面贴合。
请参见图5，本实施例中在钝化层2上形成第一键合层具体可以采用如下方法形成：
在所述钝化层2上开设第一凹槽20；本实施例中不限定第一凹槽的位置，根据预设的键合位置设计即可。
如图6所示，采用镶嵌式工艺填充所述第一凹槽20，形成所述第一键合层3，所述第一键合层3背离所述钝化层2的表面与所述钝化层2背离所述焊垫12的表面齐平。也即如图6中所示，第一键合层3和钝化层2的上表面齐平。
所述镶嵌式工艺，即为将第一键合层材质镶嵌在所述第一凹槽内，使得第一键合层与所述钝化层的表面齐平。
为了使得第一键合层与第二键合层的键合更加牢固，本实施例中还可以包括：平坦化所述第一键合层和所述钝化层的表面，使得所述第一键合层和所述钝化层的表面齐平。
本实施例中可选的，所述第一键合层的形成可以采用蒸镀工艺形成。
需要说明的是，为了保证钝化层的钝化作用，所述第一凹槽的底部需要保证在焊垫的上方，且第一键合层和焊垫之间保留钝化层。本实施例中可选的，第一键合层的厚度范围为100nm-1000nm，包括端点值。
S104：提供基板，所述基板包括相对设置的第三表面和第四表面，所述基板的第三表面内形成有第二键合层；
本实施例中提供基板包括：
提供基板基体，所述基板基体包括相对设置的第三表面和第四表面；
如图7所示，在基板4的第三表面开设第二凹槽40；
如图8所示，采用镶嵌式工艺填充所述第二凹槽40，形成所述第二键合层5，所述第二键合层5背离所述基板4的表面与所述第三表面齐平。也即如图8中所示，第二键合层5的上表面和基板4的上表面齐平。
本实施例中第二键合层5的位置根据第一键合层3的位置相应设置。
另外，为了保证第一键合层和第二键合层键合后，基板的第三表面和钝化层的表面贴合，还可以包括：平坦化所述第二键合层和所述基板基体的表面，使得所述第二键合层和所述基板基体的表面齐平。
需要说明的是，形成滤波器芯片的空腔时，除了控制钝化层的厚度可以控制空腔的厚度之外，还可以包括：在所述第三表面开设第三凹槽，所述第三凹槽的位置与键合后所述晶圆上的功能电路区的位置相对设置。
通过设置第三凹槽，形成空腔厚度较大的滤波器芯片，本实施例中不限定第三凹槽的形状，第三凹槽在垂直于第三表面的截面图中，第三凹槽可以是方形的凹槽，也可以是弧形凹槽，本实施例中对此不作限定。
S105：将所述第一键合层与所述第二键合层键合，使得所述第三表面与所述钝化层背离所述晶圆的表面贴合在一起；
如图9所示，采用键合工艺将第一键合层和第二键合层键合在一起，同时钝化层的表面和基板的表面紧密贴合。
本实施例中不限定第一键合层和第二键合层的材质，可选的，第一键合层和第二键合层的材质相同，均为金属材质。本实施例中采用金属材质进行键合，形成的是金属键合，金属键合相对于其他采用键合胶形成的键合结构，更加稳定，从而使得芯片封装结构具有较高的可靠性。本实施例中更加可选的，所述第一键合层的材质包括铜、金或铜锡合金。
本发明实施例中，不限定第一键合层和第二键合层在晶圆上的投影面积大小，也不限定第一键合层和第二键合层的具体位置，只要两者键合后能够使得晶圆和基板键合在一起即可，保证芯片的可靠性。
S106：减薄所述基板得到减薄后基板；
如图10所示，减薄基板以为后续制作开孔做准备，因此，减薄后基板4’的厚度以达到开孔的要求。本实施例中不限定减薄后基板的具体厚度，为方便后续开孔制作，且满足芯片的可靠性要求，可选的，减薄后基板的厚度H范围为30μm-100μm，包括端点值。
S107：制作开孔，所述开孔至少贯穿所述基板、所述钝化层，暴露出所述焊垫；
如图11所示，从基板的减薄面进行刻蚀，依次刻蚀基板基体和钝化层，得到开孔6，开孔6暴露焊垫12。
需要说明的是，本实施例中开孔的位置可以仅贯穿基板和钝化层，而不接触第一键合层和第二键合层。也可以是开孔的侧壁单独与第一键合层接触，或单独第二键合层接触，又或者与第一键合层和第二键合层均接触，本实施例中对此不作限定。
需要说明的是，在所述减薄后基板背离所述第三表面的表面通过刻蚀工艺，依次刻蚀所述基板、所述第二键合层和所述钝化层，暴露出所述焊垫，形成开孔。
在本发明的其他实施例中，若需要将电路内部的结构引出，从而接地，本实施例中，还可以如图12所示，在所述减薄后基板4’背离所述第三表面的表面通过刻蚀工艺，依次刻蚀所述基板4’、所述第二键合层5、所述第一键合层3和所述钝化层2，暴露出所述焊垫12，形成开孔。也即后续填充开孔后，开孔内的金属与第一键合层和第二键合层的金属电性连接，从而实现接地。
又或者，制作开孔时，只贯穿基板、第二键合层、钝化层；又或者制作开孔时，只贯穿基板、第一键合层、钝化层。本实施例中对此不作限定，只要在需要设置接地时，可以利用金属键合层同时作为接地环使用，从而进一步节省芯片的空间。
S108：填充所述开孔；
在所述开孔中填充导电材料形成导电结构7，将晶圆上的焊垫与外界电性连接。本实施例中为了形成能够直接与其他元器件电性连接的芯片结构，在填充开孔形成导电结构之后，还包括在填充后的开孔上方植球，植球与导电结构电性连接，请参见图13。
S109：沿相邻所述焊垫之间的区域进行切割，形成多个芯片封装结构。
请参见图13中的虚线，虚线为晶圆切割线，通过切割晶圆得到多个单独的芯片封装结构，如图14所示，为本发明实施例中提供的芯片封装结构示意图。
本发明实施例提供的芯片封装方法，通过在晶圆的焊垫上设置钝化层，然后在钝化层上形成第一键合层，在基板上形成第二键合层，通过第一键合层和第二键合层的键合，将基板和晶圆键合封装在一起，由于焊垫和键合层之间设置有钝化层，钝化层使得焊垫仅作为导电结构，而不作为键合层使用，从而能够在焊垫上方，且避开键合层的位置，设置硅通孔，将晶圆和基板之间的功能电路区电性连接至芯片封装结构外部，也即将硅通孔设置在焊垫上方，无需设置铜柱，占用功能电路区的面积，从而提高了功能电路区的使用面积，在芯片体积缩小时，避免功能电路区随之缩小，进而保证了芯片的电路性能。
另外，当键合层的材质为金属材质时，由于金属键合作用力较大，从而提高了芯片的可靠性。
基于相同的发明构思，本发明还提供一种芯片封装结构，采用上述芯片封装方法制作形成，请参见图14，所述芯片封装结构包括：
相对设置的晶圆1和基板4’；
所述晶圆1朝向所述基板4’的表面设置功能电路区和位于所述功能电路区周围的焊垫12；
位于所述焊垫12上，且与所述基板4’表面贴合的钝化层2；
位于所述钝化层2背离所述晶圆1的表面内的第一键合层3；
位于所述基板4’朝向所述晶圆1的表面内的第二键合层5，其中，所述第一键合层3和所述第二键合层5之间形成键合界面；
位于所述基板4’内的导电结构7，所述导电结构7至少贯穿所述基板4’和所述钝化层2，且与所述焊垫12电性连接。
为方便后续芯片可以直接使用，本实施例中导电结构上方还可以包括植球8。
本发明实施例中不限定各个结构的参数和材质，可选的，所述第一键合层的厚度范围为100nm-1000nm，包括端点值。所述钝化层的厚度范围为1μm-5μm，包括端点值。所述钝化层的材质包括Si、无定形态的AlN、Si3N4或氧化硅。所述第一键合层与所述第二键合层的材质相同。所述第一键合层的材质包括铜、金或铜锡合金。所述第二键合层的厚度范围为1μm-5μm，包括端点值。所述基板厚度范围为30μm-100μm，包括端点值。
当所述芯片结构为滤波器芯片时，基板朝向所述晶圆的表面，且与所述功能电路区对应的区域还设置有凹槽9，如图15所示，基板上设置有与谐振电路相对应的凹槽，所述凹槽可以是弧形凹槽，也可以是方形凹槽，本实施例中对此不做限定，如图15所示为弧形凹槽。
另外，当需要将谐振电路中的信号连接到芯片外时，还可以在芯片中间设置TSV通孔，同样的设置结构与键合区(也即第一键合层和第二键合层以及TSV所在区域)相同，如图16中的20所示，键合结构包括位于晶圆上的焊垫，位于焊垫上的钝化层，位于钝化层上的第一键合层和第二键合层，以及依次贯穿基板、第二键合层、第一键合层、钝化层，而暴露出焊垫的TSV开孔。
本实施例中所述基板还可以是另一个晶圆，为方便说明，本实施例中称作第二晶圆，所述第二晶圆同样包括相对设置的第一表面和第二表面，且所述第一表面上至少形成有两个第二功能电路区和位于所述第二功能电路区周围的多个第二焊垫。两个键合在一起的晶圆的功能电路区相对设置，焊垫也相对设置。且，所述第二焊垫上设置有第二钝化层，第二键合层位于所述第二钝化层背离第二焊垫的表面内，如图17所示，第一晶圆100和第二晶圆200相互键合在一起。
所述第二键合层设置在钝化层表面内，两个晶圆相键合后，两个晶圆的钝化层相互紧密贴合，以便于后续开孔制作。
需要说明的是，基于本发明构思，还可以提供多种结构的芯片封装结构，本发明实施例中对此不作一一详述。
另外，本发明实施例中提供的封装方法，还可以同时封装多个滤波器的晶圆结构，从而得到多颗滤波器封装结构，包括二合一、三合一、四合一等多合一的滤波器产品，还有双工器、四工器、六工器、八工器等多工器产品，直接实现最小的产品结构和最佳性能。
本发明实施例提供的芯片封装结构，由于采用上面实施例中所述的芯片封装方法，能够直接利用现有的工艺和设备，且具有成熟的材料，适用于所有滤波器类型(SAW和BAW的所有类型)的封装，同时，也适用于单颗和多颗的滤波器的封装，而且，还可以适合各种蜂窝终端需要的包括滤波器的射频前端模块(SIP module)的封装。其中蜂窝终端包括2G/3G/4G/5G的手机，WiFi，Pad，智能手表，IOT，汽车等终端场景中的终端设备。
本发明实施例中提供的芯片封装结构，采用上面实施例中所述的芯片封装方法封装得到，通过在晶圆的焊垫上设置钝化层，然后在钝化层上形成第一键合层，在基板上形成第二键合层，通过第一键合层和第二键合层的键合，将基板和晶圆键合封装在一起，由于焊垫和键合层之间设置有钝化层，钝化层使得焊垫仅作为导电结构，而不作为键合层使用，从而能够在焊垫上方，且避开键合层的位置，设置硅通孔，将晶圆和基板之间的功能电路区电性连接至芯片封装结构外部，也即将硅通孔设置在焊垫上方，无需设置铜柱，占用功能电路区的面积，从而提高了功能电路区的使用面积，在芯片体积缩小时，避免功能电路区随之缩小，进而保证了芯片的电路性能。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (23)

1.一种芯片封装方法，其特征在于，包括：
提供晶圆，所述晶圆包括相对设置的第一表面和第二表面，所述晶圆的第一表面上至少形成有两个功能电路区和位于所述功能电路区周围的多个焊垫；
在所述焊垫上形成钝化层；
在所述钝化层上形成第一键合层；
提供基板，所述基板包括相对设置的第三表面和第四表面，所述基板的第三表面内形成有第二键合层；
将所述第一键合层与所述第二键合层键合，使得所述第三表面与所述钝化层背离所述晶圆的表面贴合在一起；
减薄所述基板得到减薄后基板；
制作开孔，所述开孔至少依次贯穿所述基板、所述钝化层，暴露出所述焊垫；
填充所述开孔；
沿相邻所述焊垫之间的区域进行切割，形成多个芯片封装结构。
2.根据权利要求1所述的芯片封装方法，其特征在于，所述在所述钝化层上形成第一键合层，具体包括：
在所述钝化层上开设第一凹槽；
采用镶嵌式工艺填充所述第一凹槽，形成所述第一键合层，所述第一键合层背离所述钝化层的表面与所述钝化层背离所述焊垫的表面齐平。
3.根据权利要求2所述的芯片封装方法，其特征在于，在形成所述第一键合层后，还包括：
平坦化所述第一键合层和所述钝化层的表面，使得所述第一键合层和所述钝化层的表面齐平。
4.根据权利要求2所述的芯片封装方法，其特征在于，所述提供基板，所述基板包括相对设置的第三表面和第四表面，所述基板的第三表面内形成有第二键合层，具体包括：
提供基板基体，所述基板基体包括相对设置的第三表面和第四表面；
在所述第三表面开设第二凹槽；
采用镶嵌式工艺填充所述第二凹槽，形成所述第二键合层，所述第二键合层背离所述基板的表面与所述第三表面齐平。
5.根据权利要求4所述的芯片封装方法，其特征在于，还包括：
在所述第三表面开设第三凹槽，所述第三凹槽的位置与键合后所述晶圆上的功能电路区的位置相对设置。
6.根据权利要求4所述的芯片封装方法，其特征在于，在所述形成所述第二键合层之后还包括：
平坦化所述第二键合层和所述基板基体的表面，使得所述第二键合层和所述基板基体的表面齐平。
7.根据权利要求1所述的芯片封装方法，其特征在于，所述制作开孔，具体包括：
在所述减薄后基板背离所述第三表面的表面通过刻蚀工艺，依次刻蚀所述基板、所述第二键合层和所述钝化层，暴露出所述焊垫，形成开孔。
8.根据权利要求1所述的芯片封装方法，其特征在于，所述制作开孔，具体包括：
在所述减薄后基板背离所述第三表面的表面通过刻蚀工艺，依次刻蚀所述基板、所述第二键合层、所述第一键合层和所述钝化层，暴露出所述焊垫，形成开孔。
9.根据权利要求1所述的芯片封装方法，其特征在于，还包括：
在填充后的开孔上方植球。
10.根据权利要求1所述的芯片封装方法，其特征在于，所述第一键合层和所述第二键合层的材质相同，均为金属材质。
11.根据权利要求10所述的芯片封装方法，其特征在于，所述第一键合层的材质包括铜、金或铜锡合金。
12.一种芯片封装结构，其特征在于，采用权利要求1-11任意一项所述的芯片封装方法制作形成，所述芯片封装结构包括：
相对设置的晶圆和基板；
所述晶圆朝向所述基板的表面设置功能电路区和位于所述功能电路区周围的焊垫；
位于所述焊垫上，且与所述基板表面贴合的钝化层；
位于所述钝化层背离所述晶圆的表面内的第一键合层；
位于所述基板朝向所述晶圆的表面内的第二键合层，其中，所述第一键合层和所述第二键合层之间形成键合界面；
位于所述基板内的导电结构，所述导电结构至少贯穿所述基板和所述钝化层，且与所述焊垫电性连接。
13.根据权利要求12所述的芯片封装结构，其特征在于，还包括位于所述导电结构上的植球。
14.根据权利要求12所述的芯片封装结构，其特征在于，所述第一键合层的厚度范围为100nm-1000nm，包括端点值。
15.根据权利要求12所述的芯片封装结构，其特征在于，所述钝化层的厚度范围为1μm-5μm，包括端点值。
16.根据权利要求12所述的芯片封装结构，其特征在于，所述钝化层的材质包括Si、无定形态的AlN、Si3N4或氧化硅。
17.根据权利要求12所述的芯片封装结构，其特征在于，所述第一键合层与所述第二键合层的材质相同。
18.根据权利要求12所述的芯片封装结构，其特征在于，所述第一键合层的材质包括铜、金或铜锡合金。
19.根据权利要求12所述的芯片封装结构，其特征在于，所述第二键合层的厚度范围为1μm-5μm，包括端点值。
20.根据权利要求12所述的芯片封装结构，其特征在于，所述基板厚度范围为30μm-100μm，包括端点值。
21.根据权利要求12所述的芯片封装结构，其特征在于，所述基板朝向所述晶圆的表面，且与所述功能电路区对应的区域还设置有凹槽。
22.根据权利要求21所述的芯片封装结构，其特征在于，所述芯片封装结构为包含滤波器的芯片，所述滤波器对应的所述功能电路区为谐振电路。
23.根据权利要求12所述的芯片封装结构，其特征在于，所述基板为晶圆结构，所述晶圆结构包括：
相对设置的第一表面和第二表面，所述第一表面上至少形成有两个第二功能电路区和位于所述第二功能电路区周围的多个第二焊垫；
在所述第二焊垫上形成第二钝化层，所述第二键合层位于所述第二钝化层背离所述第二焊垫的表面内。
CN201910977524.9A 2019-10-15 2019-10-15 一种芯片封装方法及封装结构 Active CN110690165B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201910977524.9A CN110690165B (zh) 2019-10-15 2019-10-15 一种芯片封装方法及封装结构
US17/036,035 US10985120B1 (en) 2019-10-15 2020-09-29 Chip packaging method and chip packaging structure
EP20199847.3A EP3808698B1 (en) 2019-10-15 2020-10-02 Chip packaging method and chip packaging structure
JP2020168144A JP6931498B2 (ja) 2019-10-15 2020-10-05 チップのパッケージング方法及びパッケージング構成

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910977524.9A CN110690165B (zh) 2019-10-15 2019-10-15 一种芯片封装方法及封装结构

Publications (2)

Publication Number Publication Date
CN110690165A true CN110690165A (zh) 2020-01-14
CN110690165B CN110690165B (zh) 2020-06-02

Family

ID=69112730

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910977524.9A Active CN110690165B (zh) 2019-10-15 2019-10-15 一种芯片封装方法及封装结构

Country Status (4)

Country Link
US (1) US10985120B1 (zh)
EP (1) EP3808698B1 (zh)
JP (1) JP6931498B2 (zh)
CN (1) CN110690165B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111884613B (zh) * 2020-06-19 2021-03-23 珠海越亚半导体股份有限公司 一种具有空气谐振腔的嵌埋封装结构的制造方法
US10985120B1 (en) 2019-10-15 2021-04-20 Jwl (Zhejiang) Semiconductor Co., Ltd. Chip packaging method and chip packaging structure
CN114710135A (zh) * 2022-03-28 2022-07-05 象朵创芯微电子(苏州)有限公司 一种双面滤波器、制备方法以及射频模组、电子设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113097194B (zh) * 2021-03-30 2023-04-07 苏州汉天下电子有限公司 射频模组及其制备方法
CN114531134B (zh) * 2022-04-22 2022-07-19 深圳新声半导体有限公司 一种用于薄膜滤波器芯片级封装的方法和结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103311138A (zh) * 2012-03-09 2013-09-18 台湾积体电路制造股份有限公司 封装方法和封装的半导体器件
CN103779351A (zh) * 2012-10-23 2014-05-07 格科微电子（上海）有限公司 三维封装结构及其制造方法
US20160329298A1 (en) * 2015-05-06 2016-11-10 SK Hynix Inc. Package-on-package type semiconductor device including fan-out memory package
CN108511409A (zh) * 2018-04-19 2018-09-07 苏州晶方半导体科技股份有限公司 半导体芯片的晶圆级封装方法及其封装结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US20060211233A1 (en) 2005-03-21 2006-09-21 Skyworks Solutions, Inc. Method for fabricating a wafer level package having through wafer vias for external package connectivity and related structure
US7288464B2 (en) 2005-04-11 2007-10-30 Hewlett-Packard Development Company, L.P. MEMS packaging structure and methods
US7393758B2 (en) 2005-11-03 2008-07-01 Maxim Integrated Products, Inc. Wafer level packaging process
EP2011762B1 (en) * 2007-07-02 2015-09-30 Denso Corporation Semiconductor device with a sensor connected to an external element
US8426233B1 (en) 2009-01-09 2013-04-23 Integrated Device Technology, Inc. Methods of packaging microelectromechanical resonators
US9646882B2 (en) * 2009-04-23 2017-05-09 Huilong Zhu High quality electrical contacts between integrated circuit chips
US9768048B2 (en) * 2013-03-15 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structure
US9184104B1 (en) * 2014-05-28 2015-11-10 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive layer over insulating layer for bonding carrier to mixed surfaces of semiconductor die and encapsulant
US9793243B2 (en) * 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
US10483248B2 (en) 2017-03-23 2019-11-19 Skyworks Solutions, Inc. Wafer level chip scale filter packaging using semiconductor wafers with through wafer vias
CN110690165B (zh) 2019-10-15 2020-06-02 杭州见闻录科技有限公司 一种芯片封装方法及封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103311138A (zh) * 2012-03-09 2013-09-18 台湾积体电路制造股份有限公司 封装方法和封装的半导体器件
CN103779351A (zh) * 2012-10-23 2014-05-07 格科微电子（上海）有限公司 三维封装结构及其制造方法
US20160329298A1 (en) * 2015-05-06 2016-11-10 SK Hynix Inc. Package-on-package type semiconductor device including fan-out memory package
CN108511409A (zh) * 2018-04-19 2018-09-07 苏州晶方半导体科技股份有限公司 半导体芯片的晶圆级封装方法及其封装结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985120B1 (en) 2019-10-15 2021-04-20 Jwl (Zhejiang) Semiconductor Co., Ltd. Chip packaging method and chip packaging structure
JP2021064782A (ja) * 2019-10-15 2021-04-22 杭州見聞録科技有限公司Ｈａｎｇｚｈｏｕ ＪＷＬ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． チップのパッケージング方法及びパッケージング構成
CN111884613B (zh) * 2020-06-19 2021-03-23 珠海越亚半导体股份有限公司 一种具有空气谐振腔的嵌埋封装结构的制造方法
CN114710135A (zh) * 2022-03-28 2022-07-05 象朵创芯微电子(苏州)有限公司 一种双面滤波器、制备方法以及射频模组、电子设备
CN114710135B (zh) * 2022-03-28 2024-05-14 象朵创芯微电子(苏州)有限公司 一种双面滤波器、制备方法以及射频模组、电子设备

Also Published As

Publication number Publication date
US20210111135A1 (en) 2021-04-15
JP6931498B2 (ja) 2021-09-08
EP3808698B1 (en) 2022-11-30
CN110690165B (zh) 2020-06-02
JP2021064782A (ja) 2021-04-22
EP3808698A1 (en) 2021-04-21
US10985120B1 (en) 2021-04-20

Similar Documents

Publication Publication Date Title
CN110690165B (zh) 一种芯片封装方法及封装结构
US9698080B2 (en) Conductor structure for three-dimensional semiconductor device
KR100527232B1 (ko) 반도체 구조물의 제조 방법
US20050104204A1 (en) Wafer-level package and its manufacturing method
US8232202B2 (en) Image sensor package and fabrication method thereof
CN110676244B (zh) 一种芯片封装方法及封装结构
US20210184645A1 (en) Packaging module and packaging method of baw resonator
KR102615701B1 (ko) 관통 비아를 포함하는 반도체 장치, 반도체 패키지 및 이의 제조 방법
WO2009157958A1 (en) Semiconductor with bottom-side wrap-around flange contact
CN101728348A (zh) 半导体装置及其制造方法
TWI765855B (zh) 半導體裝置及其製造方法
US8907459B2 (en) Three-dimensional semiconductor integrated circuit device and method of fabricating the same
WO2021135013A1 (zh) 具有叠置单元的半导体结构及制造方法、电子设备
CN111130493B (zh) 具有叠置单元的半导体结构及制造方法、电子设备
TWI529872B (zh) 射頻裝置封裝及其製造方法
US8878356B2 (en) Package structure having micro-electro-mechanical system element and method of fabrication the same
CN113410215A (zh) 半导体封装结构及其制备方法
CN114823380A (zh) 一种晶圆级封装方法
CN114823383A (zh) 一种晶圆级封装方法
US20070176279A1 (en) Circuit board, semiconductor package having the same, and method of manufacturing the circuit board
CN117690804A (zh) 晶圆级封装方法
CN117352481A (zh) 半导体结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210202

Address after: 1219-11, building 3, No. 1366, Hongfeng Road, Kangshan street, Huzhou Economic and Technological Development Zone, Huzhou City, Zhejiang Province, 313000

Patentee after: Huzhou jianwenlu Technology Co.,Ltd.

Address before: 310019 room 1004, 10th floor, building 4, No. 9, Jiuhuan Road, Jianggan District, Hangzhou City, Zhejiang Province

Patentee before: Hangzhou Wenwenlu Technology Co.,Ltd.

TR01 Transfer of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A chip packaging method and structure

Effective date of registration: 20210528

Granted publication date: 20200602

Pledgee: Huzhou Jinsheng equity investment partnership (L.P.)

Pledgor: Huzhou jianwenlu Technology Co.,Ltd.

Registration number: Y2021330000478

PE01 Entry into force of the registration of the contract for pledge of patent right