CN117352481A - 半导体结构及其制备方法 - Google Patents

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CN117352481A CN202210736732.1A CN202210736732A CN117352481A CN 117352481 A CN117352481 A CN 117352481A CN 202210736732 A CN202210736732 A CN 202210736732A CN 117352481 A CN117352481 A CN 117352481A
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Abstract

本申请涉及一种半导体结构及其制备方法。半导体结构包括：第一基片，第一基片包括第一衬底以及第一衬底上的第一介质层，第一介质层内具有第一沟槽，第一沟槽内设有第一接触垫；第二基片，第二基片包括第二衬底以及第二衬底上的第二介质层，第二介质层内具有第二沟槽，第二沟槽内设有第二接触垫；基片键合结构，基片键合结构包括第一键合结构以及第二键合结构，第一介质层和第二介质层键合形成第一键合结构，第一接触垫与第二接触垫键合形成第二键合结构；其中，第一接触垫包括第一导电层和位于第一导电层表面的焊料层，第二接触垫包括第二导电层，焊料层和第二导电层键合形成第二键合结构。本申请实施例可以有效防止基片上的器件性能的退化。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体制造工艺的发展，出现了混合键合技术。混合键合技术中，可以将介质层与介质层之间、导电垫与导电垫之间进行直接键合，从而将两个基片封装在一起。其中，导电垫通常选择铜(Cu)垫。而Cu与Cu键合的退火温度较高，大约要350℃～400℃，从而可能会引起基片上的器件(如晶体管)性能的退化。
发明内容
基于此，本申请实施例提供一种半导体结构及其制备方法。
一种半导体结构，包括：
第一基片，所述第一基片包括第一衬底以及所述第一衬底上的第一介质层，所述第一介质层内具有第一沟槽，所述第一沟槽内设有第一接触垫；
第二基片，所述第二基片包括第二衬底以及所述第二衬底上的第二介质层，所述第二介质层内具有第二沟槽，所述第二沟槽内设有第二接触垫；
基片键合结构，所述基片键合结构包括第一键合结构以及第二键合结构，所述第一介质层和所述第二介质层键合形成所述第一键合结构，所述第一接触垫与所述第二接触垫键合形成所述第二键合结构；
其中，所述第一接触垫包括第一导电层和位于所述第一导电层表面的焊料层，所述第二接触垫包括第二导电层，所述焊料层和所述第二导电层键合形成所述第二键合结构。
在其中一个实施例中，所述第二基片朝向所述第一基片一侧具有容置空间，所述容置空间位于所述第二接触垫周围，所述焊料层延伸至所述容置空间。
在其中一个实施例中，所述容置空间位于所述第二接触垫与所述第二沟槽的槽壁之间，所述焊料层包覆所述第二接触垫的至少部分侧壁。
在其中一个实施例中，在所述容置空间内，所述第二接触垫与所述第二沟槽的槽壁之间具有空气间隙。
在其中一个实施例中，所述第一导电层分布在所述第一沟槽的侧壁表面和底部表面，所述第一沟槽中未被所述第一导电层覆盖的部分形成空隙，所述空隙内具有所述焊料层。
在其中一个实施例中，所述焊料层还同时覆盖所述第一导电层的顶表面，所述焊料层、所述第一导电层和所述第二导电层键合形成所述第二键合结构。
在其中一个实施例中，所述第一接触垫还包括第一扩散阻挡层，所述第一导电层位于所述第一扩散阻挡层表面；所述第二接触垫还包括第二扩散阻挡层，所述第二导电层位于所述第二扩散阻挡层表面。
一种半导体结构的制备方法，包括：
提供第一基片，所述第一基片包括第一衬底以及形成在所述第一衬底上的第一介质层；
于所述第一介质层内形成第一沟槽，且于所述第一沟槽内形成第一接触垫，所述第一接触垫包括第一导电层与焊料层，所述焊料层位于所述第一导电层表面；
提供第二基片，所述第二基片包括第二衬底以及形成在所述第二衬底上的第二介质层；
于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫，所述第二接触垫包括第二导电层；
将所述第二介质层与所述第一介质层键合，形成第一键合结构，同时将所述第一接触垫与所述第二接触垫焊料层键合，所述第一导电层、所述第二导电层和所述焊料层形成第二键合结构。
在其中一个实施例中，于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫之后，包括：
于所述第二接触垫周围形成容置空间；
将所述第二导电层与所述焊料层键合时，所述焊料层延伸至所述容置空间。
在其中一个实施例中，于所述第二导电层周围形成容置空间，包括：
于所述第二基片表面形成图形化光阻，所述图形化光阻具有开口，所述开口所在区域大于且包围所述第二接触垫所在区域；
基于所述图形化光阻，对所述第二基片进行刻蚀，扩大所述第二沟槽，扩大后的所述第二沟槽的槽壁与所述第二接触垫之间区域形成所述容置空间；
将所述第二导电层与所述焊料层键合之后，所述焊料层包覆所述第二接触垫的至少部分侧壁。
在其中一个实施例中，将所述第二导电层与所述焊料层键合之后，所述第二接触垫与所述第二沟槽的槽壁之间具有空气间隙。
在其中一个实施例中，于所述第一介质层内形成第一沟槽，且于所述第一沟槽内形成第一接触垫，包括：
于所述第一介质层内形成第一沟槽；
于所述第一沟槽内以及所述第一介质层上依次形成第一导电材料层与焊料材料层；
进行第一平坦化处理，去除所述第一沟槽外的所述第一导电材料层与所述焊料材料层，以形成所述第一导电层与所述焊料层。
在其中一个实施例中，所述进行第一平坦化处理之后，还包括：
进行回流处理，以使得所述焊料层表面凸起而超出所述第一介质层表面。
在其中一个实施例中，
于所述第一介质层内形成第一沟槽之后，包括：
于所述第一沟槽表面以及所述第一介质层表面形成第一阻挡材料层；
于所述第一沟槽内以及所述第一介质层上依次形成第一导电材料层与焊料材料层，包括：
于所述第一阻挡材料层表面依次形成第一导电材料层与焊料材料层；
所述第一阻挡材料层在所述平坦化处理之后，形成第一扩散阻挡层。
在其中一个实施例中，于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫，包括：
于所述第二介质层内形成第二沟槽；
于所述第二沟槽表面以及所述第二介质层表面形成依次形成第二阻挡材料层以及第二导电材料层；
进行第二平坦化处理，去除所述第二沟槽外的所述第二阻挡材料层以及所述第二导电材料层，以形成第二扩散阻挡层以及第二导电层。
上述半导体结构及其制备方法，在第一基片的第一导电层表面上形成有焊料层。区别于直接将两个基片的金属层(如铜层)键合的传统方式，将第二基片上的第二导电层与第一基片上的焊料层键合。由于焊料层具有较好的接合性，从而可以将第一基片于第二基片良好的粘结在一起。同时，焊料层的熔点通常较低，从而使得在较低温度(如200℃左右)条件下退火即可以实现键合。此时，可以有效防止基片上的器件(如DRAM)性能的退化。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的剖面结构示意图；
图2为另一实施例中提供的半导体结构的剖面结构示意图；
图3为一实施例中提供的半导体结构的制备方法的流程示意图；
图4a至图4d为一个实施例中提供的在第一基片上形成第一接触垫的制备过程中的剖面结构示意图；
图5a至图5d为一个实施例中提供的在第二基片上形成第二接触垫的制备过程中的剖面结构示意图；
图6为一个实施例中准备键合时的示意图；
图7为图6的俯视结构示意图；
图8为另一个实施例中形成的第一接触垫剖面结构示意图；
图9为另一个实施例中形成的第二接触垫剖面结构示意图。
附图标记说明：
100-第一基片，100a-第一沟槽，200-第二基片，200a-第二沟槽，300-第一接触垫，310-第一导电层，311-第一导电材料层，320-焊料层，321-焊料材料层，330-第一扩散阻挡层，400-第二接触垫，410-第二导电层，411-第二导电材料层，420-第二扩散阻挡层，421-第二阻挡材料层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本申请的实施例不应当局限于说明书附图所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。
在一个实施例中，请参阅图1或图2，提供一种半导体结构，包括：第一基片100以及第二基片200。
作为示例，第一基片100以及第二基片200可以为芯片(chip)。
第一基片100包括第一衬底110与第一介质层120。第一介质层120内具有第一沟槽100a。
第一衬底110可以为半导体衬底，其可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底等。或者，还例如，第一衬底110可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
第一介质层120的材料可以包括氧化硅或氮化硅等。第一介质层120可以包括多个相同或者不同材料的绝缘介质层，其形成在第一衬底110上，并且在远离第一衬底110一侧形成第一沟槽100a。
第一沟槽100a内设有第一接触垫300。第一接触垫300包括第一导电层310与焊料层320。焊料层320位于第一导电层310表面。
其中，第一导电层310可以包括但不限于为金属层(如铜层)。焊料层320位于第一导电层310表面，其材料可以包括锡、铅等。
第一介质层120与第一衬底110的交界面附近可以形成有半导体器件(如晶体管)。第一介质层120内还可以形成有导电插塞以及导电线等结构，从而将半导体器件电连接至第一沟槽100a内的第一接触垫300。
第二基片200包括第二衬底210与第二介质层220。第二介质层220内具有第二沟槽200a。
第二衬底210可以为半导体衬底，其可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底等。或者，还例如，第一衬底110可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
第二介质层220的材料可以包括氧化硅或氮化硅等。第二介质层220可以包括多个相同或者不同材料的绝缘介质层，其形成在第二衬底210上，并且在远离第二衬底210一侧形成第二沟槽200a。
第二沟槽200a内设有第二接触垫400。第二接触垫400包括第二导电层410。
其中，第二导电层410可以包括但不限于为金属层(如铜层)。第二导电层410与第一导电层310的材料可以相同，也可以不同。
第二介质层220与第二衬底210的交界面附近可以形成有半导体器件(如晶体管)。第二介质层220内还可以形成有导电插塞以及导电线等结构，从而将半导体器件电连接至第二沟槽200a内的第二接触垫400。
第二接触垫400内的第二导电层410与第一接触垫300内的焊料层320键合，从而将第二基片200与第一基片100内的相关器件结构导电连接。
同时，半导体结构中形成基片键合结构。基片键合结构包括第一键合结构以及第二键合结构。第一介质层120和第二介质层220键合形成第一键合结构。第一接触垫300与第二接触垫键合400形成第二键合结构。具体地，焊料层320和第二导电层410键合形成第二键合结构。
在本实施例中，在第二导电层410与焊料层320键合的同时，第一介质层120与第二介质层220键合，从而使得第一基片100与第二基片200的各个位置处，均通过键合方式结合，从而有效降低第一基片100与第二基片200结合后形成的器件厚度。同时，此时信号传输路径更短，从而可以有效提高信号传输速率。
并且，在第一基片100的第一导电层310表面上形成有焊料层320。区别于直接将两个基片的金属层(如铜层)键合的传统方式，将第二基片200上的第二导电层410与第一基片100上的焊料层320键合。由于焊料层320具有较好的接合性，从而可以将第一基片100于第二基片200良好的键合在一起。同时，焊料层320的熔点通常较低，从而使得在较低温度(如200℃左右)条件下退火即可以实现键合。此时，可以有效防止基片上的器件(如DRAM)性能的退化。
在一个实施例中，请参阅图1或图2，第二基片200朝向第一基片100一侧具有容置空间。容置空间位于第二接触垫400周围，焊料层320延伸至容置空间。
具体地，当将第二基片200与第一基片100键合时，需要在一定温度下进行退火。退火的过程中，焊料层320可能会发生热膨胀，从而使得第一基片100与第二基片200不能进行良好键合。
在本实施例中，由于在第二基片200朝向第一基片100一侧具有容置空间。从而使得退火的过程中，发生热膨胀的焊料层320可以延伸进入容置空间，从而防止其影响第二基片200与第一基片100的键合强度。
在一个实施例中，请参阅图1或图2，容置空间位于第二接触垫400与第二沟槽200a的槽壁之间，焊料层320包覆第二接触垫400的至少部分侧壁。
具体地，第二接触垫400可以设置在第二沟槽200a的中部，而与第二沟槽200a的槽壁间隔设置。而第二沟槽200a内未设有第二接触垫400的空间，即可以形成容置空间。退火的过程中，发生热膨胀的焊料层320可以延伸进入容置空间后，可以将第二接触垫400的至少部分侧壁包覆。此时，可以增加焊料层320与第二接触垫400的接触面积，从而可以降低电阻。
并且，如前述说明，在键合的过程中，通常需要退火。而退火可能会使得焊料层320会发生热膨胀。于此同时，第二接触垫400也可能会发生热膨胀。尤其是，当第二接触垫400的第二导电部211包括铜等金属层时，其通常也会发生一定程度的热膨胀。
此时，第二接触垫400与容置空间邻接，可以使得容置空间在容置焊料层320的热膨胀部分的同时，还可以对第二接触垫400(尤其是其第二导电部211)的热膨胀部分进行容置。
同时，在传统方式中，将两个基片的金属层(如铜层)直接键合是要精确控制两个基片内的金属层高度。如果金属层低于基片内的沟槽，则可能导致两个金属层接触不上，从而使得电路断路而无法导通。如果金属层高于基片内的沟槽，则可能导致两个基片由于金属层的热应力作用而键合分离，或者与邻近的金属层短路。因此，在传统方式中，对基片内的金属层高度的精度要求较高。
而在本实施例中，通过焊料层320与第二导电层410进行键合，且设有容置空间。
此时，焊料层320在退火过程中，可以发生相对较大的热膨胀。因此，即便第二导电层410低于第二基片200内的第二沟槽200a，或者焊料层320低于第一沟槽100a，焊料层320也比较容易与第二导电层410连接，而不会断路。
同时，由于容置空间的存在，因此即便第二导电层410或焊料层320高于其所在沟槽，但是容置空间可以有效释放热应力，且可以容置热膨胀的部分。因此，可以有效防止键合分离，或者与邻近的导电层短路。
因此，本实施例还可以有效降低对第二沟槽200a以及第二沟槽100a内的填充物高度要求。
当然，在其他实施例中，容置空间的设置形式并不限于此。例如，容置空间也可以为与第二接触垫400距离较近的沟槽。或者，容置空间也可以设置在第一基片100的第一沟槽100a内。此时，例如设置焊料层320与形成在第一沟槽100a侧壁的第一导电层310间隔设置，二者之间的空间即可以作为容置空间。
在一个实施例中，请参阅图1或图2，在容置空间内，第二接触垫400与第二沟槽200a的槽壁之间具有空气间隙。
此时，容置空间未被膨胀的第一接触垫300(主要是其焊料层320)以及第一接触垫300充满，从而使得容置空间内仍然具有空气间隙。
同时，第一基片100可以设有多个并行排布的第一接触垫300，且第二基片200可以设有多个并行排布的第二接触垫400。第一基片100的第一接触垫300与第二基片200的第二接触垫400可以一一对应键合。
在本实施例中，空气间隙的存在，可以使得键合后相邻接触垫结构(包括第一接触垫300与第二接触垫400)之间的耦合作用降低，从而有效减少相邻接触垫内的信号之间的干扰。
在一个实施例中，请参阅图1或图2，焊料层320的表面超出第一介质层120的表面。
此时，当第二基片200内的第二导电层410高于第二沟槽200a时，由于容置空间的存在，焊料层320超出第一基片200的表面，也并不易引起第一基片100与第二基片200由于热应力而分离。
同时，当第二基片200内的第二导电层410低于第二沟槽200a时，可以更加便于保证焊料层320可以与第二导电层410进行良好的接触。
因此，本实施例可以进一步降低第二基片200内的第二导电层410的高度要求。
在一个实施例中，请参阅图2，第一接触垫300还包括第一扩散阻挡层330，第一导电层310位于第一扩散阻挡层330表面。
为了具有良好的导电性，第一导电层310的材料可以为金属，具体可以铜、钨、铝、银或金等。此时，第一扩散阻挡层330可以有效防止金属扩散，从而保证器件性能。
具体地，第一扩散阻挡层330包括但不限于氮化钛层、钴层、铂层及钛钨层中的至少一种。
在一个实施例中，请参阅图2，第二接触垫400还包括第二扩散阻挡层420，第二导电层410位于第二扩散阻挡层420表面。
为了具有良好的导电性，第二导电层410的材料可以为金属，具体可以铜、铝、银或金等。此时，第二扩散阻挡层420可以有效防止金属扩散，从而保证器件性能。
具体地，第二扩散阻挡层420包括但不限于氮化钛层、钴层、铂层及钛钨层中的至少一种。
在一个实施例中，请参阅图3，提供一种半导体结构的制备方法，包括如下步骤：
步骤S100，提供第一基片100，第一基片100包括第一衬底110以及形成在第一衬底110上的第一介质层120；
步骤S300，请参阅图4d，于第一介质层120内形成第一沟槽100a，且于第一沟槽100a内形成第一接触垫300，第一接触垫300包括第一导电层310与焊料层320，焊料层320位于第一导电层310表面；
步骤S500，提供第二基片200，第二基片200包括第二衬底210以及形成在第二衬底210上的第二介质层220；
步骤S700，请参阅图5c，于第二介质层220内形成第二沟槽200a，且于第二沟槽200a内形成第二接触垫400，第二接触垫400包括第二导电层410；
步骤S900，请参阅图6、图7以及图1，将第二介质层220与第一介质层210键合，同时将第二导电层410与焊料层320键合。
其中，在步骤S100中，第一基片100包括第一衬底110与第一介质层120。第一衬底110例如可以为硅衬底等半导体衬底。第一介质层120可以包括多个相同或者不同材料的绝缘介质层。第一介质层120与第一衬底110的交界面附近可以形成有半导体器件(如晶体管)。
在步骤S300中，具体地，可以在第一介质层120的远离第一衬底110的一侧，形成第一沟槽100a。然后，在第一沟槽100a内形成第一导电层310与焊料层320。
在步骤S500中，第二基片200包括第二衬底210与第二介质层220。第二衬底210例如可以为硅衬底等半导体衬底。第二介质层220可以包括多个相同或者不同材料的绝缘介质层。第二介质层120与第二衬底110的交界面附近可以形成有半导体器件(如晶体管)。
在步骤S700中，具体地，可以在第二介质层220的远离第二衬底210的一侧，形成第二沟槽200a。然后，在第二沟槽200a内形成第二导电层410。
在步骤900中，首先，请参阅图6，可以将第一基片100的第一介质层120与第二基片200的第二介质220相对。
然后，可以在退火温度下，将第二介质层220与第一介质层120键合，同时将第二导电层410与焊料层320键合(请参阅图1)。
键合时，可以首先通过一定的压力使得第一基片与第二基片初步结合。然后，进行退火。退火温度可以设置为200℃左右(例如180℃-220℃)。此时，在还未达到退火温度之前，第二介质层220与第一介质层120可以在相对较低的温度下即完成键合。而当达到键合退火温度后，焊料层320可以被软化而可以产生形变，从而与第二导电层410进行良好键合。
需要说明的是，在本实施例中，第一基片100与第二基片200可以均是芯片(chip)，此时步骤S900第一基片100与第二基片200键合后可以形成一个封装体。
或者，第一基片100与第二基片200也可以均是晶片(wafer)。此时，第一基片100上可以形成有多个第一芯片，第二基片200上可以形成有多个第二芯片。同时，在步骤S900之后，可以对键合后的结构进行切割，而形成多个封装体。每个封装体均包括通过第一键合结构以及第二键合结构而键合在一起的第一芯片与第二芯片。
或者，也可以是第一基片100与第二基片200中的一者为从晶片上切割下来的芯片，另一者为晶片。这里以第一基片100为芯片，第二基片200为晶片为例进行说明。此时，第二基片200可以包括多个第二芯片。多个晶片上切割下来的第一基片100(芯片)可以排列好组成一个伪晶片，然后在步骤S900中伪晶片中的各个第一基片100与第二基片200(晶片)进行键合。之后，可以再进行切割，形成多个封装体。每个封装体均包括通过第一键合结构以及第二键合结构而键合在一起的第一基片(芯片)与第二芯片。
在本实施例中，在第二导电层410与焊料层320键合的同时，第一介质层120与第二介质层220键合，从而使得第一基片100与第二基片200的各个位置处，均通过键合方式结合，从而有效降低第一基片100与第二基片200结合后形成的器件厚度。
同时，在第一基片100的第一沟槽100a内形成了位于第一导电层310表面的焊料层320，然后将将第二基片200上的第二导电层410与第一基片100上的焊料层320键合。此时，由于焊料层320具有较好的接合性，从而可以将第一基片100于第二基片200良好的粘结在一起。同时，焊料层320的熔点通常较低，从而使得在较低温度(如200℃左右)条件下退火即可以实现键合。此时，可以有效防止基片上的器件(如DRAM)性能的退化。
在一个实施例中，步骤S700之后，还包括：
步骤S810，请参阅图5d，于第二接触垫400周围形成容置空间。
具体地，容置空间可以呈沟槽状等，从而可以对热膨胀后的焊料层320进行容置。
此时，步骤S900中，将第二导电层410与焊料层320键合时，焊料层320可以热膨胀而延伸至容置空间，从而可以防止其影响第二基片200与第一基片100的键合强度。
在一个实施例中，步骤S810包括：
步骤S811，于第二基片200表面形成图形化光阻(未图示)，图形化光阻具有开口，开口所在区域大于且包围第二接触垫400所在区域；
步骤S812，基于图形化光阻，对第二基片200进行刻蚀，扩大第二沟槽200a，扩大后的第二沟槽200a的槽壁与第二接触垫400之间区域形成容置空间(请参阅图5d)。
具体地，步骤S700可以先通过光刻、刻蚀等工艺在第二介质层220的远离第二衬底210的一侧，形成第二沟槽200a。然后，在第二沟槽200a表面以及第二介质层220表面形成第二导电材料层411。然后可以通过化学机械抛光(CMP)等方式去除在第二沟槽200a外的第二导电材料层411，从而形成第二导电层410。此时，第二导电层410表面与第二介质层220表面齐平。
因此，此时步骤S700中的第二沟槽200a的形状，决定了第二导电层410的形状。
具体地，请参阅图7，第二导电层410的形状可以为方形或圆形或者其他形状等,各种不同形状可以由光刻定义出来。这里对第二导电层410的具体形状并不做限制，其可以根据实际需求设定。
之后，在步骤S811中，可以在第二基片200的第二介质层220表面形涂布光刻胶。然后经过光刻工艺形成图形化光阻。
图形化光阻开口所在区域大于且包围第二接触垫400所在区域，从而使得图形化光阻开口完全暴露第二接触垫400，且暴露第二接触垫400周围的部分第二介质层220。
在步骤S812中，对第二基片200进行刻蚀时，第二接触垫400与第二基片200(具体为其第二介质层220)具有较大选择刻蚀比，从而不会被刻蚀去除。而第二接触垫400周围的部分第二介质层220被刻蚀去除，从而使得第二接触垫400周围被挖空，其所在的第二沟槽200a被扩大。被扩大后的第二沟槽200a的宽度可为100nm～10000nm，深度可为100nm～1000nm。
被扩大后的第二沟槽200a的宽度可以与第一沟槽100a相同。当然，二者也可以不同，这里对此并没有限制。
扩大后的第二沟槽200a的槽壁与第二接触垫400之间区域，即被挖空的区域，形成容置空间。
此时，由于键合退火过程中的热膨胀作用，步骤S900将第二导电层410与焊料层320键合之后，焊料层320包覆第二接触垫400的至少部分侧壁。
在本实施例中，通过对第二基片200的二次刻蚀，简便有效地形成了第二接触垫400周围的容置空间。且此时，请参阅图5d，第二接触垫400与容置空间邻接，可以使得焊料层320包覆第二接触垫400的至少部分侧壁，从而有效增加二者的接触面积，减低电阻。且第二接触垫400与容置空间邻接，可以使得容置空间在容置焊料层320的热膨胀部分的同时，还可以对第二接触垫400(尤其是其第二导电部211)的热膨胀部分进行容置。并且，可以有效降低对第二沟槽200a以及第二沟槽100a内的填充物高度要求。
在其他实施例中，也可以通过其他方式形成第二沟槽200a以及其内的周围具有容置空间的第二接触垫400，例如也可以在步骤S700中通过一次刻蚀，形成开口较大的第二沟槽200a。然后通过掩膜板的遮盖，而只在第二沟槽200a中间的局部区域沉积第二导电层410等，从而形成第二接触垫400。
在一个实施例中，请参阅图1，步骤S900将第二导电层410与焊料层320键合之后，第二接触垫400与第二沟槽200a的槽壁之间具有空气间隙。
即，键合时退火造成的焊料层320等的膨胀，并未将第二接触垫400周围的容置空间占满。
可以理解的是，退火会造成焊料层320等膨胀，退火后，温度降低，焊料层320等的体积可能会有所降低，但是仍然要大于未退火之前的体积。
此时，空气间隙的存在，可以使得键合后相邻接触垫结构(包括第一接触垫300与第二接触垫400)之间的耦合作用降低，从而有效减少相邻接触垫内的信号之间的干扰。
在一个实施例中，步骤S300包括：
步骤S310，请参阅图4a，于第一介质层120内形成第一沟槽100a；
步骤S330，请参阅图4b，于第一沟槽100a内以及第一介质层120上依次形成第一导电材料层311与焊料材料层321，其中，第一导电材料层分布在所述第一沟槽的侧壁表面和底部表面，第一沟槽中未被所述第一导电材料层覆盖的部分形成空隙，所述空隙内具有焊料材料层321；
步骤S350，请参阅图4c，进行第一平坦化处理，去除第一沟槽100a外的第一导电材料层311与焊料材料层321，以形成第一导电层310与焊料层320。
其中，在步骤S310中，请参阅图4a，可以通过光刻、刻蚀等工艺在第一介质层120的远离第一衬底110的一侧，形成第一沟槽100a。此时，第一沟槽100a的形状，决定了第一沟槽100a内的第一接触垫300的形状。
具体地，请参阅图7，第一接触垫300的形状可以为方形或圆形或者其他形状等,各种不同形状可以由光刻定义出来。这里对第一接触垫300的具体形状并不做限制，其可以根据实际需求设定。
在步骤S330中，请参阅图4b，可以通过溅射或者电镀等方式，依次形成第一导电材料层311与焊料材料层321。
在步骤S350中，请参阅图4c，可以通过化学机械抛光(CMP)等方式，进行第一平坦化处理。化学机械抛光可以停止在第一基片100的第一介质层120上，从而使得第一沟槽100a外的第一导电材料层311与焊料材料层321均可以被去除。而保留在第一沟槽100a内的第一导电材料层311形成第一导电层310，保留在第一沟槽100a内的焊料材料层321形成焊料层320。
在一个实施例中，步骤S350之后，还包括：
步骤S360，请参阅图4d，进行回流处理，以使得焊料层320表面凸起而超出第一介质层120表面。
此时，无论第二基片200上的第二导电层410低于第二沟槽200a，还是高于第二沟槽，焊料层320均比较容易与第二基片200上的第二导电层410键合。
当然，在一些实施例中，也可以不进行回流处理，而是在进行第一平坦化处理后，即通过焊料层320与第二导电层410键合，这里对此并没有限制。
在一个实施例中，步骤S310之后，还包括：
步骤S320，于第一沟槽100a表面以及第一介质层120表面形成第一阻挡材料层(未图示)。
同时，步骤S330包括：于第一阻挡材料层表面依次形成第一导电材料层311与焊料材料层321。
此时，步骤S350平坦化处理之后，第一沟槽100a外的第一阻挡材料层被去除。而保留在第一沟槽100a内的第一阻挡材料层形成第一扩散阻挡层330。
在本实施例中，请参阅图8，第一基片100上形成的第一接触垫300包括第一扩散阻挡层330。第一扩散阻挡层330可以有效防止第一导电层310中的金属扩散。
在一个实施例中，步骤S700包括：
步骤S710，于第二介质层220内形成第二沟槽200a；
步骤S720，于第二沟槽200a表面以及第二介质层220表面形成依次形成第二阻挡材料层(未图示)以及第二导电材料层411；
步骤S730，进行第二平坦化处理，去除第二沟槽200a外的第二阻挡材料层以及第二导电材料层411，以形成第二扩散阻挡层420以及第二导电层410。
其中，在步骤S710中，可以通过光刻、刻蚀等工艺在第二介质层220的远离第二衬底210的一侧，形成第二沟槽200a。
在步骤S720中，可以通过溅射或者电镀等方式，依次形成第二阻挡材料层以及第二导电材料层411。
在步骤S730中，可以通过化学机械抛光(CMP)等方式，进行第二平坦化处理。化学机械抛光可以停止在第二基片100的第二介质层220上，从而使得第二沟槽100a外的第二阻挡材料层以及第二导电材料层411均可以被去除。而保留在第二沟槽200a内的第二阻挡材料层形成第二阻挡层420，保留在第二沟槽200a内的第二导电材料层411形成第二导电层410。
在本实施例中，请参阅图9，第二基片200上形成的第二接触垫400包括第二扩散阻挡层420。第二扩散阻挡层420可以有效防止第二导电层410中的金属扩散。
在一个实施例中，第一基片100包括第一衬底110与第一介质层120，第一沟槽100a形成于第一介质层120内,。第二基片200包括第二衬底210与第二介质层220，第二沟槽200a形成于第二介质层220内。
步骤S900，请参阅图1，将第二导电层410与焊料层320键合的同时，也将第二介质层220与第一介质层110键合，从而将第一基片100与第二基片200更加良好的结合。
应该理解的是，虽然图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
第一基片，所述第一基片包括第一衬底以及所述第一衬底上的第一介质层，所述第一介质层内具有第一沟槽，所述第一沟槽内设有第一接触垫；
第二基片，所述第二基片包括第二衬底以及所述第二衬底上的第二介质层，所述第二介质层内具有第二沟槽，所述第二沟槽内设有第二接触垫；
基片键合结构，所述基片键合结构包括第一键合结构以及第二键合结构，所述第一介质层和所述第二介质层键合形成所述第一键合结构，所述第一接触垫与所述第二接触垫键合形成所述第二键合结构；
其中，所述第一接触垫包括第一导电层和位于所述第一导电层表面的焊料层，所述第二接触垫包括第二导电层，所述焊料层和所述第二导电层键合形成所述第二键合结构。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二基片朝向所述第一基片一侧具有容置空间，所述容置空间位于所述第二接触垫周围，所述焊料层延伸至所述容置空间。
3.根据权利要求2所述的半导体结构，其特征在于，所述容置空间位于所述第二接触垫与所述第二沟槽的槽壁之间，所述焊料层包覆所述第二接触垫的至少部分侧壁。
4.根据权利要求3所述的半导体结构，其特征在于，在所述容置空间内，所述第二接触垫与所述第二沟槽的槽壁之间具有空气间隙。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一导电层分布在所述第一沟槽的侧壁表面和底部表面，所述第一沟槽中未被所述第一导电层覆盖的部分形成空隙，所述空隙内具有所述焊料层。
6.根据权利要求5所述的半导体结构，其特征在于，所述焊料层还同时覆盖所述第一导电层的顶表面，所述焊料层、所述第一导电层和所述第二导电层键合形成所述第二键合结构。
7.根据权利要求1所述的半导体结构，其特征在于，
所述第一接触垫还包括第一扩散阻挡层，所述第一导电层位于所述第一扩散阻挡层表面；
所述第二接触垫还包括第二扩散阻挡层，所述第二导电层位于所述第二扩散阻挡层表面。
8.一种半导体结构的制备方法，其特征在于，包括：
提供第一基片，所述第一基片包括第一衬底以及形成在所述第一衬底上的第一介质层；
于所述第一介质层内形成第一沟槽，且于所述第一沟槽内形成第一接触垫，所述第一接触垫包括第一导电层与焊料层，所述焊料层位于所述第一导电层表面；
提供第二基片，所述第二基片包括第二衬底以及形成在所述第二衬底上的第二介质层；
于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫，所述第二接触垫包括第二导电层；
将所述第二介质层与所述第一介质层键合，形成第一键合结构，同时将所述第一接触垫与所述第二接触垫键合，所述第一导电层、所述第二导电层和所述焊料层形成第二键合结构。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫之后，包括：
于所述第二接触垫周围形成容置空间；
将所述第二导电层与所述焊料层键合时，所述焊料层延伸至所述容置空间。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，于所述第二导电层周围形成容置空间，包括：
于所述第二基片表面形成图形化光阻，所述图形化光阻具有开口，所述开口所在区域大于且包围所述第二接触垫所在区域；
基于所述图形化光阻，对所述第二基片进行刻蚀，扩大所述第二沟槽，扩大后的所述第二沟槽的槽壁与所述第二接触垫之间区域形成所述容置空间；
将所述第二导电层与所述焊料层键合之后，所述焊料层包覆所述第二接触垫的至少部分侧壁。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，将所述第二导电层与所述焊料层键合之后，所述第二接触垫与所述第二沟槽的槽壁之间具有空气间隙。
12.根据权利要求8所述的半导体结构的制备方法，其特征在于，于所述第一介质层内形成第一沟槽，且于所述第一沟槽内形成第一接触垫，包括：
于所述第一介质层内形成第一沟槽；
于所述第一沟槽内以及所述第一介质层上依次形成第一导电材料层与焊料材料层；
进行第一平坦化处理，去除所述第一沟槽外的所述第一导电材料层与所述焊料材料层，以形成所述第一导电层与所述焊料层。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述进行第一平坦化处理之后，还包括：
进行回流处理，以使得所述焊料层表面凸起而超出所述第一介质层表面。
14.根据权利要求12所述的半导体结构的制备方法，其特征在于，
于所述第一介质层内形成第一沟槽之后，包括：
于所述第一沟槽表面以及所述第一介质层表面形成第一阻挡材料层；
于所述第一沟槽内以及所述第一介质层上依次形成第一导电材料层与焊料材料层，包括：
于所述第一阻挡材料层表面依次形成第一导电材料层与焊料材料层；
所述第一阻挡材料层在所述平坦化处理之后，形成第一扩散阻挡层。
15.根据权利要求8所述的半导体结构的制备方法，其特征在于，于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫，包括：
于所述第二介质层内形成第二沟槽；
于所述第二沟槽表面以及所述第二介质层表面形成依次形成第二阻挡材料层以及第二导电材料层；
进行第二平坦化处理，去除所述第二沟槽外的所述第二阻挡材料层以及所述第二导电材料层，以形成第二扩散阻挡层以及第二导电层。
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US10290611B2 (en) * 2017-07-27 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US11309278B2 (en) * 2018-10-29 2022-04-19 Applied Materials, Inc. Methods for bonding substrates
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