KR102642271B1 - 집적 회로 패키지 및 방법 - Google Patents

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KR102642271B1
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지운 이 우
첸-후아 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

디바이스 패키지는 계면에서 제2 다이에 직접 본딩되는 제1 다이 ― 계면은 금속 대 금속 접합을 포함함 ―와, 제1 다이 위의 방열 피처를 포함한다. 방열 피처는, 제1 다이 위에 배치되고 제2 다이를 둘러싸며, 금속으로 제조되는 서멀 베이스(thermal base)와, 서멀 베이스 상의 복수의 서멀 비아(thermal via)를 포함하고, 디바이스 패키지는, 제1 다이 위에 배치되고 제2 다이를 둘러싸며, 서멀 베이스를 둘러싸고 복수의 서멀 비아를 둘러싸는 밀봉재를 더 포함한다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
[우선권]
본원은 2022년 1월 31일에 출원한 미국 가출원 번호 제63/267,323호의 이익을 주장하며, 이 우선권 출원은 여기에서의 인용에 의해 참조로 본 명세서에 포함된다.
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장이 계속되고 있다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 사이즈의 되풀이된 축소로부터 유래되어, 더 많은 부품들이 주어진 면적 내에 집적될 수 있다. 전자 디바이스를 축소시키려고 하는 요구가 증가함에 따라, 반도체 다이의 더 작고 더 독창적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 일례가 PoP(Package-on-Package) 기술이다. PoP 디바이스의 경우, 상부 반도체 패키지가 하부 반도체 패키지의 상측에 적층되어 높은 수준의 집적도와 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에서의 향상된 기능성 및 소 풋프린트를 가진 반도체 디바이스의 생산을 가능하게 한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a, 도 1b, 도 2, 도 3, 도 4, 도 5a, 도 5b, 도 6, 도 7, 도 8a, 도 8b, 및 도 8c는 일부 실시형태에 따른 반도체 패키지 제조에 관한 단면도 및 평면도(top down view)를 도시한다.
도 9a, 도 9b, 및 도 9c는 일부 실시형태에 따른 반도체 패키지의 단면도 및 평면도를 도시한다.
도 10, 도 11a, 및 도 11b는 일부 실시형태에 따른 반도체 패키지 제조에 관한 단면도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시형태를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시형태에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있고 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 반도체 디바이스들은 함께 본딩되어 실리콘 온 집적 칩(SoIC, system on integrated chip) 패키지와 같은 3D 집적 칩(3DIC) 패키지를 제공할 수 있다. 하부 반도체 디바이스는 상부 반도체 디바이스의 에지를 지나 횡방향으로 연장될 수 있다. 일부 실시형태에서, 하부 반도체 디바이스의 표면 상에 있고 상부 반도체 디바이스에 인접한 금속 방열 구조에 의해 하부 반도체 디바이스로부터 열이 방출될 수 있다. 금속 방열 구조는 서멀 베이스(thermal base)와 서멀 베이스 상에 복수의 서멀 비아(thermal via)를 형성하는 2개의 별도의 리소그래피 및 전기도금 공정에 의해 형성될 수 있다. 금속 방열 구조는 패키지 디바이스 및 그 디바이스의 열관리 요건에 기초하여 특정 구성에 적응될 수 있다. 다양한 실시형태에 따른 방열 구조를 제공함으로써 다음의 효과를 얻을 수 있다. 효과는 높은 방열 효율, 방열 피처를 디바이스 핫스팟과 겹치게 하는 타겟팅된 핫스팟 관리, SoIC 공정과의 통합 용이성, 두 리소그래피 공정에 의한 탁월한 핫스팟 영역의 타겟팅, 제조 용이성, 및 상이한 패키지 구성(예컨대, 상이한 패키지 컴포넌트 형상 및/치수)에 대한 적응성을 포함한다.
도 1a 내지 도 8c는 일부 실시형태에 따른 반도체 패키지(400)(도 8a 내지 도 8c 참조)를 형성하기 위한 공정의 중간 단계의 단면도를 도시한다. 반도체 패키지(400)는 예컨대 서멀 베이스 상에 복수의 서멀 비아를 포함하는 방열부(heat dissipation)를 포함한다. 서멀 베이스 및 서멀 비아는 각각 금속성으로, 실리콘보다 더 높은 열전도율과 같은 비교적 높은 열전도율을 제공할 수 있다. 이런 식으로 패키지(400)의 방열부가 용납될 수 있다.
도 1a를 참조하면, 반도체 다이(200)가 예시된다. 반도체 다이(200)는 대형 웨이퍼의 일부로서 형성되는 베어 칩(bare chip) 반도체 다이(예컨대, 패키징되지 않은 반도체 다이)일 수 있다. 예를 들어, 반도체 다이(200)는 로직 다이(예컨대, 애플리케이션 프로세서(AP), 중앙 처리 장치, 마이크로컨트롤러, 등), 메모리 다이(예컨대, 다이내믹 랜덤 액세스 메모리(DRAM) 다이, 하이브리드 메모리 다이(HBC), 스태틱 랜덤 액세스 메모리(SRAM) 다이, 와이드 입출력(wideIO) 메모리 다이, 자기저항성 랜덤 액세스 메모리(mRAM) 다이, 저항성 랜덤 액세스 메모리(rRAM), 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC) 다이), RF(radio frequency) 다이, 센서 다이, 마이크로-전자-기계-시스템(MEMS) 다이, 신호 처리 다이(예컨대, 디지털 신호 처리(DSP) 다이), 프론트-엔드 다이(예컨대, 아날로그 프론트-엔드(AFE) 다이), 바이오메디컬 다이, 등일 수 있다.
반도체 다이(200)는 반도체 다이(200)에 집적 회로를 형성하기 위한 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들어, 반도체 다이(200)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(202), 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판(202)은 게르마늄 등의 다른 반도체 재료와, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체와, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체, 또는 이들의 조합을 포함할 수 있다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다.
트랜지스터, 다이오드, 커패시터, 저항기, 등과 같은 능동 및/또는 수동 디바이스가 반도체 기판(202) 내 및/또는 상에 형성될 수 있다. 디바이스들은, 예컨대 반도체 기판(202) 상의 하나 이상의 유전체층(206B)에 금속화 패턴(206A)를 포함하는 인터커넥트 구조(206)에 의해 상호접속될 수 있다. 인터커넥트 구조(206)는 기판(202) 상의 디바이스들을 전기적으로 접속시켜서 하나 이상의 집적 회로를 형성한다. 다양한 실시형태에서, 디바이스는 동작 동안 비교적 고도의 열을 생성하는 회로 컴포넌트(204)를 포함한다. 그 컴포넌트(204)에 대응하는(예컨대, 겹치는) 다이의 영역은 일부 실시형태에서 열 핫스팟(thermal hopspot)으로 칭해질 수 있다. 컴포넌트(204)는 직렬화기/병렬화기(serializer/deserializer)(SerDes) 기능, 입출력(I/O) 신호 기능, 등과 같은 특정 기능을 제공할 수 있다.
반도체 다이(200)는 인터커넥트 구조(206) 내의 금속화 패턴(206A)에 전기적으로 접속될 수 있는 쓰루 비아(218)를 더 포함한다. 쓰루 비아(218)는 전도성 재료(예컨대, 구리, 등)를 포함할 수 있고, 인터커넥트 구조(206)로부터 기판(202) 내로 연장될 수 있다. 기판(202) 내의 쓰루 비아의 적어도 부분 주변에 하나 이상의 절연 배리어층(220)이 형성될 수 있다. 절연 배리어층(220)은 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 등을 포함할 수 있고, 쓰루 비아(218)를 기판(202)으로부터 물리적 그리고 전기적으로 격리시키는 데에 사용될 수 있다. 후속 처리 단계에서, 기판(202)은 쓰루 비아(218)을 노출시키도록 박형화될 수 있다(도 2 참조). 박형화 후, 쓰루 비아(218)는 기판(202)의 후면(back side)에서부터 기판(202)의 전면(front side)으로 전기 접속을 제공한다. 다양한 실시형태에서, 기판(202)의 후면은 디바이스와 인터커넥트 구조(206) 반대편의 기판(202) 면으로 칭해질 수 있고, 기판(202)의 전면은 디바이스와 인터커넥트 구조(206)가 배치되는 기판(202) 면으로 칭해질 수 있다.
반도체 다이(200)는 인터커넥트 구조(206)와 기판(202) 상의 디바이스에 의한 접속이 이루어지게 하는 컨택 패드(210)를 더 포함한다. 컨택 패드(210)는 구리, 알루미늄(예컨대, 28K 알루미늄), 또는 다른 전도성 재료를 포함할 수 있다. 패시베이션막(212)이 인터커넥트 구조(206) 상에 배치되고, 컨택 패드(210)는 패시베이션막(212)의 상면에서 노출된다. 패시베이션막(212)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 등을 포함할 수 있다. 일부 실시형태에서, 컨택 패드(210)는 패시베이션막(212)의 상면 위로 연장될 수 있다.
반도체 다이(200)는 대형 웨이퍼의 일부로서 형성될 수 있다(예컨대, 다른 반도체 다이(200)에 접속될 수 있다). 일부 실시형태에서, 반도체 다이(200)는 패키징 후에 서로 개편화될 수 있다. 예를 들어, 반도체 다이(200)는 웨이퍼의 일부로서 접속되어 있으면서 패키징될 수 있다. 다른 실시형태에서, 반도체 다이(200)는 웨이퍼의 다른 컴포넌로부터 개편화된 후에 패키징될 수도 있다. 일부 실시형태에서, 칩 프로브(CP) 테스트가 반도체 다이(200) 각각에 (예컨대, 컨택 패드(210)를 통해) 적용될 수 있다. CP 테스트는 반도체 다이(200)의 전기 기능을 점검하고, CP 테스트를 통과한 다이는 KGD(Known Good Die)로 칭해진다. CP 테스트를 통과하지 못한 반도체 다이(200)는 폐기되거나 수리된다. 이렇게 KGD가 패키징에 제공되어 불량 다이를 패키징하는 비용과 낭비를 줄인다.
CP 테스트 후 각 KGD의 인터커넥트 구조(206) 및 컨택 패드(210) 위에 유전체층(214)이 형성된다. 유전체층(214)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 등을 포함할 수 있다. 유전체층(214)은 후속 패키징 공정 동안 컨택 패드(210)를 보호할 수 있다. 일부 실시형태에서는, 유전체층(214)에 배치되는 금속화 패턴(216)에 의해 컨택 패드들(210) 사이에 추가 상호접속이 제공될 수 있다.
도 1b에는 후속해서 반도체 다이(200)에 본딩될 제2 반도체 다이(300)가 도시된다. 반도체 다이(300) 내의 피처의 재료 및 형성 공정은 반도체 다이(200) 내의 유사 피처를 참조하면 알게 될 것이며, 반도체 다이(200) 내의 유사 피처들은 숫자 "2"로 시작하는 도면 부호를 갖고, 반도체 다이(300) 내의 대응하는 피처는 숫자 "3"으로 시작하는 도면 부호를 갖는다. 예를 들어, 반도체 다이(300)는 디바이스(예컨대, 트랜지스터, 커패시터, 다이오드, 저항기, 등)가 형성된 반도체 기판(302) 및 인터커넥트 구조(306)를 포함할 수 있다. 인터커넥트 구조(306)는 하나 이상의 유전체층(306b)에 금속화 패턴(306A)를 포함하고, 금속화 패턴(306A)은 기판(300) 상의 디바이스를 기능 회로에 전기적으로 접속시킨다. 인터커넥트 구조(306)는 패시베이션층(312)과, 금속화 패턴(306A)에 전기적으로 접속되는 컨택 패드(310)를 더 포함한다. 유전체층(314)이 컨택 패드 및 패시베이션층(312) 위에 배치될 수 있다. 금속화 패턴(316)은 유전체층(314) 내의 접합 패드(bond pad)들(310) 사이에 상호접속을 제공할 수 있다. 반도체 다이(300)는 유전체층(314)에 접속 구조(322)(예컨대, 접합 패드(322A)와 접합 패드 비아(322B)를 포함함)를 더 포함할 수 있다. 접합 패드(322A)는 접합 패드 비아(322B)에 의해 컨택 패드(310)에 전기적으로 접속되고, 컨택 패드(310)는 접속 구조(322)를 반도체 다이(300)의 회로에 전기적으로 접속시킬 수 있다. 접합 패드(322A)와 접합 패드 비아(322B)는 예컨대 다마신 공정에 의해 형성될 수 있고, 접속 구조(322)의 상면을 유전체층(314)과 같은 높이로 하기 위해 평탄화 공정이 수행될 수 있다. 일부 실시형태에서는, 반도체 다이(300)가 기판(302) 내로 연장되는 임의의 쓰루 비아를 포함할 수 없다. 특정 실시형태에서는, 반도체 다이(300)가 메모리 다이이지만, 다른 유형의 다이도 사용될 수 있다.
일부 실시형태에서는 반도체 다이(300)도 처음에 복수의 반도체 다이(300)를 포함하는 대형 웨이퍼의 일부로서 형성될 수 있다. 형성 후 반도체 다이(300)를 웨이퍼 내의 다른 다이로부터 분리하기 위해 개편화 공정이 적용될 수 있다. 그런 다음 반도체 다이(300)는 후속 공정 단계에서 반도체 다이(200)에 본딩될 수 있다(도 3 참조). 일부 실시형태에서는 칩 온 웨이퍼(CoW) 패키징 공정에서 반도체 다이(200)가 웨이퍼에 부착된 상태에서 반도체 다이(300)가 본딩된다. 다른 실시형태에서는 다른 패키징 공정이 사용될 수도 있다.
도 2에서, 쓰루 비아(218)를 노출시키기 위해 반도체 다이(200)에 박형화 공정이 적용될 수 있다. 박형화는 쓰루 비아(218) 위에 있는 기판(202)의 부분들을 제거한다. 일부 실시형태에서, 박형화는 쓰루 비아(218)를 노출시키기 위해 쓰루 비아(218) 상에 있는 배리어층(예컨대, 배리어층(208), 도 1a 참조)의 횡방향 부분을 추가로 제거할 수 있다. 박형화 공정은 화학적 기계 연마(CMP), 연삭, 에치백(예컨대, 습식 에칭), 이들의 조합, 등을 수행할 수 있다. 도시하는 실시형태에서는, 박형화 공정에 의해 기판(302)의 후면이 쓰루 비아(218)의 횡방향 표면과 같은 높이가 된다. 일부 실시형태에서, 박형화 공정은 쓰루 비아(218)가 기판(202)의 후면을 지나 연장하도록 기판(202)을 리세싱할 수 있다. 이것은, 예컨대 쓰루 비아(218)를 크게 에칭하지 않고서 기판(202)을 선택적으로 에칭하는 선택적 에칭을 통해 달성될 수 있다. 일부 실시형태에서, 반도체 다이(200)는 기계적 지지를 높이기 위해 박형화 공정 동안 임시 캐리어 기판(명시적으로 도시하지 않음)에 부착될 수도 있다.
추가로 도 2에서 도시하는 바와 같이, 유전체층(224)이 기판(202) 위에 배치된다. 유전체층(224)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 등을 포함할 수 있고, 유전체층(224)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 등과 같은 적절한 퇴적 공정을 사용하여 퇴적될 수 있다. 유전체층(224)의 재료는 후속 공정 단계(예컨대, 도 3 참조)에서 유전체층(314)에의 직접 용융 본딩에 적절할 수 있는 것이 선택될 수 있다. 접합 패드(222)는 유전체층(224)에 형성되고 배치될 수 있다. 접합 패드(222)는 유전체층(224)의 퇴적 이전 또는 이후에 형성될 수 있다. 접합 패드(222)는 구리 등을 포함할 수 있고, 예컨대 도금 공정, 다마신 공정, 등에 의해 형성될 수 있다. 접합 패드(222)는 쓰루 비아(218)에 의해 반도체 다이(200)의 디바이스/회로(예컨대, 컴포넌트(204))에 전기적으로 접속될 수 있다.
한편, 쓰루 비아(218)가 기판(202)의 후면으로부터 돌출하는 실시형태에서는, 접합 패드(206)가 생략될 수 있고, 유전체층(224)이 쓰루 비아(218)의 돌출 부분을 둘러싸도록 형성될 수 있다. 이러한 실시형태에서는, 처음에 쓰루 비아(218)를 덮도록 유전체층(224)이 퇴적될 수 있고, 그런 다음 쓰루 비아(218)와 유전체층(224)의 표면들을 실질적으로 같은 높이로 하기 위해 평탄화 단계가 수행될 수 있다.
도 3에서, 반도체 다이(300)가 반도체 다이(200)에 예컨대 하이브리드 본딩 구성으로 본딩되어 패키지(400)를 형성한다. 반도체 다이(300)는 반도체 다이(300)의 전면이 반도체 다이(300)를 향하고 반도체 다이(300)의 후면이 반도체 다이(200)를 등지도록 아래로 향하게 배치된다. 반도체 다이(300)는 반도체 다이(200)의 후면 상의 유전체층(224)와 유전체층(224) 내의 접합 패드(222)에 본딩된다. 예를 들어, 반도체 다이(300)의 유전체층(314)은 반도체 다이(200)의 유전체층(224)에 직접 본딩될 수 있고, 반도체 다이(300)의 접합 패드(322A)는 반도체 다이(200)의 접합 패드(222)에 직접 본딩될 수 있다. 일 실시형태에서, 유전체층(314)과 유전체층(224) 사이의 접합은 산화물 대 산화물 접합(oxide-to-oxide bond), 등일 수 있다. 하이브리드 본딩 공정은 또한, 직접적인 금속 대 금속 접합을 통해 반도체 다이(300)의 접합 패드(322A)를 반도체 다이(200)의 접합 패드(222)에 직접 본딩한다. 이에, 반도체 다이(20 및 300) 사이의 전기 접속은 접합 패드(322A)와 접합 패드(222)의 물리적 연결에 의해 제공된다. 접합 패드(222)가 생략되는 대안의 실시형태에서는, 직접적인 금속 대 금속 접합을 통해 접합 패드(322A)가 쓰루 비아(218)에 직접 본딩될 수도 있다.
일례로 하이브리드 본딩 공정은 예컨대 유전체층(224) 또는 유전체층(314) 중 하나 이상에 표면 처리를 적용함으로써, 반도체 다이(200)를 반도체 다이(300)와 정렬하는 것에서 시작된다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 또한 유전체층(224) 또는 유전체층(314) 중 하나 이상에 적용될 수 있는 세정 공정(에컨대, 탈이온수 등을 사용한 린스)을 더 포함할 수 있다. 그런 다음 하이브리드 본딩 공정은 접합 패드(322A)를 접합 패드(222)(또는 쓰루 비아(218))에 정렬시키도록 계속될 수 있다. 반도체 다이(200 및 300)가 정렬될 때에, 접합 패드(322A)는 대응하는 쓰루 비아(218)과 중첩될 수 있다. 다음으로, 하이브리드 본딩은 각각의 반도체 다이(200)가 각각의 반도체 다이(300)와 접촉하는 동안에, 사전 본딩 단계를 포함한다. 사전 본딩은 실온(예컨대, 약 21℃ 내지 약 25℃)에서 수행될 수 있다. 계속해서 하드브리드 본딩은 예컨대, 약 150℃와 약 400℃ 사이의 온도에서 약 0.5 시간 내지 약 3 시간의 지속시간 동안 어닐링을 수행하여, 접합 패드(322A) 내의 금속(예컨대, 구리)과 접합 패드(222) 내의 금속(예컨대, 구리)가 서로 상호 확산함으로써, 직접적인 금속 대 금속 접합이 형성된다. 단일 반도체 다이(300)만이 반도체 다이(200)에 본딩되는 것으로 예시되지만, 다른 실시형태에서는 반도체 다이(200)에 여러 반도체 다이(300)가 본딩되는 것을 포함할 수 있다. 이러한 실시형태에서, 여러 반도체 다이(300)는 스택 구성(예컨대, 다수의 적층된 본딩 다이(300)를 구비함) 및/또는 나란한 배열의 구성(side-by-side configuration)일 수 있다.
반도체 다이(300)는 반도체 다이(200)보다 표면적이 더 작을 수 있다. 반도체 다이(200)는 반도체 다이(300)를 지나 횡방향으로 연장되고, 유전체층(224)의 부분들은 반도체 다이(200 및 300)의 본딩 후에 노출된다. 유전체층(224)의 일부를 노출시킴으로써, 유전체층(224)에 방열 피처(예컨대, 금속성 서멀 베이스(404) 및 금속성 서멀 비아(406), 도 8a 내지 도 8c 참조)를 형성하여 다이(200)의 핫스팟(예컨대, 컴포넌트(204))과 중첩되게 할 수 있다.
방열 피처를 형성하는 일례에 대해 후술한다. 도 4에서 시작하면, 시드층(402)이 유전체층(224)의 노출면, 반도체 다이(300)의 측벽, 및 반도체 다이(300)의 후면 상에 퇴적될 수 있다. 일부 실시형태에서는, 시드층(402)이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에서, 시드층(402)은 전도성 베이스층과 베이스층 위에 구리층을 포함한다. 전도성 베이스층은 티탄, 티탄 단일질화물(mononitride), 탄탈, 탄탈 단일질화물 등을 포함할 수 있다. 시드층(402)은 예컨대 CVD, PVD 등을 사용하여 형성될 수 있다.
도 5a와 도 5b에서, 제1 리소그래피 및 도금 공정을 사용하여 시드층(402) 상에 금속성 서멀 베이스(404)가 형성된다. 구체적으로, 금속성 서멀 베이스(404)를 형성하기 위해 포토레지스트(도시 생략)가 시드층(402) 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속성 서멀 베이스(404)에 대응한다. 패터닝은 포토레지스트를 관통하는 하나 이상의 개구부를 형성하여 시드층(402)을 노출시킨다. 포토레지스트의 개구부 내에 그리고 시드층(402)의 노출 부분 상에 금속성 서멀 베이스(404)가 형성된다. 금속성 서멀 베이스(404)는 전기도금이나 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 금속성 서멀 베이스(404)는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등으로 제조될 수 있다. 금속으로 금속성 서멀 베이스(404)를 형성함으로써, 금속의 비교적 높은 열 전도율로 인해 패키지(400)의 방열이 향상될 수 있다. 일부 실시형태에서, 금속성 서멀 베이스(404)는 실시형태의 패키지에서 충분한 방열을 제공하기 위해 400 W/mK의 최소 열전도율을 가질 수 있다. 그런 다음, 포토레지스트는 예컨대 산소 플라즈마 등을 사용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 금속성 서멀 베이스(404)는 반도체 다이(300) 및/또는 반도체 다이(200) 내의 임의의 디바이스로부터 전기적으로 격리될 수 있다.
금속성 서멀 베이스(404)는 평면도에서 반도체 다이(300)를 연속으로 완전히 둘러쌀 수 있다(점선으로 반도체 다이(200)의 위치를 나타내는 도 5b 참조). 또한, 서멀 베이스는 반도체 다이(300)로부터의 열 방출을 용이하게 하기 위해 반도체 다이(200)의 핫스팟(예컨대, 컴포넌트(204))과 중첩할 수 있다. 금속성 서멀 베이스(404)의 다른 구성도 가능하다. 일부 실시형태에서, 금속성 서멀 베이스(404)는 약 5 ㎛ 내지 약 180 ㎛의 범위의 높이(H1)를 가질 수 있다. 또한, 금속성 서멀 베이스(404)는 반도체 다이(300)로부터 거리(D1)만큼 횡방향으로 이격되고 반도체 다이(200)의 경계로부터 거리(D2)만큼 횡방향으로 이격될 수 있다. 거리(D1 및 D2)는 각각 10 ㎛ 내지 약 200 ㎛의 범위일 수 있고, 거리(D1)는 거리(D2)와 같을 수도 같지 않을 수도 있다. 다른 실시형태에서는 금속성 서멀 베이스(404)의 다른 치수/간격도 가능하다.
도 6에서, 패키지(400)에 방열 피처를 형성하는 것은 제2 리소그래피 및 도금 공정을 사용하여 금속성 서멀 베이스(404) 상에 금속성 서멀 비아(406)를 형성하는 것에서 계속된다. 금속성 서멀 비아(406)를 형성하기 위해, 포토레지스트(도시 생략)가 금속성 서멀 베이스(404) 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속성 서멀 비아(406)에 대응한다. 패터닝은 포토레지스트를 관통하는 하나 이상의 개구부를 형성하여 금속성 서멀 베이스(404)를 노출시킨다. 포토레지스트의 개구부 내에 그리고 금속성 서멀 베이스(404)의 노출 부분 상에 금속성 서멀 비아(406)가 형성된다. 금속성 서멀 비아(406)는 전기도금이나 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 금속성 서멀 비아(406)는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등으로 제조될 수 있다. 금속으로 금속성 서멀 비아(406)를 형성함으로써, 금속의 비교적 높은 열 전도율로 인해 패키지(400)의 방열이 향상될 수 있다. 일부 실시형태에서, 금속성 서멀 비아(406)는 실시형태의 패키지에서 충분한 방열을 제공하기 위해 400 W/mK의 최소 열전도율을 가질 수 있다. 금속성 서멀 비아(406)는 금속성 서멀 베이스(404)와 동일한 금속 조성을 가질 수도 갖지 않을 수도 있다. 금속성 서멀 비아(406) 각각은 약 5 ㎛ 내지 약 50 ㎛의 범위의 단면 폭(W1)을 가질 수 있다. 다른 실시형태에서는 다른 치수가 가능하다. 그런 다음, 포토레지스트는 예컨대 산소 플라즈마 등을 사용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 도 6에 도시하는 바와 같이, 금속성 서멀 비아(406)를 형성하기 위해 금속성 서멀 베이스(404) 위에 별도의 시드층이 퇴적될 필요가 없다. 즉, 도금 공정은 별도의 시드층의 필요 없이 금속성 서멀 비아(406)를 형성하는 방식으로 금속성 서멀 베이스(404)를 사용하여 제조 비용을 절감할 수 있다.
도 7에서는, 시드층(402)의 과잉부가 제거된다. 구체적으로, 반도체 다이(300)의 후면 상의 시드층(402)의 부분, 반도체 다이(300)의 측벽, 베이스(404)가 덮지 않은 반도체 다이(200)의 일부와 같은, 금속성 서멀 베이스(404)가 덮지 않은 시드층(402)의 부분들이 제거될 수 있다. 시드층(402)은 임의의 적절한 건식 또는 습식 에칭 공정에 의해 제거될 수 있다. 이렇게 시드층(402)의 잔여부, 금속성 서멀 베이스(404), 및 금속성 서멀 비아(406)를 포함하는 방열 피처가 패키지(500)에 형성된다. 방열 피처는 다이(200 및 300)로부터 전기적으로 격리될 수 있다. 예를 들어, 유전체층(224)은 방열 피처의 바닥면 전체를 덮을 수 있다.
도 8a 내지 도 8c에서, 절연 재료(408)가 반도체 다이(200) 위에, 반도체 다이(300) 주위에, 그리고 금속성 서멀 베이스(404)/금속성 서멀 비아(406) 주위에 형성된다. 일부 실시형태에서, 절연 재료(408)는, 예컨대 도포시 절연 재료(408)를 유지하기 위한 경계 또는 다른 피처를 가질 수 있는 몰드(도시 생략)를 사용하여 성형 또는 몰딩되는 몰딩 화합물(예컨대, 에폭시, 수지, 몰드 가능한 폴리머 등)이다. 이러한 몰드는 반도체 다이(300) 주위에 절연 재료(408)을 가압 몰딩해서 절연 재료(408)를 개구부와 리세스로 강제하여, 절연 재료(48)에서 에어 포켓 등을 제거하는 데 사용될 수 있다.
일부 실시형태에서, 절연 재료(408)는 유전체 재료(예컨대, 산화물, 질화물, 산질화물 등), 폴리머 재료(예컨대, 폴리이미드 등), 스핀 온 글래스(SOG), 또는 반도체 다이(200)에 퇴적되는 등등의 것이다. 이러한 실시형태에서, 절연 재료(408)는 PVD, CVD, 또는 다른 공정에 의해 형성될 수 있다. 또한 도 8a에 도시하는 바와 같이, 절연 재료(408)는 예컨대 연삭, 화학적 기계 연마(CMP) 공정, 등에 의해 평탄화될 수 있다. 평탄화 후에, 절연 재료(408), 반도체 다이(300), 및 금속성 서멀 비아(406)의 상면들은 실질적으로 같은 높이이다.
패키지(400) 내의 방열 피처(예컨대, 금속성 서멀 베이스(404) 및 금속성 서멀 비아(406))는 절연 재료(408)를 통해 반도체 다이(200)의 표면으로부터 열 방출을 제공한다. 다양한 실시형태는 금속성 서멀 베이스(404) 및 금속성 서멀 비아(406)에서 고 열전도율 재료(예컨대, 금속)를 사용함으로써 반도체 다이(200) 내의 핫스팟(예컨대, 컴포넌트(204))로부터의 향상된 열 방출을 달성할 수 있다. 또한, 우수한 방열을 제공하면서도, 금속성 서멀 베이스(404) 및 금속성 서멀 비아(40)를 형성하는 두 단계의 리소그래피 및 도금 공정에 의해 이들 베이스 및 비아는 패키지(400)의 원하는 구성 및 반도체 다이의 형상/크기에 따라 적응될 수 있다. 예를 들어, 금속성 서멀 베이스(404)의 크기는 제조 공정에 대한 상당한 조정 없이도 반도체 다이(300)의 크기 및/또는 형상에 따라 적응될 수 있다. 다른 예로서, 금속성 서멀 비아(406)는 패키지(400)의 원하는 구성에 기초하여 평면도에서 특정 형상을 가질 수 있다. 예를 들어, 쓰루 비아(406) 각각은 도 8b에 도시하는 바와 같이 평면도에서 원형일 수도 있거나 쓰루 비아(406) 각각은 도 8c에 도시하는 바와 같이 평면도에서 직사각형/정사각형일 수도 있다. 쓰루 비아(406)의 다른 구성도 가능하다. 일부 실시형태에서, 두 단계의 리소그래피 및 도금 공정은 밀봉재(encapsulant)(408) 내의 금속의 전체 체적을 줄이기 위해 더 작은 금속성 서멀 비아(406)을 구비하면서 개선된 커버리지 및 방열을 위해 더 큰 서멀 베이스(404)의 형성을 허용한다. 밀봉재(408) 내의 금속의 전체 체적이 감소하기 때문에, 반도체 다이(300)/밀봉재(408)의 열 팽창 계수가 저감하여(예컨대, 하부의 반도체 다이(200)와 동일한 수준으로 유지되어), 완성된 패키지에서 기계적 응력이 감소한다.
패키지(400)에 추가 처리 단계가 적용될 수 있다. 예를 들어, 반도체 다이(200)를 웨이퍼 내의 다른 다이로부터 분리하기 위해 하나 이상의 개편화 공정이 적용될 수 있다. 개편화는 소잉(sawing), 다이싱(dicing) 등을 포함할 수 있다. 예를 들어, 개편화 공정은 밀봉재(408), 유전체층(224), 기판(202), 인터커넥트 구조(206), 및 유전체층(214)를 소잉하는 것을 포함할 수 있다. 또한, 추가 방열을 위해 방열 덮개 및/또는 열 확산기가 열 계면 재료(TIM, thermal interfacing material)에 의해 반도체 다이(300)의 후면, 밀봉재(408), 및 쓰루 비아(406)에 부착될 수 있다.
방열 피처는 다양한 상이한 구성에 적응될 수 있다. 예를 들어, 패키지(400)는 균일한 형상, 크기, 및/또는 피치의 금속성 서멀 비아(406)를 포함하고 있지만, 다른 구성도 가능하다. 도 9a 내지 도 9c는 일부 실시형태에 따른 패키지(500)를 도시한다. 패키지(500)는 패키지(400)와 유사할 수 있으며, 여기서 같은 참조 부호는 같은 공정을 통해 형성되는 같은 엘리먼트를 나타낸다. 도 9a는 패키지(500)의 평면도를 도시하고; 도 9b는 도 9a의 라인 B-B를 따른 단면을 도시하고; 도 9c는 도 9a의 라인 C-C를 따른 단면을 도시한다. 도 9a 내지 도 9c에 도시하는 바와 같이, 금속성 서멀 비아(406)는 다양한 크기 및/또는 형상을 가질 수 있다. 특정 금속성 서멀 비아(406)는 다른 금속성 서멀 비아(406)보다 더 큰 표면적을 차지하고 더 큰 폭을 가질 수 있다. 또한, 단일 패키지는 라운드형(예컨대, 원형), 직사각형, 정사각형 및 L자형의 조합인 금속성 서멀 비아(406)를 포함할 수 있다. 또한, 패키지(500) 내의 인접한 서멀 비아들 간의 간격도 변할 수 있다. 패키지(500)의 원하는 구성에 기초하여 금속성 서멀 비아(406) 각각의 크기, 형상, 및/또는 간격이 적응될 수 있다. 예를 들어, 금속성 서멀 비아(406)는 핫스팟과 중첩될 수 있고, 금속성 서멀 비아(406) 각각의 크기 및/또는 형상은 대응하는 핫스팟의 크기 및/또는 형상에 대응할 수 있다. 이렇게 제조 공정은 상이한 방열 구성들을 가진 다양한 패키지를 형성하도록 적응될 수 있다. 제조 공정은 상이한 패키지 구성들을 달성하려면 큰폭으로 조정될 필요가 있다.
도 10, 도 11a, 및 도 11b는 일부 실시형태에 따른 반도체 패키지(600)를 제조하는 다양한 스테이지의 단면도를 도시한다. 패키지(600)는 패키지(400)와 유사할 수 있으며, 여기서 같은 참조 부호는 같은 공정을 통해 형성되는 같은 엘리먼트를 나타낸다. 도 10은 도 3을 참조하여 전술한 바와 같이 다이(300 및 200)를 직접 서로 본딩한 후의 추가 처리가 행해진 다음의 단면도를 도시한다.
도 10에서, 반도체 다이(300)에 의해 덮이지 않은 유전체층(224)의 표면과 같은 유전체층(224)의 노출면을 리세싱하기 위해 에치백 공정(602)이 수행된다. 에치백 공정(602)은 건식 에칭 공정(예컨대, 플라즈마 에칭), 습식 에칭 공정(예컨대, 묽은 불화수소(dHF)), 등일 수 있다. 에치백 공정(602)은 이방성일 수 있다. 일부 실시형태에서, 에치백 공정(602)은 에칭 동안 반도체 다이(300)를 덮기 위해 선택적 리소그래피 마스크를 사용할 수도 있다. 에칭 결과로 유전체층(224)의 노출 부분은 반도체 다이(300)에 의해 덮이는 유전체층(224)의 부분보다 더 얇아진다.
도 11a와 도 11b는 에칭된 유전체층(224) 상에 금속성 서멀 베이스(404) 및 금속성 서멀 비아(406)를 포함하는 방열 피처를 형성하기 위해 추가 처리가 수행된 후의 패키지(600)를 도시한다. 도 11b는 도 11a의 영역(604)의 상세 단면도를 도시한다. 금속성 서멀 베이스(404) 및 금속성 서멀 비아(406)의 형성은 도 4 내지 도 7에서 전술한 바와 유사한 공정 단계 및 재료를 사용하여 수행될 수 있다. 구체적으로, 시드층(402) 상에 금속성 서멀 베이스(404)와 금속성 서멀 비아(406)를 연속으로 도금하기 위해 두 리소그래피 및 도금 공정이 사용될 수 있다. 그런 다음 시드층(402)의 과잉부가 제거되어, 시드층(402)의 잔여부, 금속성 서멀 베이스(404), 및 금속성 서멀 비아(406)를 포함하는 방열 피처가 형성될 수 있다.
전술한 유전체(224)가 박형화되기 때문에, 방열 피처는 반도체 다이(200)의 핫스팟(예컨대, 컴포넌트(204))에 더 가깝게 이격될 수 있다. 예를 들어, 방열 피처(구체적으로, 베이스(404) 및 시드층(402))는 다이(300)보다 낮게 연장될 수 있다. 이렇게 패키지(600) 내의 열 방출은, 상대적으로 불량한 열전도율을 갖는 유전체층(224)의 일부를 제거하고 또 방열 피처를 다이(200) 내의 핫스팟에 더 가깝게 배치시킴으로써, 더욱 개선될 수 있다. 그렇게 형성된 구조에서, 유전체층(224)은 도 11b의 상세도에서 도시하는 바와 같이 방열 피처 아래에 두께(T1)를 가질 수 있다. 패키지(600)에서 열 방출을 높이기 위해 두께(T1)는 약 0.1 ㎛ 내지 약 3 ㎛, 또는 약 0.5 ㎛ 내지 약 1 ㎛의 범위일 수 있다. 도 11a와 도 11b는 특정 구성을 갖는 금속성 서멀 비아(406)를 도시하고 있지만, (도 8b, 도 8c, 도 9a, 도 9b, 및 도 9c에 대해 전술한 바와 같이) 금속성 서멀 비아(406)는 임의의 형상 및/또는 크기를 가질 수 있는 것이 이해될 것이다. 금속성 서멀 비아(406)는 패키지(600)에서 균일한 형상 및/또는 사이즈를 가질 수도 갖지 않을 수도 있다. 금속성 서멀 비아(406)가 형성된 후에, 도 8a 내지 도 8c에 대해 전술한 바와 같이 반도체 다이(300), 금속성 서멀 베이스(404), 및 금속성 서멀 비아(406) 주위에 절연 재료(408)가 형성될 수도 있다.
일부 실시형태에 따르면, 반도체 디바이스들은 함께 본딩되어 실리콘 온 집적 칩(SoIC, system on integrated chip) 패키지와 같은 3D 집적 칩(3DIC) 패키지를 제공할 수 있다. 하부 반도체 디바이스는 상부 반도체 디바이스의 에지를 지나 횡방향으로 연장될 수 있다. 일부 실시형태에서, 하부 반도체 디바이스의 표면 상에 있고 상부 반도체 디바이스에 인접한 금속 방열 구조에 의해 하부 반도체 디바이스로부터 열이 방출될 수 있다. 금속 방열 구조는 서멀 베이스와 서멀 베이스 상에 복수의 금속 기둥부를 형성하는 2개의 별도의 리소그래피 및 전기도금 공정에 의해 형성될 수 있다. 금속 방열 구조는 패키지 디바이스 및/또는 그 디바이스의 열관리 요건에 기초하여 특정 구성에 적응될 수 있다. 다양한 실시형태에 따른 방열 구조를 제공함으로써 다음의 효과를 얻을 수 있다. 효과는 높은 방열 효율, 방열 피처를 디바이스 핫스팟과 겹치게 하는 타겟팅된 핫스팟 관리, SoIC 공정과의 통합 용이성, 두 리소그래피 공정에 의한 탁월한 핫스팟 영역의 타겟팅, 제조 용이성, 및 상이한 패키지 구성(예컨대, 상이한 패키지 컴포넌트 형상 및/치수)에 대한 적응성을 포함한다.
일부 실시형태에 따르면, 디바이스 패키지는 계면에서 제2 다이에 직접 본딩되는 제1 다이 ― 상기 계면은 금속 대 금속 접합을 포함함 ―; 및 상기 제1 다이 위의 방열 피처를 포함하고, 상기 방열 피처는: 상기 제1 다이 위에 배치되고 상기 제2 다이를 둘러싸며, 금속으로 제조되는 서멀 베이스와, 상기 서멀 베이스 상의 복수의 서멀 비아를 포함한다. 상기 디바이스 패키지는, 상기 제1 다이 위에 배치되고 상기 제2 다이를 둘러싸며, 상기 서멀 베이스를 둘러싸고 상기 복수의 서멀 비아를 둘러싸는 밀봉재를 더 포함한다. 선택사항으로, 일부 실시형태에서, 상기 복수의 서멀 비아는 금속으로 제조된다. 선택사항으로, 일부 실시형태에서, 상기 계면은 상기 제1 다이의 제1 유전체층이 상기 제2 다이의 제2 유전체층에 접촉함으로써 형성되는 산화물 대 산화물 접합을 포함하고, 상기 방열 피처는 상기 제1 다이의 제1 유전체층 바로 위에 배치된다. 선택사항으로, 일부 실시형태에서, 상기 제1 유전체층은 상기 방열 피처 바로 아래에 제1 두께를 갖고, 상기 제1 유전체층은 상기 제2 다이 바로 아래에 제2 두께를 갖고, 상기 제1 두께는 상기 제2 두께보다 작다. 선택사항으로, 일부 실시형태에서, 상기 제1 두께는 0.1 ㎛ 내지 3 ㎛의 범위이다. 선택사항으로, 일부 실시형태에서, 상기 복수의 서멀 비아 중 제1 서멀 비아는 평면도에서 상기 복수의 서멀 비아 중 제2 서멀 비아보다 더 큰 면적을 갖는다. 선택사항으로, 일부 실시형태에서, 상기 복수의 서멀 비아 중 제1 서멀 비아는 평면도에서 상기 복수의 서멀 비아 중 제2 서멀 비아와는 상이한 형상을 갖는다. 선택사항으로, 일부 실시형태에서, 상기 복수의 서멀 비아 각각은 균일한 크기를 갖는다. 선택사항으로, 일부 실시형태에서, 상기 복수의 서멀 비아 각각은 균일한 형상을 갖는다. 선택사항으로, 일부 실시형태에서, 상기 방열 피처는 상기 제1 다이의 회로와 중첩되고, 상기 회로는 직렬화기/병렬화기(serializer/deserializer) 또는 입출력 회로이다.
일부 실시형태에 따르면, 패키지는 제2 다이 위에 배치되고 상기 제2 다이에 본딩되는 제1 다이를 포함하고, 상기 제1 다이의 후면은 상기 제2 다이의 전면에 본딩되며, 상기 제1 다이의 제1 유전체층은 상기 제2 다이의 제2 유전체층에 직접 본딩된다. 상기 패키지는 상기 제2 유전체층 상의 시드층; 상기 시드층 상의 금속성 서멀 베이스; 상기 금속성 서멀 베이스 상의 복수의 금속성 서멀 비아; 및 상기 제1 다이, 상기 시드층, 상기 금속성 서멀 베이스, 및 상기 복수의 금속성 서멀 비아를 밀봉하는 밀봉재를 더 포함한다. 선택사항으로, 일부 실시형태에서, 상기 금속성 서멀 베이스는 상기 제2 다이를 둘러싼다. 선택사항으로, 일부 실시형태에서, 상기 금속성 서멀 베이스는 상기 제1 다이 및 상기 제2 다이로부터 전기적으로 격리된다. 선택사항으로, 일부 실시형태에서, 상기 금속성 서멀 베이스는 상기 제1 다이보다 낮게 연장된다.
일부 실시형태에 따르면, 방법은 제1 다이를 제2 다이에 본딩하는 단계 ― 상기 제1 다이를 제2 다이에 본딩하는 단계는 제1 다이의 제1 유전체층을 제2 다이의 제2 유전체층에 직접 본딩하는 단계; 상기 제1 유전체층 위에 시드층을 퇴적하는 단계; 제1 리소그래피 및 도금 공정을 사용하여 상기 시드층 상에 서멀 베이스를 도금하는 단계; 제2 리소그래피 및 도금 공정을 사용하여 상기 서멀 베이스 상에 복수의 서멀 비아를 도금하는 단계; 상기 시드층의 과잉부를 제거하는 단계; 및 상기 제2 다이, 상기 서멀 베이스, 및 상기 복수의 서멀 비아를 밀봉재로 밀봉하는 단계를 포함한다. 선택사항으로, 일부 실시형태에서, 상기 제1 다이를 제2 다이에 본딩하는 단계는 상기 제1 다이의 제1 접합 패드를 상기 제2 다이의 제2 접합 패드에 직접 본딩하는 단계를 더 포함한다. 선택사항으로, 일부 실시형태에서, 상기 방법은 상기 시드층을 퇴적하기 전에 그리고 상기 제1 다이를 상기 제2 다이에 본딩한 후에, 상기 제1 유전체층의 노출면을 리세싱하는 단계를 더 포함한다. 선택사항으로, 일부 실시형태에서, 상기 제1 유전체층의 노출면을 리세싱한 후에, 상기 제1 유전체층은 0.1 ㎛ 내지 3 ㎛ 범위의 두께를 갖는다. 선택사항으로, 일부 실시형태에서, 상기 시드층을 퇴적하는 단계는 상기 제2 다이의 측벽 위에 상기 측벽을 따라 상기 시드층을 퇴적하는 단계를 포함한다. 선택사항으로, 일부 실시형태에서, 상기 서멀 베이스와 상기 복수의 서멀 비아 사이에는 시드층이 퇴적되지 않는다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 디바이스 패키지에 있어서,
계면에서 제2 다이에 직접 본딩되는 제1 다이 ― 상기 계면은 금속 대 금속 접합(metal-to-metal bond)을 포함함 ―;
상기 제1 다이 위의 방열 피처로서, 상기 방열 피처는:
상기 제1 다이 위에 배치되고 상기 제2 다이를 둘러싸며, 금속으로 제조되는 서멀 베이스(thermal base)와,
상기 서멀 베이스 상의 복수의 서멀 비아(thermal via)를 포함하는, 상기 방열 피처; 및
상기 제1 다이 위에 배치되고 상기 제2 다이를 둘러싸며, 상기 서멀 베이스를 둘러싸고, 상기 복수의 서멀 비아를 둘러싸는 밀봉재(encapsulant)를 포함하는, 디바이스 패키지.
2. 제1항에 있어서, 상기 복수의 서멀 비아는 금속으로 제조되는, 디바이스 패키지.
3. 제1항에 있어서, 상기 계면은 상기 제1 다이의 제1 유전체층이 상기 제2 다이의 제2 유전체층과 접촉함으로써 형성되는 산화물 대 산화물 접합을 포함하고, 상기 방열 피처는 상기 제1 다이의 제1 유전체층 바로 위에 배치되는, 디바이스 패키지.
4. 제3항에 있어서, 상기 제1 유전체층은 상기 방열 피처 바로 아래에 제1 두께를 갖고, 상기 제1 유전체층은 상기 제2 다이 바로 아래에 제2 두께를 갖고, 상기 제1 두께는 상기 제2 두께보다 작은, 디바이스 패키지.
5. 제4항에 있어서, 상기 제1 두께는 0.1 ㎛ 내지 3 ㎛의 범위인, 디바이스 패키지.
6. 제1항에 있어서, 상기 복수의 서멀 비아 중 제1 서멀 비아는 평면도에서 상기 복수의 서멀 비아 중 제2 서멀 비아보다 더 큰 면적을 갖는, 디바이스 패키지.
7. 제1항에 있어서, 상기 복수의 서멀 비아 중 제1 서멀 비아는 평면도에서 상기 복수의 서멀 비아 중 제2 서멀 비아와는 상이한 형상을 갖는, 디바이스 패키지.
8. 제1항에 있어서, 상기 복수의 서멀 비아 각각은 균일한 크기를 갖는, 디바이스 패키지.
9. 제1항에 있어서, 상기 복수의 서멀 비아 각각은 균일한 형상을 갖는, 디바이스 패키지.
10. 제1항에 있어서, 상기 방열 피처는 상기 제1 다이의 회로와 중첩되고, 상기 회로는 직렬화기/병렬화기(serializer/deserializer) 또는 입출력 회로인, 디바이스 패키지.
11. 패키지에 있어서,
제2 다이 위에 배치되고 상기 제2 다이에 본딩되는 제1 다이로서, 상기 제1 다이의 후면은 상기 제2 다이의 전면에 본딩되며, 상기 제1 다이의 제1 유전체층은 상기 제2 다이의 제2 유전체층에 직접 본딩되는, 상기 제1 다이;
상기 제2 유전체층 상의 시드층;
상기 시드층 상의 금속성 서멀 베이스;
상기 금속성 서멀 베이스 상의 복수의 금속성 서멀 비아; 및
상기 제1 다이, 상기 시드층, 상기 금속성 서멀 베이스, 및 상기 복수의 금속성 서멀 비아를 밀봉하는 밀봉재를 포함하는, 패키지.
12. 제11항에 있어서, 상기 금속성 서멀 베이스는 상기 제2 다이를 둘러싸는, 패키지.
13. 제11항에 있어서, 상기 금속성 서멀 베이스는 상기 제1 다이 및 상기 제2 다이로부터 전기적으로 격리되는, 패키지.
14. 제11항에 있어서, 상기 금속성 서멀 베이스는 상기 제1 다이보다 낮게 연장되는, 패키지.
15. 방법에 있어서,
제1 다이를 제2 다이에 본딩하는 단계 ― 상기 제1 다이를 제2 다이에 본딩하는 것은 제1 다이의 제1 유전체층을 제2 다이의 제2 유전체층에 직접 본딩하는 것을 포함함 ―;
상기 제1 유전체층 위에 시드층을 퇴적하는 단계;
제1 리소그래피 및 도금 공정을 사용하여 상기 시드층 상에 서멀 베이스를 도금하는 단계;
제2 리소그래피 및 도금 공정을 사용하여 상기 서멀 베이스 상에 복수의 서멀 비아를 도금하는 단계;
상기 시드층의 과잉부를 제거하는 단계; 및
상기 제2 다이, 상기 서멀 베이스, 및 상기 복수의 서멀 비아를 밀봉재로 밀봉하는 단계를 포함하는, 방법.
16. 제15항에 있어서, 상기 제1 다이를 제2 다이에 본딩하는 단계는 상기 제1 다이의 제1 접합 패드를 상기 제2 다이의 제2 접합 패드에 직접 본딩하는 단계를 더 포함하는, 방법.
17. 제16항에 있어서, 상기 시드층을 퇴적하기 전에 그리고 상기 제1 다이를 상기 제2 다이에 본딩한 후에, 상기 제1 유전체층의 노출면을 리세싱하는 단계를 더 포함하는, 방법.
18. 제17항에 있어서, 상기 제1 유전체층의 노출면을 리세싱한 후에, 상기 제1 유전체층은 0.1 ㎛ 내지 3 ㎛ 범위의 두께를 갖는, 방법.
19. 제15항에 있어서, 상기 시드층을 퇴적하는 단계는 상기 제2 다이의 측벽 위에서 상기 측벽을 따라 상기 시드층을 퇴적하는 단계를 포함하는, 방법.
20. 제15항에 있어서, 상기 서멀 베이스와 상기 복수의 서멀 비아 사이에는 시드층이 퇴적되지 않는, 방법.

Claims (10)

  1. 디바이스 패키지에 있어서,
    계면에서 제2 다이에 직접 본딩되는 제1 다이 ― 상기 계면은 금속 대 금속 접합(metal-to-metal bond)을 포함함 ―;
    상기 제1 다이 위의 방열 피처(heat dissipation feature)로서, 상기 방열 피처는:
    상기 제1 다이 위에 배치되고 상기 제2 다이를 둘러싸며, 금속으로 제조되는 서멀 베이스(thermal base)와,
    상기 서멀 베이스 상의 복수의 서멀 비아(thermal via)를 포함하는, 상기 방열 피처; 및
    상기 제1 다이 위에 배치되고 상기 제2 다이를 둘러싸며, 상기 서멀 베이스를 둘러싸고, 상기 복수의 서멀 비아를 둘러싸는 밀봉재(encapsulant)
    를 포함하는, 디바이스 패키지.
  2. 제1항에 있어서, 상기 복수의 서멀 비아는 금속으로 제조되는, 디바이스 패키지.
  3. 제1항에 있어서, 상기 계면은 상기 제1 다이의 제1 유전체층이 상기 제2 다이의 제2 유전체층과 접촉함으로써 형성되는 산화물 대 산화물 접합을 포함하고, 상기 방열 피처는 상기 제1 다이의 제1 유전체층 바로 위에 배치되는, 디바이스 패키지.
  4. 제3항에 있어서, 상기 제1 유전체층은 상기 방열 피처 바로 아래에 제1 두께를 갖고, 상기 제1 유전체층은 상기 제2 다이 바로 아래에 제2 두께를 갖고, 상기 제1 두께는 상기 제2 두께보다 작은, 디바이스 패키지.
  5. 제1항에 있어서, 상기 방열 피처는 상기 제1 다이의 회로와 중첩되고, 상기 회로는 직렬화기/병렬화기(serializer/deserializer) 또는 입출력 회로인, 디바이스 패키지.
  6. 패키지에 있어서,
    제2 다이 위에 배치되고 상기 제2 다이에 본딩되는 제1 다이로서, 상기 제1 다이의 후면(backside)은 상기 제2 다이의 전면(front side)에 본딩되며, 상기 제1 다이의 제1 유전체층은 상기 제2 다이의 제2 유전체층에 직접 본딩되는, 상기 제1 다이;
    상기 제2 유전체층 상의 시드층;
    상기 시드층 상의 금속성 서멀 베이스;
    상기 금속성 서멀 베이스 상의 복수의 금속성 서멀 비아; 및
    상기 제1 다이, 상기 시드층, 상기 금속성 서멀 베이스, 및 상기 복수의 금속성 서멀 비아를 밀봉하는 밀봉재
    를 포함하는, 패키지.
  7. 방법에 있어서,
    제1 다이를 제2 다이에 본딩하는 단계 ― 상기 제1 다이를 제2 다이에 본딩하는 것은 제1 다이의 제1 유전체층을 제2 다이의 제2 유전체층에 직접 본딩하는 것을 포함함 ―;
    상기 제1 유전체층 위에 시드층을 퇴적하는 단계;
    제1 리소그래피 및 도금 공정을 사용하여 상기 시드층 상에 서멀 베이스를 도금하는 단계;
    제2 리소그래피 및 도금 공정을 사용하여 상기 서멀 베이스 상에 복수의 서멀 비아를 도금하는 단계;
    상기 시드층의 과잉부를 제거하는 단계; 및
    상기 제2 다이, 상기 서멀 베이스, 및 상기 복수의 서멀 비아를 밀봉재로 밀봉하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서, 상기 제1 다이를 제2 다이에 본딩하는 단계는 상기 제1 다이의 제1 접합 패드를 상기 제2 다이의 제2 접합 패드에 직접 본딩하는 단계를 더 포함하는, 방법.
  9. 제8항에 있어서, 상기 시드층을 퇴적하기 전에 그리고 상기 제1 다이를 상기 제2 다이에 본딩한 후에, 상기 제1 유전체층의 노출면을 리세싱하는 단계를 더 포함하는, 방법.
  10. 제7항에 있어서, 상기 서멀 베이스와 상기 복수의 서멀 비아 사이에는 시드층이 퇴적되지 않는, 방법.
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