KR100721625B1 - Ｍｅｍｓ 패키지 및 그 제조방법 - Google Patents

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KR100721625B1
KR100721625B1 KR1020050127315A KR20050127315A KR100721625B1 KR 100721625 B1 KR100721625 B1 KR 100721625B1 KR 1020050127315 A KR1020050127315 A KR 1020050127315A KR 20050127315 A KR20050127315 A KR 20050127315A KR 100721625 B1 KR100721625 B1 KR 100721625B1
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bonding
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김동준
표성규
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매그나칩 반도체 유한회사
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    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/02—Microstructural systems; Auxiliary parts of microstructural devices or systems containing distinct electrical or optical devices of particular relevance for their function, e.g. microelectro-mechanical systems [MEMS]
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    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate

Abstract

본 발명은 MEMS(micro electro mechanical system) 패키지 및 그 제조방법에 관한 것으로서, 패키지의 신뢰성을 확보할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 MEMS 패키지는, 중앙부에 센서파트가 형성되고, 상기 센서파트로부터 그 외측으로 제 1 트렌치 및 제 2 트렌치가 차례로 소정간격 이격되어 형성된 제 1 실리콘 기판; 상기 제 1 및 제 2 트렌치를 각각 매립하면서 상기 제 1 실리콘 기판 상에 돌출되어 형성된 제 1 Cu 본딩패드 및 제 1 Cu 본딩라인; 상기 각각의 센서파트, 제 1, 및 제 2 트렌치와 마주보는 면에 캐비티, 딥 비아 및 제 3 트렌치가 각각 형성된 제 2 실리콘 기판; 및 상기 제 1 Cu 본딩패드 및 제 1 Cu 본딩라인과 각각 본딩되며, 상기 딥 비아 및 상기 제 3 트렌치를 매립하면서 상기 제 2 실리콘 기판 상에 돌출되어 형성된 각각의 제 2 Cu 본딩패드 및 제 2 Cu 본딩라인을 포함한다.
MEMS, 패키지, 구리, 본딩, 허메틱 실링(hermetic sealing)

Description

ＭＥＭＳ 패키지 및 그 제조방법{MEMS package and method of manufacturing the same}
도 1은 본 발명의 실시예에 따른 MEMS 패키지의 구조를 나타낸 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 MEMS 패키지의 센서 웨이퍼 및 캡 웨이퍼를 나타낸 각각의 평면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 MEMS 패키지의 센서 웨이퍼의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 MEMS 패키지의 캡 웨이퍼의 제조방법을 설명하기 위한 공정별 단면도.
도 5a 및 도 5b는 본 발명의 실시예에 따라 형성된 캡 웨이퍼와 센서 웨이퍼의 본딩 및 백 그라인등 공정을 설명하기 위한 각각의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제 1 실리콘 기판 101: 제 1 하드마스크막
102: 제 1 트렌치 103: 제 2 트렌치
104: 확산장벽막 105: 구리 씨드층
106: 구리막 106a: 제 1 Cu 본딩라인
106b: 제 1 Cu 본딩패드 107: 보호막
108: 제 2 하드마스크막 109: 센서파트
200: 제 2 실리콘 기판 201: 제 3 하드마스크막
202: 제 3 트렌치 203: 딥 비아
204: 절연막 205: 점착층
206: 구리 씨드층 207: 구리막
207a: 제 2 Cu 본딩라인 207b: 제 2 Cu 본딩패드
208: 감광막 패턴 209: 캐비티
본 발명은 MEMS 패키지 및 그 제조방법에 관한 것으로서, 특히 열 계수 특성 차이에 기인한 스트레스 유발이 적을 뿐만 아니라, 저온 공정에 의한 본딩이 용이하도록 하여, 패키지의 신뢰성을 확보할 수 있는 MEMS 패키지 및 그 제조방법에 관한 것이다.
전자제품의 소형화 및 고성능화는 전자부품을 기판에 접합하는 패키지 기술의 발달을 필연적으로 요구한다. 따라서, MEMS의 성공 열쇠는 패키지에 달려있다. 특히 대량 생산성을 목표로 할 경우 웨이퍼 레벨 패키지의 성공이 가장 중요하다.
MEMS 소자는 크기 면에서 성능 면에서 우수한 성능을 보인다 하더라도 소자의 특성상 최소한의 소자 보호를 위한 패키지가 필수적이다. 접착 본딩 등을 제외한 웨이퍼 레벨 패키지의 경우, 접합할 두 기판이 0.1㎛ 이하로 근접되어야하는 기본 조건을 갖게 되는데, 이는 소자 개발에 있어서 큰 제한점으로 작용할 수 있다. 또한, 특별한 화학 반응을 통해 본딩이 이루어질 경우, 반응을 위해 가해지는 외부인자 즉, 온도, 전압, 재료 등의 특성이 소자 제작에 큰 영향을 주고 있다.
이러한 종래의 MEMS 소자의 패키지를 위한 본딩방법으로서, 글래스를 이용한 애노딕 본딩(anodic bonding) 기술, 또는, 각각의 실리콘 웨이퍼를 이용한 퓨전 본딩(fusion bonding) 기술 등이 주로 이용되고 있다.
그러나, 상기 애노딕 본딩의 경우, 실리콘과 글래스의 이종 접합을 이용하여 패키징을 진행하고 있으므로, 비록 실리콘과 열 계수(thermal coefficient) 특성이 유사한 글래스를 사용한다 하더라도, 웨이퍼의 사이즈가 대구경화 될수록 스트레스 문제에 따른 소자의 열화현상이 유발될 수 있으며, 상기 글래스는 반도체 팹 공정에서 금기시되는 Na 성분을 함유하고 있어, 반도체 팹 일괄라인에서의 적용이 불가능한 단점이 있다.
또한, 상기 퓨전 본딩은 각각의 실리콘 웨이퍼를 고온으로 가열하여 그들 사이에 실리콘 산화막을 형성하여 접합하기 때문에, 웨이퍼 표면 처리가 필수적이며, 계면에 실리콘 산화막이 형성되어야 하므로 매우 고온에서 접합이 이루어지며, 예컨대, 900℃ 이상의 고온 공정이 필요하므로 공정상 호환성이 작다. 또한, 웨이퍼의 표면 파티클(particle)이 본딩 수율에 미치는 영향이 매우 크며, 표면 거칠기 역시 본딩 수율에 큰 영향을 미치는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 열 계수 특성 차이에 기인한 스트레스 유발이 적을 뿐만 아니라, 저온 공정에 의한 본딩이 용이하도록 하여, 패키지의 신뢰성을 확보할 수 있는 MEMS 패키지 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 MEMS 패키지는,
중앙부에 센서파트가 형성되고, 상기 센서파트로부터 그 외측으로 제 1 트렌치 및 제 2 트렌치가 차례로 소정간격 이격되어 형성된 제 1 실리콘 기판;
상기 제 1 및 제 2 트렌치를 각각 매립하면서 상기 제 1 실리콘 기판 상에 돌출되어 형성된 제 1 Cu 본딩패드 및 제 1 Cu 본딩라인;
상기 각각의 센서파트, 제 1, 및 제 2 트렌치와 마주보는 면에 캐비티, 딥 비아 및 제 3 트렌치가 각각 형성된 제 2 실리콘 기판; 및
상기 제 1 Cu 본딩패드 및 제 1 Cu 본딩라인과 각각 본딩되며, 상기 딥 비아 및 상기 제 3 트렌치를 매립하면서 상기 제 2 실리콘 기판 상에 돌출되어 형성된 각각의 제 2 Cu 본딩패드 및 제 2 Cu 본딩라인을 포함한다.
여기서, 상기 캐비티는 사다리꼴의 단면 형상인 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위한 본 발명에 의한 MEMS 패키지의 제조방법은,
제 1 실리콘 기판 상에 제 1 하드마스크막을 형성하는 단계;
상기 제 1 하드마스크막 및 제 1 실리콘 기판을 선택적으로 식각하여, 상기 제 1 실리콘 기판의 가장자리 일부분에 제 1 트렌치를 형성하고, 상기 제 1 트렌치로부터 기판 내측으로 소정간격 이격된 제 2 트렌치를 형성하는 단계;
상기 제 1 트렌치 및 제 2 트렌치를 구리막으로 매립하여 제 1 Cu 본딩라인 및 제 1 Cu 본딩패드를 각각 형성하는 단계;
상기 제 1 Cu 본딩패드 내측 일부분의 상기 제 1 하드마스크막 및 제 1 실리콘 기판의 소정두께를 선택적으로 식각하여 센서파트를 형성하는 단계;
상기 식각후 잔류된 제 1 하드마스크막을 제거하는 단계;
별도의 제 2 실리콘 기판 상에 제 2 하드마스크막을 형성하는 단계;
상기 제 2 하드마스크막 및 제 2 실리콘 기판을 선택적으로 식각하여, 상기 제 1 실리콘 기판의 제 1 트렌치 및 제 2 트렌치와 대응하는 부분에 제 3 트렌치 및 딥 비아를 각각 형성하는 단계;
상기 제 3 트렌치 및 딥 비아를 구리막으로 매립하여 제 2 Cu 본딩라인 및 제 2 Cu 본딩패드를 각각 형성하는 단계;
상기 제 1 실리콘 기판의 센서파트와 대응하는 상기 제 2 하드마스크막 및 제 2 실리콘 기판의 소정두께를 선택적으로 식각하여 캐비티를 형성하는 단계;
상기 식각후 잔류된 제 2 하드마스크막을 제거하는 단계;
상기 제 1 Cu 본딩라인과 제 2 Cu 본딩라인, 및 상기 제 1 Cu 본딩패드와 제 2 Cu 본딩패드를 서로 본딩시키는 단계; 및
상기 제 2 Cu 본딩패드의 하면이 노출되도록 상기 제 2 실리콘 기판에 백 그라인딩 공정을 수행하는 단계를 포함한다.
여기서, 상기 제 1 하드마스크막은 TEOS(tetra ethyl ortho silicate)를 이용하여 형성하는 것을 특징으로 한다.
그리고, 상기 제 1 Cu 본딩라인 및 제 1 Cu 본딩패드를 각각 형성하는 단계는,
상기 제 1 트렌치 및 제 2 트렌치를 포함한 전체 구조 표면에 확산장벽막을 형성하는 단계;
상기 확산장벽막의 표면에 구리 씨드층을 형성하는 단계;
상기 구리 씨드층 상에, 상기 제 1 및 제 2 트렌치를 매립하도록 구리막을 형성하는 단계; 및
상기 제 1 하드마스크막이 노출될 때까지 상기 구리막을 CMP하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 확산장벽막은 Ta, TaN, Ta/TaN, TaN/Ta, Ti, TiN, Ti/TiN, TiN/Ti, W, WN, W/WN, WN/W, Mo, MoN, Mo/MoN 및 MoN/Mo로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 확산장벽막을 형성한 다음,
인시튜(in-situ)로 RTA(rapid thermal anneal) 공정을 수행하여, 상기 확산장벽막과 제 1 실리콘 기판 사이의 계면에, 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 구리막을 형성한 다음,
열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 센서파트를 형성하는 단계는,
상기 제 1 Cu 본딩라인 및 제 1 Cu 본딩패드를 포함한 상기 제 1 하드마스크막 상에 보호막을 형성하는 단계;
상기 보호막 상에 제 2 하드마스크막을 형성하는 단계;
상기 제 1 Cu 본딩패드 내측 일부분의 상기 제 2 하드마스크막을 식각하는 단계;
상기 식각후 잔류된 제 2 하드마스크막을 식각 마스크로 이용하여, 상기 보호막, 제 1 하드마스크막 및 제 1 실리콘 기판의 소정두께를 식각하여 센서파트를 형성하는 단계; 및
상기 식각후 잔류된 제 2 하드마스크막을 제거하는 단계를 포함한다.
또한, 상기 보호막은 SiC 또는 SiN을 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 제 2 하드마스크막의 제거공정은 HF를 이용하여 수행하는 것을 특징으로 한다.
또한, 상기 제 1 하드마스크막의 제거공정은 HF를 이용하여 수행하는 것을 특징으로 한다.
또한, 상기 제 2 하드마스크막은 TEOS(tetra ethyl ortho silicate)를 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 제 2 Cu 본딩라인 및 제 2 Cu 본딩패드를 각각 형성하는 단계는,
상기 제 3 트렌치 및 딥 비아를 포함한 전체 구조 표면에 절연막을 형성하는 단계;
상기 절연막의 표면에 점착층 및 구리 씨드층을 차례로 형성하는 단계;
상기 구리 씨드층 상에, 상기 제 3 트렌치 및 딥 비아를 매립하도록 구리막을 형성하는 단계; 및
상기 제 2 하드마스크막이 노출될 때까지 상기 구리막을 CMP하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 절연막은 SiO2, SiN 및 SiC 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 점착층은 Ta, TaN, Ta/TaN, TaN/Ta, Ti, TiN, Ti/TiN, TiN/Ti, W, WN, W/WN, WN/W, Mo, MoN, Mo/MoN 및 MoN/Mo로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 구리막을 형성한 다음,
열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 캐비티를 형성하는 단계는,
상기 제 2 Cu 본딩라인 및 제 2 Cu 본딩패드를 포함한 상기 제 2 하드마스크막 상에, 상기 센서파트와 대응하는 부분을 노출시키는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 하드마스크막 및 제 2 실리콘 기판의 소정두께를 식각하여 캐비티를 형성하는 단계; 및
상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 캐비티를 형성하는 단계에서,
상기 제 2 실리콘 기판은 KOH 또는 TMAH(tetra methyl ammoium hydroxide) 용액으로 식각하는 것을 특징으로 한다.
또한, 상기 캐비티는 사다리꼴 단면 형상으로 형성하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
MEMS 패키지의 구조
도 1은 본 발명의 실시예에 따른 MEMS 패키지의 구조를 나타낸 단면도이고, 도 2a 및 도 2b는 본 발명의 실시예에 따른 MEMS 패키지의 센서 웨이퍼 및 캡 웨이퍼를 나타낸 각각의 평면도이다.
본 발명의 실시예에 따른 MEMS 패키지는, 도 1에 도시한 바와 같이, 센서파 트(109)가 형성된 제 1 실리콘 기판(100), 및 상기 센서파트(109)를 보호하도록 상기 제 1 실리콘 기판(100)과 본딩되며, 상기 센서파트(109)와 마주보는 면에 캐비티(209)가 형성된 제 2 실리콘 기판(200)을 포함한다. 여기서, 상기 센서파트(109)가 형성된 상기 제 1 실리콘 기판(100)은, 일반적으로, 센서 웨이퍼라 불리우고, 상기 캐비티(209)가 형성된 상기 제 2 실리콘 기판(200)은 캡 웨이퍼라 불리운다.
자세하게, 상기 제 1 실리콘 기판(100)의 중앙부에는 상기 센서파트(109)가 형성되어 있고, 상기 센서파트(109)로부터 그 외측으로, 제 2 트렌치(103) 및 제 1 트렌치(102)가 각각 소정간격 이격되어 형성되어 있다. 그리고, 상기 제 1 실리콘 기판(100)에는, 상기 제 1 트렌치(102) 및 제 2 트렌치(103)를 각각 매립하면서 제 1 실리콘 기판(100) 상에 돌출되어 형성된 제 1 Cu 본딩라인(106a) 및 제 1 Cu 본딩패드(106b)가 형성되어 있다.
또한, 상기 센서파트(109), 제 1 트렌치(102) 및 제 2 트렌치(103)와 마주보는 상기 제 2 실리콘 기판(200) 면에는, 상기 센서파트(109)를 보호하는 캐비티(209)와, 제 3 트렌치(202) 및 딥 비아(203)가 각각 형성되어 있다. 여기서, 상기 캐비티(209)는, 사다리꼴의 단면 형상을 갖는 것이 바람직하다.
그리고, 상기 제 2 실리콘 기판(200)에는, 상기 제 3 트렌치(202) 및 딥 비아(203)를 각각 매립하면서 제 2 실리콘 기판(200) 상에 돌출되어 형성된 제 2 Cu 본딩라인(207a) 및 제 2 Cu 본딩패드(207b)가 형성되어 있다. 이 때에, 상기 제 2 Cu 본딩라인(207a)은 상기 제 1 실리콘 기판(100)에 형성된 제 1 Cu 본딩라인 (106a)과 본딩되어 있고, 상기 제 2 Cu 본딩패드(207b)는 상기 제 1 실리콘 기판(100)에 형성된 제 1 Cu 본딩패드(106b)와 본딩되어 있다.
즉, 본 발명의 실시예에 따른 MEMS 패키지는, 도 2a에 도시된 바와 같이 중앙부에 센서파트(109)가 형성되고, 상기 센서파트(109)의 외측으로 소정간격 이격된 부분에 제 1 Cu 본딩패드(106b) 및 제 1 Cu 본딩라인(106a)이 각각 형성된 제 1 실리콘 기판(100)의 상기 제 1 Cu 본딩패드(106b) 및 제 1 Cu 본딩라인(106a)이, 도 2b에 도시된 바와 같이 중앙부에 캐비티(209)가 형성되고, 상기 캐비티(209)의 외측으로 소정간격 이격된 부분에 제 2 Cu 본딩패드(207b) 및 제 2 Cu 본딩라인(207a)이 각각 형성된 제 2 실리콘 기판(200)의 상기 제 2 Cu 본딩패드(207b) 및 제 2 Cu 본딩라인(207a)과 각각 본딩된다.
본 발명의 실시예에 따른 MEMS 패키지는, 센서파트(109)가 형성된 제 1 실리콘 기판(100)과, 상기 센서파트(109)를 보호하고 또한 센서의 동작공간을 확보하기 위한 캐비티(209)가 형성된 제 2 실리콘 기판(200)이, Cu를 이용하여 서로 본딩됨으로써, 저온 공정에 의한 본딩이 용이하며, 허메틱 실링(hermetic sealing) 특성이 우수한 패키지를 구현할 수 있다. 그리고, 센서 및 캡 웨이퍼로서, 동일한 재료인 실리콘 기판(100, 200)을 이용하기 때문에, 이들간의 열 계수 차이가 거의 없어, 열 계수 차이에 기인한 스트레스의 발생을 방지할 수 있으므로, 패키지의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 의한 MEMS 패키지는, 제 1 및 제 2 실리콘 기판(100, 200)을 서로 본딩시켜 주는 상기 제 1 및 제 2 Cu 본딩라인(106a, 207a)과 제 1 및 제 2 Cu 본딩패드(106b, 207b)가, 상술한 바와 같이, 각각의 실리콘 기판(100, 200) 상으로 돌출되어 형성되어 있기 때문에, 센서파트(109)가 필요로 하는 공간을 추가적으로 확보하여, 상기 캡 웨이퍼에 형성되는 캐비티(209)의 공간을 줄일 수 있으므로, 소자의 집적화에 유리한 장점이 있다.
MEMS 패키지의 제조방법
이하에서는, 전술한 바와 같은 본 발명의 실시예에 따른 MEMS 패키지의 제조방법에 대하여 설명하기로 한다.
< 센서 웨이퍼의 제조방법 >
도 3a 내지 도 3g는 본 발명의 실시예에 따른 MEMS 패키지의 센서 웨이퍼의 제조방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 3a에 도시한 바와 같이, 제 1 실리콘 기판(100) 상에 제 1 하드마스크막(101)을 형성한다. 상기 제 1 하드마스크막(101)은, 후속의 센서파트(109) 형성 공정시, 실리콘 기판(100)이 손상받지 않도록, TEOS(tetra ethyl ortho silicate) 등과 같은 핀홀-프리(pin hole-free)한 옥사이드 물질을 이용하여, 0.1 내지 3 ㎛ 정도의 두께로 형성하는 것이 바람직하다.
그런 다음, 도 3b에 도시한 바와 같이, 상기 제 1 하드마스크막(101) 및 제 1 실리콘 기판(100)을 선택적으로 식각하여, 상기 제 1 실리콘 기판(100)의 가장자리 일부분에 제 1 트렌치(102)를 형성함과 동시에, 상기 제 1 트렌치(102)로부터 기판(100)의 내측으로 소정간격 이격된 제 2 트렌치(103)를 형성한다.
다음으로, 도 3c에 도시한 바와 같이, 상기 제 1 트렌치(102) 및 제 2 트렌치(103)를 포함한 전체 구조 표면에 확산장벽막(104)을 형성한다. 상기 확산장벽막(104)은, Ta, TaN, Ta/TaN, TaN/Ta, Ti, TiN, Ti/TiN, TiN/Ti, W, WN, W/WN, WN/W, Mo, MoN, Mo/MoN 및 MoN/Mo로 구성된 군으로부터 선택되는 어느 하나를 이용하여, 100 내지 1,000 Å의 두께로 형성하는 것이 바람직하다. 여기서, 상기 확산장벽막(104)을 형성한 다음, 500 내지 900℃의 온도에서 인시튜(in-situ)로 RTA(rapid thermal anneal) 공정을 수행하여, 상기 확산장벽막(104)과 제 1 실리콘 기판(100) 사이의 계면에, 안정적인 콘택 저항의 확보를 위한 금속 실리사이드층(미도시)을 형성할 수 있다.
그 다음에, 도 3d에 도시한 바와 같이, 상기 확산장벽막(104)의 표면에 구리 씨드층(105)을 형성한다. 이때, 상기 구리 씨드층(105)은 100 내지 1,500 Å의 두께로 형성하는 것이 바람직하다. 이어서, 전기 도금 공정을 통해 상기 구리 씨드층(105) 상에, 상기 제 1 및 제 2 트렌치(102, 103)를 매립하도록 구리막(106)을 형성한다. 그런 다음, 열처리 공정을 수행하여, 상기 구리막(106)을 이루고 있는 구리의 결정립계 성장이 충분히 일어날 수 있도록 한다. 여기서, 상기 열처리 공정은, 저온 열처리 및 고온 열처리를 차례로 수행하는 2 단계의 공정으로 진행될 수 있다. 먼저, 저온 열처리는 100 내지 200℃의 온도에서 60분 이내로 수행하고, 고온 열처리는 300 내지 400℃의 온도에서 60분 이내로 수행하는 것이 바람직하다.
그런 후에, 도 3e에 도시한 바와 같이, 상기 제 1 하드마스크막(101)이 노출 될 때까지 상기 구리막(106)을 화학적 기계적 연마(chemical mechanical polishing: CMP)하여, 상기 제 1 트렌치(102)를 매립하는 제 1 Cu 본딩라인(106a)을 형성함과 동시에, 상기 제 2 트렌치(103)를 매립하는 제 1 Cu 본딩패드(106b)를 형성한다. 계속해서, 상기 제 1 Cu 본딩라인(106a) 및 제 1 Cu 본딩패드(106b)를 포함한 제 1 하드마스크막(101) 상에 보호막(107)을 형성한다. 상기 보호막(107)은, 후속의 센서파트(109) 형성 공정시, 상기 제 1 Cu 본딩라인(106a) 및 제 1 Cu 본딩패드(106b)를 보호할 수 있도록, SiC 또는 SiN과 같은 절연 물질을 이용하여 200 내지 5,000 Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 3f에 도시한 바와 같이, 상기 보호막(107) 상에 제 2 하드마스크막(108)을 형성한 다음, 상기 제 1 Cu 본딩패드(106b) 내측 일부분과 대응하는 상기 제 2 하드마스크막(108)을 식각한다. 이어서, 상기 식각후 잔류된 제 2 하드마스크막(108)을 식각 마스크로 이용하여, 상기 보호막(107), 제 1 하드마스크막(101) 및 제 1 실리콘 기판(100)의 소정두께를 식각하여 센서파트(109)를 형성한다.
그 후에, 도 3g에 도시한 바와 같이, 상기 식각후 잔류된 제 1 및 제 2 하드마스크막(101, 108) 및 보호막(107)을 제거하여, 센서 웨이퍼를 완성한다. 여기서, 상기 제 1 및 제 2 하드마스크막(101, 108)은 HF를 이용하여 제거하고, 상기 보호막(107)은 H3PO4를 이용하여 제거한다. 이와 같이, 상기 하드마스크막(101, 108) 및 보호막(107)의 제거가 완료됨에 따라, 상기 제 1 Cu 본딩라인(106a) 및 제 1 Cu 본딩패드(106b)가 제 1 실리콘 기판(100) 상에 일정 두께만큼 돌출되도록 형성되므로, 센서파트(109)가 필요로 하는 공간을 추가적으로 확보하여, 캡 웨이퍼에 형성되는 캐비티(209)의 공간을 줄일 수 있을 뿐만 아니라, 웨이퍼 본딩 공정에서의 오정렬(misalign)로 인해, 센서 웨이퍼 상에 구리 실리사이드(silicide)가 형성되는 것을 방지할 수 있게 된다.
< 캡 웨이퍼의 제조방법 >
도 4a 내지 도 4h는 본 발명의 실시예에 따른 MEMS 패키지의 캡 웨이퍼의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a에 도시한 바와 같이, 별도의 제 2 실리콘 기판(200) 상에 제 3 하드마스크막(201)을 형성한다. 상기 제 3 하드마스크막(201)은, 후속의 캐비티(209) 형성 공정시, 상기 제 2 실리콘 기판(200)이 손상받지 않도록, TEOS(tetra ethyl ortho silicate) 등과 같은 핀홀-프리(pin hole-free)한 옥사이드 물질을 이용하여, 100 내지 2,000 Å 정도의 두께로 형성하는 것이 바람직하다.
그런 다음, 도 4b에 도시한 바와 같이, 상기 제 3 하드마스크막(201) 및 제 2 실리콘 기판(200)을 선택적으로 식각하여, 상기 제 2 실리콘 기판(200)의 가장자리 일부분에 제 3 트렌치(202)를 형성함과 동시에, 상기 제 3 트렌치(202)로부터 기판(200)의 내측으로 소정간격 이격된 딥 비아(203)를 형성한다.
여기서, 상기 제 3 트렌치(202)는, 도 3g에 도시한 상기 제 1 실리콘 기판(100)의 제 1 트렌치(102)와 대응하는 부분에 형성하여, 상기 제 3 트렌치(202) 내 에 형성될 제 2 Cu 본딩라인(207a)이, 후속의 본딩공정시 상기 도 3g에 도시한 센서 웨이퍼의 제 1 Cu 본딩라인(106a)과 연결될 수 있도록 한다. 그리고, 상기 제 3 트렌치(202)는, 후속의 백 그라인딩 시에, 전단 응력(shear stress)에 저항을 충분히 받을 수 있도록 0.2 내지 10 ㎛ 범위의 폭(width)으로 형성하는 것이 바람직하다. 또한, 상기 딥 비아(203)는, 상기 센서 웨이퍼의 제 1 Cu 본딩패드(106b) 부위에 연결될 수 있도록, 상기 제 2 트렌치(103)와 대응하는 부분에 비아 어레이(via array) 방식으로 형성한다.
다음으로, 도 4c에 도시한 바와 같이, 상기 제 3 트렌치(202) 및 딥 비아(203)를 포함한 전체 구조 표면에 절연막(204)을 형성한다. 상기 절연막(204)은, 상기 제 3 트렌치(202)와 딥 비아(203)를 분리(isolation)하기 위하여, SiO2, SiN 및 SiC 중 어느 하나를 이용하여 형성하며, 상기 딥 비아(203)내에서 충분한 스텝 커버리지를 얻을 수 있도록 500 내지 5,000 Å 정도의 두께로 형성하는 것이 바람직하다.
그 다음에, 도 4d에 도시한 바와 같이, 상기 절연막(204)의 표면에 점착층(205) 및 구리 씨드층(206)을 차례로 형성하고, 이어서, 전기 도금 공정을 통해 상기 구리 씨드층(206) 상에, 상기 제 3 트렌치(202) 및 딥 비아(203)를 매립하도록 구리막(207)을 형성한다. 상기 점착층(205)은, Cu 본딩라인이 전단 응력에 의해서 리프트업(lift-up)되지 않도록 하는 점착 프로모터(adhesion promoter) 역할을 수행하며, 이는 Ta, TaN, Ta/TaN, TaN/Ta, Ti, TiN, Ti/TiN, TiN/Ti, W, WN, W/WN, WN/W, Mo, MoN, Mo/MoN 및 MoN/Mo로 구성된 군으로부터 선택되는 어느 하나를 이용하여, 100 내지 1,000 Å의 두께로 형성하는 것이 바람직하다. 그리고, 상기 구리 씨드층(206)은 100 내지 1,500 Å의 두께로 형성하는 것이 바람직하다.
상기 구리막(207)을 형성한 후에, 열처리 공정을 수행하여, 상기 구리막(207)을 이루고 있는 구리의 결정립계 성장이 충분히 일어날 수 있도록 한다. 여기서, 상기 열처리 공정은, 저온 열처리 및 고온 열처리를 차례로 수행하는 2 단계의 공정으로 진행될 수 있다. 먼저, 저온 열처리는 100 내지 200℃의 온도에서 60분 이내로 수행하고, 고온 열처리는 300 내지 400℃의 온도에서 60분 이내로 수행하는 것이 바람직하다.
그런 후에, 도 4e에 도시한 바와 같이, 상기 제 3 하드마스크막(201)이 노출될 때까지 상기 구리막(207)을 CMP하여, 상기 제 3 트렌치(202)를 매립하는 제 2 Cu 본딩라인(207a)을 형성함과 동시에, 상기 딥 비아(203)를 매립하는 제 2 Cu 본딩패드(207b)를 형성한다. 즉, 상기 CMP 공정이 완료됨에 따라, 상기 제 2 Cu 본딩라인(207a)과 제 2 Cu 본딩패드(207b)가 서로 전기적으로 분리된다.
다음으로, 도 4f에 도시한 바와 같이, 상기 제 2 Cu 본딩라인(207a) 및 제 2 Cu 본딩패드(207b)를 포함한 제 3 하드마스크막(201) 상에, 상기 제 2 Cu 본딩패드(207b)의 내측 일부분과 대응하는 부분을 노출시키는 감광막 패턴(208)을 형성하고 나서, 상기 감광막 패턴(208)을 식각 마스크로 이용하여 상기 제 3 하드마스크막(201)을 식각한다. 여기서, 상기 감광막 패턴(208)은, 상기 제 3 하드마스크막(201)의 식각 공정 및 후속의 캐비티(209) 식각공정시, 상기 제 2 Cu 본딩라인 (207a) 및 제 2 Cu 본딩패드(207b)가 손상받지 않도록, 충분히 두꺼운 두께로 형성하는 것이 바람직하다.
계속해서, 도 4g에 도시한 바와 같이, 상기 감광막 패턴(208)을 식각 마스크로 이용하여 제 2 실리콘 기판(200)의 소정두께를 식각하여 캐비티(209)를 형성한다. 여기서, 상기 캐비티(209)는, 웨이퍼 본딩공정 시, 상기 도 3g에 도시한 센서파트(109)를 보호할 수 있도록, 상기 센서파트(109)와 대응하는 부분에 형성한다. 또한, 상기 캐비티(209) 형성을 위한 기판(200)의 식각 공정은, KOH 또는 TMAH(tetra methyl ammoium hydroxide) 용액을 이용하여 수행한다. 한편, 상기 캐비티(209)가 일정깊이 이상을 갖을 수 있도록, 상기 실리콘 기판(200)으로서, (100)이나 (110) 웨이퍼를 이용하여 식각공정을 진행할 수 있다. 이 중에서, (100) 웨이퍼를 이용하여 상기 캐비티(209)의 식각공정을 진행할 경우에는, 후속의 백 그라인딩 공정에서, 캐비티(209)의 바닥 에지(edge)부에 스트레스가 집중되지 않도록 도면에 도시한 바와 같이, 실리콘 기판(200)이 사다리꼴 형상으로 식각될 수 있도록 한다.
그런 후에, 도 4h에 도시한 바와 같이, 상기 감광막 패턴(208) 및 식각후 잔류된 제 3 하드마스크막(201)을 제거하여 캡 웨이퍼를 완성한다.
< 캡 웨이퍼와 센서 웨이퍼의 본딩 및 백 그라인딩 >
도 5a 및 도 5b는 본 발명의 실시예에 따라 형성된 캡 웨이퍼와 센서 웨이퍼의 본딩 및 백 그라인등 공정을 설명하기 위한 각각의 단면도이다.
상술한 바와 같이, 센서 웨이퍼 및 캡 웨이퍼를 완성한 다음, 도 5a에 도시한 바와 같이, 상기 센서 웨이퍼의 제 1 Cu 본딩라인(106a)과 상기 캡 웨이퍼의 제 2 Cu 본딩라인(207a), 및 상기 센서 웨이퍼의 제 1 Cu 본딩패드(106b)와 상기 캡 웨이퍼의 제 2 Cu 본딩패드(207b)를 서로 본딩시킨다. 상기 제 1 및 제 2 Cu 본딩라인(106a, 207a) 및 제 1 및 제 2 Cu 본딩패드(106b, 207b) 간의 본딩 공정은, 400℃ 정도 이하의 온도에서 열 압축(thermal compression) 방식으로 진행할 수 있다.
그 다음에, 도 5b에 도시한 바와 같이, 상기 제 2 Cu 본딩패드(207b)의 하면이 노출되도록 상기 제 2 실리콘 기판(200)의 후면을 연삭하는 백 그라인딩(back grinding) 공정을 수행한다.
이러한 본 발명의 실시예에 의하면, 상술한 바와 같이, 센서파트(109)가 형성된 제 1 실리콘 기판(100)과, 상기 센서파트(109)를 보호하고 또한 센서의 동작공간을 확보하기 위한 캐비티(209)가 형성된 제 2 실리콘 기판(200)을, Cu를 이용하여 서로 본딩시킴으로써, 반도체 팹 일괄라인에서의 MEMS 패키지 제조가 가능해질 수 있고, 저온 공정에 의한 본딩이 용이하며, 허메틱 실링(hermetic sealing) 특성이 우수한 패키지를 구현할 수 있다. 그리고, 센서 및 캡 웨이퍼로서, 동일한 재료인 실리콘 기판(100, 200)을 이용하기 때문에, 이들간의 열 계수 차이가 거의 없어, 열 계수 차이에 기인한 스트레스의 발생을 방지할 수 있으므로, 패키지의 신뢰성을 향상시킬 수 있다.
또한, 상기 제 1 및 제 2 실리콘 기판(100, 200)을 서로 본딩시켜 주는 Cu 본딩라인 및 본딩패드(106a, 106b, 207a, 207b)가, 상술한 바와 같이, 각각의 실리콘 기판(100, 200) 상으로 돌출되어 형성되어 있기 때문에, 센서파트(109)가 필요로 하는 공간을 추가적으로 확보하여, 상기 캡 웨이퍼에 형성되는 캐비티(209)의 공간을 줄일 수 있으므로, 소자의 집적화에 유리한 장점이 있다. 이때, 상기 Cu 본딩라인 및 본딩패드의 높이는, 각각의 실리콘 기판(100, 200) 상에 형성되는 하드마스크막(101, 201)의 두께 조절을 통해 그 조절이 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 MEMS 패키지 및 그 제조방법에 의하면, 센서파트가 형성된 제 1 실리콘 기판과, 상기 센서파트를 보호하기 위한 캐비티가 형성된 제 2 실리콘 기판을, Cu를 이용하여 서로 본딩시킴으로써, 반도체 팹 일괄라인에서의 MEMS 패키지 제조가 가능해질 수 있고, 저온 공정에 의한 본딩이 용이하며, 허메틱 실링(hermetic sealing) 특성이 우수한 패키지를 구현할 수 있다.
그리고, 센서 및 캡 웨이퍼로서, 동일한 재료인 실리콘 기판을 이용하기 때문에, 이들간의 열 계수 차이가 거의 없어, 열 계수 차이에 기인한 스트레스의 발생을 방지할 수 있으므로, 패키지의 신뢰성을 향상시킬 수 있다.
또한, 상기 제 1 및 제 2 실리콘 기판을 서로 본딩시켜 주는 Cu 본딩라인 및 본딩패드의 높이 조절을 통해, 센서파트가 필요로 하는 공간을 확보할 수 있으므로, 캡 웨이퍼에 형성되는 캐비티의 공간을 줄여, 소자의 집적화에 기여할 수 있는 효과가 있다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 제 1 실리콘 기판 상에 제 1 하드마스크막을 형성하는 단계;
    상기 제 1 하드마스크막 및 제 1 실리콘 기판을 선택적으로 식각하여, 상기 제 1 실리콘 기판의 가장자리 일부분에 제 1 트렌치를 형성하고, 상기 제 1 트렌치 로부터 기판 내측으로 소정간격 이격된 제 2 트렌치를 형성하는 단계;
    상기 제 1 트렌치 및 제 2 트렌치를 구리막으로 매립하여 제 1 Cu 본딩라인 및 제 1 Cu 본딩패드를 각각 형성하는 단계;
    상기 제 1 Cu 본딩패드 내측 일부분의 상기 제 1 하드마스크막 및 제 1 실리콘 기판의 소정두께를 선택적으로 식각하여 센서파트를 형성하는 단계;
    상기 식각후 잔류된 제 1 하드마스크막을 제거하는 단계;
    별도의 제 2 실리콘 기판 상에 제 2 하드마스크막을 형성하는 단계;
    상기 제 2 하드마스크막 및 제 2 실리콘 기판을 선택적으로 식각하여, 상기 제 1 실리콘 기판의 제 1 트렌치 및 제 2 트렌치와 대응하는 부분에 제 3 트렌치 및 딥 비아를 각각 형성하는 단계;
    상기 제 3 트렌치 및 딥 비아를 구리막으로 매립하여 제 2 Cu 본딩라인 및 제 2 Cu 본딩패드를 각각 형성하는 단계;
    상기 제 1 실리콘 기판의 센서파트와 대응하는 상기 제 2 하드마스크막 및 제 2 실리콘 기판의 소정두께를 선택적으로 식각하여 캐비티를 형성하는 단계;
    상기 식각후 잔류된 제 2 하드마스크막을 제거하는 단계;
    상기 제 1 Cu 본딩라인과 제 2 Cu 본딩라인, 및 상기 제 1 Cu 본딩패드와 제 2 Cu 본딩패드를 서로 본딩시키는 단계; 및
    상기 제 2 Cu 본딩패드의 하면이 노출되도록 상기 제 2 실리콘 기판에 백 그라인딩 공정을 수행하는 단계를 포함하는 MEMS 패키지의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 하드마스크막은 TEOS(tetra ethyl ortho silicate)를 이용하여 형성하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  5. 제 3 항에 있어서,
    상기 제 1 Cu 본딩라인 및 제 1 Cu 본딩패드를 각각 형성하는 단계는,
    상기 제 1 트렌치 및 제 2 트렌치를 포함한 전체 구조 표면에 확산장벽막을 형성하는 단계;
    상기 확산장벽막의 표면에 구리 씨드층을 형성하는 단계;
    상기 구리 씨드층 상에, 상기 제 1 및 제 2 트렌치를 매립하도록 구리막을 형성하는 단계; 및
    상기 제 1 하드마스크막이 노출될 때까지 상기 구리막을 CMP하는 단계를 포함하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  6. 제 5 항에 있어서,
    상기 확산장벽막은 Ta, TaN, Ta/TaN, TaN/Ta, Ti, TiN, Ti/TiN, TiN/Ti, W, WN, W/WN, WN/W, Mo, MoN, Mo/MoN 및 MoN/Mo로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  7. 제 5 항에 있어서,
    상기 확산장벽막을 형성한 다음,
    인시튜(in-situ)로 RTA(rapid thermal anneal) 공정을 수행하여, 상기 확산장벽막과 제 1 실리콘 기판 사이의 계면에, 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  8. 제 5 항에 있어서,
    상기 구리막을 형성한 다음,
    열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  9. 제 3 항에 있어서,
    상기 센서파트를 형성하는 단계는,
    상기 제 1 Cu 본딩라인 및 제 1 Cu 본딩패드를 포함한 상기 제 1 하드마스크막 상에 보호막을 형성하는 단계;
    상기 보호막 상에 제 2 하드마스크막을 형성하는 단계;
    상기 제 1 Cu 본딩패드 내측 일부분의 상기 제 2 하드마스크막을 식각하는 단계;
    상기 식각후 잔류된 제 2 하드마스크막을 식각 마스크로 이용하여, 상기 보호막, 제 1 하드마스크막 및 제 1 실리콘 기판의 소정두께를 식각하여 센서파트를 형성하는 단계; 및
    상기 식각후 잔류된 제 2 하드마스크막을 제거하는 단계를 포함하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 보호막은 SiC 또는 SiN을 이용하여 형성하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  11. 제 9 항에 있어서,
    상기 제 2 하드마스크막의 제거공정은 HF를 이용하여 수행하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  12. 제 3 항에 있어서,
    상기 제 1 하드마스크막의 제거공정은 HF를 이용하여 수행하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  13. 제 3 항에 있어서,
    상기 제 2 하드마스크막은 TEOS(tetra ethyl ortho silicate)를 이용하여 형성하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  14. 제 3 항에 있어서,
    상기 제 2 Cu 본딩라인 및 제 2 Cu 본딩패드를 각각 형성하는 단계는,
    상기 제 3 트렌치 및 딥 비아를 포함한 전체 구조 표면에 절연막을 형성하는 단계;
    상기 절연막의 표면에 점착층 및 구리 씨드층을 차례로 형성하는 단계;
    상기 구리 씨드층 상에, 상기 제 3 트렌치 및 딥 비아를 매립하도록 구리막을 형성하는 단계; 및
    상기 제 2 하드마스크막이 노출될 때까지 상기 구리막을 CMP하는 단계를 포함하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  15. 제 14 항에 있어서,
    상기 절연막은 SiO2, SiN 및 SiC 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  16. 제 14 항에 있어서,
    상기 점착층은 Ta, TaN, Ta/TaN, TaN/Ta, Ti, TiN, Ti/TiN, TiN/Ti, W, WN, W/WN, WN/W, Mo, MoN, Mo/MoN 및 MoN/Mo로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  17. 제 14 항에 있어서,
    상기 구리막을 형성한 다음,
    열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  18. 제 3 항에 있어서,
    상기 캐비티를 형성하는 단계는,
    상기 제 2 Cu 본딩라인 및 제 2 Cu 본딩패드를 포함한 상기 제 2 하드마스크막 상에, 상기 센서파트와 대응하는 부분을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 하드마스크막 및 제 2 실리콘 기판의 소정두께를 식각하여 캐비티를 형성하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  19. 제 3 항에 있어서,
    상기 캐비티를 형성하는 단계에서,
    상기 제 2 실리콘 기판은 KOH 또는 TMAH(tetra methyl ammoium hydroxide) 용액으로 식각하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
  20. 제 3 항에 있어서,
    상기 캐비티는 사다리꼴 단면 형상으로 형성하는 것을 특징으로 하는 MEMS 패키지의 제조방법.
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