CN111446939A - 三维体声波谐振器及其制造方法 - Google Patents

三维体声波谐振器及其制造方法 Download PDF

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Abstract

本发明公开了一种三维(3D)体声波(BAW)谐振器，包括：压电膜阵列，包括在衬底与盖帽层之间垂直且水平分布的多个压电膜，垂直方向上相邻压电膜之间具有多个第一空腔，水平的第一方向上相邻压电膜之间具有共用的第二空腔，水平的第二方向上相邻压电膜之间具有共用的第三空腔；多个电极层，至少覆盖每个第一空腔的顶面和底面；电极互连层，沿第三空腔侧面依次连接所述多个电极层；多个焊垫，至少部分地插入第三空腔中以电连接各个电极互连层。依照本发明的3DBAW谐振器及其制造方法，采用CMOS兼容工艺制造了其中多个空腔包围压电膜的立体谐振器，减小了体积、增加了集成度，降低了成本。

Description

三维体声波谐振器及其制造方法
技术领域
本发明涉及一种三维(3D)体声波(BAW)谐振器及其制造方法，特别是涉及一种兼容CMOS工艺的3D BAW谐振器及其制造方法。
背景技术
在无线通讯中，射频滤波器作为过滤特定频率信号的中介，用于减少不同频段的信号干扰，在无线收发器中实现镜像消除、寄生滤波和信道选择等功能。随着4GLTE网络的部署和市场的增长，射频前端的设计朝着小型化、低功耗和集成化的方向发展，市场对滤波性能的要求也越来越高。由于薄膜体声波谐振器(FilmBulkAcousticResonator，简称“FBAR”，也称“体声波”，BulkAcousticWave，简称“BAW”，)具有尺寸小、工作频率高、功耗低、品质因数(Q值)高、直接输出频率信号、与CMOS工艺兼容等特点，目前已经成为射频通讯领域重要的器件被广泛应用。
FBAR是制作在衬底材料上的电极——压电膜——电极的三明治结构的薄膜器件。FBAR的结构有空腔型、布拉格反射型(SMR)和背面刻蚀型。其中空腔型FBAR相对SMR型Q值要高，损耗要小，机电耦合系数要高；相对于背面刻蚀型FBAR不需要去掉大面积的衬底，机械强度较高。因此，空腔型FBAR是集成于CMOS器件上的首选。
然而，由于制造复杂，现有的BAW滤波器和体声谐振器(BAR)被制造为独立的平面型或二维(2D)布局的装置。也就是说，BAW滤波器和体声谐振器(BAR)并未被提供为与其他的CMOS、BIiCMOS、SiGe HBT和/或无源器件集成的结构，从而，导致更高的制造成本和增加的制造工艺。
此外，作为独立器件的2D BAW谐振器体积、面积均较大，集成度较低，难以与其驱动电路采用CMOS工艺制造在相同芯片上，更难以与FinFET、NAND存储器等3D器件一起集成。而如果采用3D封装技术将多个2D BAW谐振器层叠在一起，虽然能有效提高集成度，但是每个芯片均需要采用接合(bonding)、背面研磨减薄(grinding)以及穿硅通孔(TSV)技术以减小封装高度，工艺复杂且需要极高的对准精度，制造成本高。此外，这种3D封装还存在布线复杂、寄生阻抗大的问题。
发明内容
因此，本发明的目的在于提供一种克服以上技术障碍的3D BAW谐振器及其制备方法。
本发明提供了一种三维(3D)体声波(BAW)谐振器，包括：
压电膜阵列，包括在衬底与盖帽层之间垂直且水平分布的多个压电膜，垂直方向上相邻压电膜之间具有多个第一空腔，水平的第一方向上相邻压电膜之间具有共用的第二空腔，水平的第二方向上相邻压电膜之间具有共用的第三空腔；
多个电极层，至少覆盖每个第一空腔的顶面和底面；
多个电极互连层，沿第三空腔侧面依次连接所述多个电极层；
多个焊垫，至少部分地插入第三空腔中以电连接各个电极互连层。
其中，多个第一空腔沿第二方向的宽度从上至下增大，并优选地任意两个相邻第一空腔仅有一侧对齐；任选地，第二空腔沿第一方向的宽度相等；任选地，第三空腔包括沿第二方向宽度不等的多个子部分，并优选地任意两个相邻子部分深度不同；任选地，焊垫沿第二方向的宽度大于等于第三空腔宽度的1.5倍。
其中，每个第一空腔与共用的第三空腔之间具有电极层、第一隔离层和电极互连层；任选地，每个第一空腔与共用的第二空腔之间具有第二隔离层和第一密闭层。
其中，衬底和/或盖帽层材料选自体Si、绝缘体上硅(SOI)、体Ge、GeOI、GaN、GaAs、SiC、InP、GaP，并优选地衬底与盖帽层材料相同；任选地，电极层和/或电极互连层材料为选自Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg的金属单质、这些金属的合金、这些金属的导电氧化物或导电氮化物、以及其任意组合；任选地，压电膜的材料为ZnO、AlN、BST、BT、PZT、PBLN、PT；任选地，第一隔离层和/或第二隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合，并优选地第一隔离层和第二隔离层材料相同；任选地，第一密闭层材料为氧化钛、氧化钽、氧化铪、氧化钨；任选地，焊垫的材料为Al、Mg、In及其组合。
其中，钝化层覆盖位于盖帽层顶部的硬掩模层并填充在多个焊垫之间；任选地，钝化层中具有再布线层以连接驱动电路，或者焊垫电连接至其上方的导电凸块。
本发明还提供了一种三维(3D)体声波(BAW)谐振器制造方法，包括以下步骤：
在衬底上形成交替层叠的多个牺牲层和多个压电层；
在顶部的牺牲层上形成盖帽层，并在盖帽层上形成硬掩模；
依次刻蚀前述各个层直至暴露衬底，形成沿第一方向延伸的多个第一开口；
在每个开口中形成填充层；
刻蚀直至暴露衬底，形成沿第二方向延伸的多个第二开口；
通过第二开口去除多个牺牲层，留下的相邻压电层之间具有多个第一空腔；
通过第二开口至少在第一空腔的顶面和底面形成多个电极层；
在第一开口中形成依次连接多个电极层的电极互连层；
形成多个焊垫，至少部分地填充第一开口，第一开口剩余部分构成第三空腔。
其中，多个第一空腔沿第二方向的宽度从上至下增大，并优选地任意两个相邻第一空腔仅有一侧对齐；任选地，第二开口沿第一方向的宽度相等；任选地，第一开口包括沿第二方向宽度不等的多个子部分，并优选地任意两个相邻子部分深度不同；任选地，焊垫沿第二方向的宽度大于等于第三空腔宽度的1.5倍。
其中，在每个第一空腔与第一开口之间形成电极层、第一隔离层和电极互连层；任选地，在每个第一空腔与第二开口之间形成第二隔离层和第一密闭层。
其中，衬底和/或盖帽层材料选自体Si、绝缘体上硅(SOI)、体Ge、GeOI、GaN、GaAs、SiC、InP、GaP，并优选地衬底与盖帽层材料相同；任选地，牺牲层材料为选自SiGe、SiGeC、SiGeSn、SiGaN、SiGaP、SiGaAs、InSiN、InSiP、InSiAs、InSiSb、SiInGaAs的半导体材料，或者是选自无定形碳、石墨烯、氧化石墨烯的非半导体材料；任选地，电极层和/或电极互连层材料为选自Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg的金属单质、这些金属的合金、这些金属的导电氧化物或导电氮化物、以及其任意组合；任选地，压电膜的材料为ZnO、AlN、BST、BT、PZT、PBLN、PT；任选地，第一隔离层和/或第二隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合，并优选地第一隔离层和第二隔离层材料相同；任选地，第一密闭层材料为氧化钛、氧化钽、氧化铪、氧化钨；任选地，焊垫的材料为Al、Mg、In及其组合。
其中，形成焊垫之后，在硬掩模上形成钝化层，填充在多个焊垫之间；优选地，在钝化层中形成再布线层以电连接驱动电路，或者在焊垫上形成导电凸块。
其中，形成多个焊垫之后进一步包括，对焊垫表面或者对钝化层表面进行处理以提高接合强度。
依照本发明的3D BAW谐振器及其制造方法，采用CMOS兼容工艺制造了其中多个空腔包围压电膜的立体谐振器，减小了体积、增加了集成度，降低了成本。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1A显示了根据本发明实施例的谐振器制造工艺的平视图，图1B显示了沿图1A的B-B’线的剖面图，图1C显示了沿图1A的A-A’线的剖面图；
图2A显示了根据本发明实施例的谐振器制造工艺的平视图，图2B显示了沿图2A的B-B’线的剖面图，图2C显示了沿图2A的A-A’线的剖面图；
图3A显示了根据本发明实施例的谐振器制造工艺的平视图，图3B显示了沿图3A的B-B’线的剖面图，图3C显示了沿图3A的A-A’线的剖面图；
图4A显示了根据本发明实施例的谐振器制造工艺的平视图，图4B显示了沿图4A的B-B’线的剖面图，图4C显示了沿图4A的A-A’线的剖面图；
图5A显示了根据本发明实施例的谐振器制造工艺的平视图，图5B显示了沿图5A的B-B’线的剖面图，图5C显示了沿图5A的A-A’线的剖面图；
图6A显示了根据本发明实施例的谐振器制造工艺的平视图，图6B显示了沿图6A的B-B’线的剖面图，图6C显示了沿图6A的A-A’线的剖面图；
图7A显示了根据本发明实施例的谐振器制造工艺的平视图，图7B显示了沿图7A的B-B’线的剖面图，图7C显示了沿图7A的A-A’线的剖面图；
图8A显示了根据本发明实施例的谐振器制造工艺的平视图，图8B显示了沿图8A的B-B’线的剖面图，图8C显示了沿图8A的A-A’线的剖面图；
图9A显示了根据本发明实施例的谐振器制造工艺的平视图，图9B显示了沿图9A的B-B’线的剖面图，图9C显示了沿图9A的A-A’线的剖面图；
图10A显示了根据本发明实施例的谐振器制造工艺的平视图，图10B显示了沿图10A的B-B’线的剖面图，图10C显示了沿图10A的A-A’线的剖面图；
图11A显示了根据本发明实施例的谐振器制造工艺的平视图，图11B显示了沿图11A的B-B’线的剖面图，图11C显示了沿图1A的A-A’线的剖面图；
图12A显示了根据本发明实施例的谐振器制造工艺的平视图，图12B显示了沿图12A的B-B’线的剖面图，图12C显示了沿图12A的A-A’线的剖面图；
图13A显示了根据本发明实施例的谐振器制造工艺的平视图，图13B显示了沿图13A的B-B’线的剖面图，图13C显示了沿图13A的A-A’线的剖面图；
图14A显示了根据本发明实施例的谐振器制造工艺的平视图，图14B显示了沿图14A的B-B’线的剖面图，图14C显示了沿图14A的A-A’线的剖面图；
图15A显示了根据本发明实施例的谐振器制造工艺的平视图，图15B显示了沿图15A的B-B’线的剖面图，图15C显示了沿图1A的A-A’线的剖面图；
图16A显示了根据本发明实施例的谐振器制造工艺的平视图，图16B显示了沿图16A的B-B’线的剖面图，图16C显示了沿图16A的A-A’线的剖面图；
图17A显示了根据本发明实施例的谐振器制造工艺的平视图，图17B显示了沿图17A的B-B’线的剖面图，图17C显示了沿图17A的A-A’线的剖面图；
图18A显示了根据本发明实施例的谐振器制造工艺的平视图，图18B显示了沿图18A的B-B’线的剖面图，图18C显示了沿图18A的A-A’线的剖面图；
图19A显示了根据本发明实施例的谐振器制造工艺的平视图，图19B显示了沿图19A的B-B’线的剖面图，图19C显示了沿图19A的A-A’线的剖面图；
图20A显示了根据本发明实施例的谐振器制造工艺的平视图，图20B显示了沿图20A的B-B’线的剖面图，图20C显示了沿图20A的A-A’线的剖面图；
图21A显示了根据本发明实施例的谐振器制造工艺的平视图，图21B显示了沿图21A的B-B’线的剖面图，图21C显示了沿图21A的A-A’线的剖面图；
图22A显示了根据本发明实施例的谐振器制造工艺的平视图，图22B显示了沿图22A的B-B’线的剖面图，图22C显示了沿图22A的A-A’线的剖面图；
图23A显示了根据本发明实施例的谐振器制造工艺的平视图，图23B显示了沿图23A的B-B’线的剖面图，图23C显示了沿图23A的A-A’线的剖面图；
图24A显示了根据本发明实施例的谐振器制造工艺的平视图，图24B显示了沿图24A的B-B’线的剖面图，图24C显示了沿图24A的A-A’线的剖面图；
图25A显示了根据本发明实施例的谐振器制造工艺的平视图，图25B显示了沿图25A的B-B’线的剖面图，图25C显示了沿图25A的A-A’线的剖面图；
图26A显示了根据本发明实施例的谐振器制造工艺的平视图，图26B显示了沿图26A的B-B’线的剖面图，图26C显示了沿图26A的A-A’线的剖面图；以及
图27显示了图26B的局部放大图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了3D BAW谐振器及其制备方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
如图1A-1C所示，在衬底10A上形成堆叠结构，该堆叠结构包括从下至上依次交错层叠的至少一个牺牲层11A-11D与至少一个压电层12A-12C，其中优选地牺牲层数目比压电层数目多一个。衬底10A的材质可以是体Si或绝缘体上硅(SOI)或者体Ge、GeOI以与CMOS工艺兼容并与其他数字、模拟电路集成，也可以是用于MEMS、光电器件、功率器件的化合物半导体例如GaN、GaAs、SiC、InP、GaP等，还可以是用于显示面板的玻璃、塑料、蓝宝石等透明绝缘材料。在本发明一个优选实施例中，衬底10A是单晶例如体Si以便于在上方外延生长堆叠结构。
通过PECVD、UHVCVD、HDPCVD、MOCVD、MBE、ALD等常规工艺，在衬底10A上依次外延生长交替层叠的至少一个牺牲层11A-11D(数目不限于四个，而是任意大于等于2的正整数)与至少一个压电层12A-12C(数目不限于三个，而是任意大于等于1的正整数)。其中，牺牲层材料例如SiGe、SiGeC、SiGeSn、SiGaN、SiGaP、SiGaAs、InSiN、InSiP、InSiAs、InSiSb、SiInGaAs等半导体材料，此外还可以是无定形碳、(氧化)石墨烯等非半导体材料。压电层材料例如ZnO、AlN、BST(钛酸锶钡)、BT(钛酸钡)、PZT(锆钛酸铅)、PBLN(铌酸铅钡锂)、PT(钛酸铅)等陶瓷材料。优选地，牺牲层数目比压电层数目多一个。进一步优选地，堆叠结构中进一步包括，在顶层牺牲层11D上进一步形成盖帽层10B，其材质优选地与衬底10A相同，以在后续工艺中作为最顶层谐振空腔的上盖板。
如图2A-2C所示，在堆叠结构顶部形成硬掩模层13以在后续工序中保护堆叠结构特别是保护堆叠结构顶部的盖帽层10B。采用LPCVD、PECVD、HDPCVD等工艺沉积硬掩模层13，其材质例如SiN、SiON、SiNC、SiNF等等。
如图3A-3C所示，在硬掩模层13顶部形成光刻胶图形14。通过旋涂、喷涂、丝网印刷等工艺形成光刻胶涂层，并曝光显影形成光刻胶图形14，其中光刻胶图形沿第一方向也即A-A’延伸分布，而在(第二方向也即B-B’方向)相邻的光刻胶图形之间留下沿第一方向延伸的开口以暴露硬掩模层13。
如图4A-4C所示，以光刻胶图形14为掩模，依次刻蚀硬掩模层13、盖帽层10B、牺牲层11与压电膜12的堆叠，停止在衬底10A上，形成竖直穿透上述各层直至暴露衬底10A的多个开口。如图所示，每个开口的剖面呈阶梯状，具有至少三个子部分例如14A、14B、14C，开口子部分宽度从上至下逐渐减小。每个子部分暴露牺牲层11或者衬底10A而不暴露压电层12。特别地，相邻开口的各个子部分的深度变化以暴露不同的牺牲层。例如图4B的中部开口的第一子部分14A’的深度小于较小而暴露牺牲层11D，左侧、右侧开口的第一子部分14A的深度较大而暴露牺牲层11C，中部第二子部分14B’暴露牺牲层11B，而左侧和右侧的第二子部分14B暴露牺牲层11A。刻蚀工艺优选各向异性的干法刻蚀工艺，例如采用碳氟基刻蚀气体的等离子干法刻蚀或反应离子刻蚀。
如图5A-5C所示，去除光刻胶图形14。优选采用湿法工艺，以酸和/或氧化剂去除有机材质的光刻胶。从而留下多个沿第一方向分布的第一开口14。
如图6A-6C所示，在整个器件上形成隔离层15。优选采用HDPCVD、MBE、ALD等保形性较好的沉积工艺形成隔离层15，其材质为不同于硬掩模13的绝缘介质材料，例如SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG。隔离层15均匀覆盖在第一开口14中以及硬掩模13的顶部，特别是覆盖了第一开口14中所暴露的牺牲层11和压电层12的侧壁。隔离层15在后续将作为3D BAW各个子谐振器之间的绝缘隔离材料。
如图7A-7C所示，刻蚀去除隔离层15的水平部分而仅保留竖直部分。采用各向异性的干法刻蚀工艺，例如采用碳氟基刻蚀气体的等离子干法刻蚀或反应离子刻蚀，去除隔离层15在牺牲层11A、11B、11C、11D等上保留的水平部分，而仅保留在牺牲层与压电层堆叠侧壁上的竖直部分。这些竖直部分将最终用作相邻谐振器电极之间的绝缘隔离膜。
如图8A-8C所示，在第一开口14中以及隔离层15上形成填充层16。采用LPCVD、PECVD、MOCVD等工艺形成填充层，其材质例如SiN、SiON、SiNC、SiNF等，优选与相邻的隔离层15、硬掩模层13不同以提高刻蚀选择性。填充层16用于在稍后工艺中临时保护堆叠结构的侧壁使其免受侧向腐蚀，同时作为后续去除牺牲层过程中的支撑结构。优选地，控制填充层16的沉积工艺参数例如真空腔室中等离子发生功率、温度、压力等，使得填充层16具有足够的硬度以提供足够的机械支撑能力。填充层16具有与第一开口14(包括多个子部分例如14A、14B、14C、14A’、14B’、14C’等等)共形的剖面结构，也即至少包括宽度不同的三个子部分(图中未标出)且相邻第一开口14中填充层16的子部分深度不同，从而构成图中所示的向下宽度逐渐减小的阶梯结构。
如图9A-9C所示，采用CMP或回刻蚀等工艺对填充层16进行平坦化处理，直至暴露硬掩模层13。此时硬掩模层13为沿第一方向A-A’延伸的多个长条形，相邻硬掩模层图形之间夹有同样沿第一方向延伸的多个填充层16图形。
如图10A-10C所示，采用常见的涂胶、曝光和显影工艺，在暴露的硬掩模层13之上形成沿第二方向(B-B’方向)延伸的光刻胶图形17。如图中所示，相邻光刻胶图形17之间暴露了沿第二方向B-B’交替设置的硬掩模层13图形和填充层16图形。
如图11A-11C所示，以光刻胶图形17为掩模，执行各向异性的干法刻蚀，依次向下刻蚀硬掩模层13/填充层16、盖帽层10B、牺牲层11与压电层12的堆叠直至衬底10A，形成暴露衬底10A顶面和上述各层侧壁的第二开口17A。刻蚀工艺例如采用碳氟基刻蚀气体的等离子干法刻蚀或反应离子刻蚀，并且进一步优选地选择碳氟比较大的气体例如CFH3、C2F3H3、CF2H2等，以便刻蚀过程中C与Si、N等元素在侧壁形成临时保护层以抑制侧向腐蚀，确保第二开口17A的侧壁具有足够的垂直度。
如图12A-12C所示，移除光刻胶图形17，重新露出硬掩模图形13和填充层图形16。此时，未被光刻胶图形17所覆盖的区域刻蚀直至暴露衬底10A，从而在光刻胶图形17所覆盖区域留下了沿第二方向B-B’交替设置的矩形硬掩模图形13和矩形填充层图形16。换言之，图12B中填充层图形16沿垂直纸面方向的侧壁暴露在图12C中的第二开口17A中。
如图13A-13C所示，采用各向同性刻蚀，完全去除所有牺牲层11(11A～11D等等)，在衬底上留下由填充层图形16所支撑的多个压电层图形12(12A～12C等等)，相邻压电层图形之间除了竖直方向的第二开口17A之外还具有水平方向的凹陷13A。在本发明一个优选实施例中，衬底10A、盖帽层10B为Si，牺牲层11为SiGe，采用湿法腐蚀，腐蚀液为强氧化剂、强无机酸和弱有机酸的组合以提高SiGe与Si的刻蚀选择比。其中强氧化剂为硝酸、双氧水、臭氧、高氯酸，强无机酸为氢氟酸、盐酸、硫酸，弱有机酸为醋酸、草酸，例如强氧化剂为30～50份，强无机酸为0.5～2份，弱有机酸为1～4份，溶剂水为40～70份(均为体积比)。例如，对于单晶Si0.8Ge0.2和Si，可以采用40:1:2:57的HNO3(70％):HF(49％):CH3COOH(99.9％):H2O，从而实现300:1的选择比。在本发明另外的实施例中，牺牲层为无定形碳(例如ta-C)、氧化石墨烯、石墨烯等C基材料，可以选择氧等离子干法蚀刻或热氧化，使得牺牲层与氧反应形成气体被抽出，此时氧将在压电层表面上形成薄氧化层，需要采用dHF、dBOE等腐蚀液去除该薄氧化层。
如图14A-14C所示，采用ALD、MBE、MOCVD等保形性良好的沉积工艺，在整个器件上形成金属层18，用作压电层12的接触电极。金属层18材质例如Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg等金属单质或金属合金，或者这些金属的导电氧化物、导电氮化物，以及上述材料的任意组合，也即包括种子层或阻挡层以及导电层。如图13C所示，在剖视图中，金属层18不仅(至少三面、优选地四面)包围压电层12，而且还沉积在衬底10A、盖帽层10B上以用作底面和顶面的接触层。
如图15A-15C所示，形成沿第二方向B-B’延伸的多个光刻胶图形19，暴露衬底10A也即保留了第二开口17A，而仅覆盖硬掩模层13图形、填充层16图形。随后以该光刻胶图形19为掩模，执行各向异性干法刻蚀，通过第二开口17A，去除了压电层12侧壁的金属层18，而仅在压电层12的顶面和底面以及衬底10A顶面、盖帽层10B底面留下金属层18图形，用作未来谐振器压电层的上下电极。刻蚀工艺优选各向异性的等离子体干法刻蚀、RIE。
如图16A-16C所示，去除光刻胶图形19。优选氧等离子干法灰化，或者酸性腐蚀液湿法刻蚀。优选地，采用dHF、dBOE、热磷酸等湿法腐蚀液清洁第二开口17A、凹陷13A的各个暴露表面，去除之前工艺中残留的反应堆积物，确保后续工艺薄膜生长质量。
如图17A-17C所示，在整个表面上沉积第二隔离层20。优选采用HDPCVD、MBE、ALD等保形性较好的沉积工艺形成第二隔离层20，其材质优选与隔离层15相同，例如SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG。如图17C所示，第二隔离层20填充了第二开口17A的底面和侧壁。
如图18A-18C所示，采用CMP、回刻蚀等平坦化工艺处理第二隔离层20，直至暴露硬掩模层13。如此，填充层16沿第一方向A-A’侧壁被第二隔离层20覆盖，沿第二方向B-B’侧壁被(第一)隔离层15覆盖。
如图19A-19C所示，在整个器件上形成第二开口密闭层21，部分填充了第二开口17A。采用PVD、溅射、蒸发等工艺，沉积氧化物例如氧化钛、氧化钽、氧化铪、氧化钨等等，不仅覆盖了硬掩模层13顶部，还进一步由于第二开口17A顶部拐角影响的台阶覆盖率而在顶部过早闭合，使得第二开口17A顶部、底部和侧壁被部分填充，仅留下缩窄的空腔17A’，该空腔将作为未来谐振器侧面的谐振空腔。
如图20A-20C所示，采用CMP或回刻蚀等工艺对密闭层21进行平坦化处理，直至暴露硬掩模层13。
如图21A-21C所示，去除填充层16。采用湿法腐蚀，例如热磷酸基腐蚀液去除SiNx，重新暴露多个第一开口14，直至暴露衬底10A。此时，侧向凹陷13A周围的导电层18在阶梯型开口子部分的各个台阶处暴露，以便后续与电极互连层直接接触以实现垂直互连。
如图22A-22C所示，采用ALD等保形性良好的工艺，在第一开口14中形成电极互连层22，用于垂直连接多个压电层顶部电极。例如，图22B左侧压电层12B的顶电极18，在第一开口14的第二子部分14B中暴露并与电极互连层22接触电连接，由此可以将驱动信号输送至压电层12B顶部。电极互连层22例如Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg等金属单质或金属合金，或者这些金属的导电氧化物、导电氮化物，以及上述材料的任意组合。
如图23A-23C所示，采用CMP或回刻蚀等工艺对电极互连层22进行平坦化处理，直至硬掩模层13。此时，参照图27的细节可见，衬底10A上存在垂直分布的多个压电层图形12构成的阵列，相邻压电层12在垂直方向夹设了空腔13A且在水平的第一方向A-A’夹设了空腔17A’而在水平的第二方向B-B’夹设了空腔14，空腔14为阶梯状剖面且从上到下宽度逐渐减小。压电层12与空腔13A之间具有金属层18用作上下极板，竖直方向上相邻空腔13A的金属层18由分段的隔离层15电绝缘，电极互连层22覆盖隔离层15侧壁以及金属层18部分顶部而依次电连接谐振器的各个极板。
如图24A-24C所示，采用PVD、蒸发、溅射等保形性一般的工艺，形成焊垫层23，例如Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg等金属、这些金属合金、这些金属的导电氧化物/导电氮化物(优选为Al、Mg、In等填充性能较差的轻质金属及其组合以便在完全封闭开口14a之前先在其顶部闭合)，部分填充了第一开口14顶部，第一开口14剩余部分将作为压电层12侧壁的谐振空腔。
如图25A-25C所示，对焊垫层23执行图形化工艺，例如掩模刻蚀，形成焊垫图形。优选地，对焊垫图形23表面进行处理以增强接合强度，例如微刻蚀形成周期性定向凹凸结构，或者溅射表面粘合层(例如Ti、TiN、Ta、TaN、WN等难熔金属及其导电氮化物)。优选地，焊垫图形沿第二方向B-B’的宽度大于等于第一开口14剩余部分所形成空腔(第三空腔)宽度的1.5倍，优选大于等于其宽度的2倍，即使上层结构图形化过程中未对准也能确保与下方谐振器阵列之间充分的电连接。
如图26A-26C所示，形成钝化层24。例如，采用旋涂、喷涂、丝网印刷、纳米压印等等工艺，形成钝化层24，用作与顶部互连之间的绝缘隔离结构，或者用作焊接工艺的阻焊层。层24材质为氧化硅、氮化硅、氮氧化硅或其他低k材料，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。优选地，对钝化层24表面进行处理，例如氧和/或氮氛围等离子退火或者激光退火，以增强钝化层24与焊垫23之间以及未来结构之间的结合强度，同时该表面处理也一并修复了前述各个刻蚀沉积工艺步骤中对于压电膜两侧电极和电极互连层的表面损伤，有利于减小串联电阻、寄生电容。特别地，对钝化层24执行平坦化工艺以露出焊垫图形23。
之后，进一步优选地，在焊垫图形23之上形成导电凸块(未示出)以对外电连接。更进一步优选地，在钝化层24中形成再布线(RDL)层，用于横向电连接之前或之后工艺处理形成在盖帽层和/或衬底中的驱动电路(未示出)。
依照本发明的3D BAW谐振器及其制造方法，采用CMOS兼容工艺制造了其中多个空腔包围压电膜的立体谐振器，减小了体积、增加了集成度，降低了成本。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种三维(3D)体声波(BAW)谐振器，包括：
压电膜阵列，包括在衬底与盖帽层之间垂直且水平分布的多个压电膜，垂直方向上相邻压电膜之间具有多个第一空腔，水平的第一方向上相邻压电膜之间具有共用的第二空腔，水平的第二方向上相邻压电膜之间具有共用的第三空腔；
多个电极层，至少覆盖每个第一空腔的顶面和底面；
多个电极互连层，沿第三空腔侧面依次连接所述多个电极层；
多个焊垫，至少部分地插入第三空腔中以电连接各个电极互连层。
2.根据权利要求1的3D BAW谐振器，其中，多个第一空腔沿第二方向的宽度从上至下增大，并优选地任意两个相邻第一空腔仅有一侧对齐；任选地，第二空腔沿第一方向的宽度相等；任选地，第三空腔包括沿第二方向宽度不等的多个子部分，并优选地任意两个相邻子部分深度不同；任选地，焊垫沿第二方向的宽度大于等于第三空腔宽度的1.5倍。
3.根据权利要求1的3D BAW谐振器，其中，每个第一空腔与共用的第三空腔之间具有电极层、第一隔离层和电极互连层；任选地，每个第一空腔与共用的第二空腔之间具有第二隔离层和第一密闭层。
4.根据权利要求1或3的3D BAW谐振器，其中，衬底和/或盖帽层材料选自体Si、绝缘体上硅(SOI)、体Ge、GeOI、GaN、GaAs、SiC、InP、GaP，并优选地衬底与盖帽层材料相同；任选地，电极层和/或电极互连层材料为选自Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg的金属单质、这些金属的合金、这些金属的导电氧化物或导电氮化物、以及其任意组合；任选地，压电膜的材料为ZnO、AlN、BST、BT、PZT、PBLN、PT；任选地，第一隔离层和/或第二隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合，并优选地第一隔离层和第二隔离层材料相同；任选地，第一密闭层材料为氧化钛、氧化钽、氧化铪、氧化钨；任选地，焊垫的材料为Al、Mg、In及其组合。
5.根据权利要求1的3D BAW谐振器，其中，钝化层覆盖位于盖帽层顶部的硬掩模层并填充在多个焊垫之间；任选地，钝化层中具有再布线层以连接驱动电路，或者焊垫电连接至其上方的导电凸块。
6.一种三维(3D)体声波(BAW)谐振器制造方法，包括以下步骤：
在衬底上形成交替层叠的多个牺牲层和多个压电层；
在顶部的牺牲层上形成盖帽层，并在盖帽层上形成硬掩模；
依次刻蚀前述各个层直至暴露衬底，形成沿第一方向延伸的多个第一开口；
在每个开口中形成填充层；
刻蚀直至暴露衬底，形成沿第二方向延伸的多个第二开口；
通过第二开口去除多个牺牲层，留下的相邻压电层之间具有多个第一空腔；
通过第二开口至少在第一空腔的顶面和底面形成多个电极层；
在第一开口中形成依次连接多个电极层的电极互连层；
形成多个焊垫，至少部分地填充第一开口，第一开口剩余部分构成第三空腔。
7.如权利要求6的3D BAW谐振器制作方法，其中，多个第一空腔沿第二方向的宽度从上至下增大，并优选地任意两个相邻第一空腔仅有一侧对齐；任选地，第二开口沿第一方向的宽度相等；任选地，第一开口包括沿第二方向宽度不等的多个子部分，并优选地任意两个相邻子部分深度不同；任选地，焊垫沿第二方向的宽度大于等于第三空腔宽度的1.5倍。
8.根据权利要求6的3D BAW谐振器制造方法，其中，在每个第一空腔与第一开口之间形成电极层、第一隔离层和电极互连层；任选地，在每个第一空腔与第二开口之间形成第二隔离层和第一密闭层。
9.根据权利要求6或8的3D BAW谐振器制造方法，其中，衬底和/或盖帽层材料选自体Si、绝缘体上硅(SOI)、体Ge、GeOI、GaN、GaAs、SiC、InP、GaP，并优选地衬底与盖帽层材料相同；任选地，牺牲层材料为选自SiGe、SiGeC、SiGeSn、SiGaN、SiGaP、SiGaAs、InSiN、InSiP、InSiAs、InSiSb、SiInGaAs的半导体材料，或者是选自无定形碳、石墨烯、氧化石墨烯的非半导体材料；任选地，电极层和/或电极互连层材料为选自Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg的金属单质、这些金属的合金、这些金属的导电氧化物或导电氮化物、以及其任意组合；任选地，压电膜的材料为ZnO、AlN、BST、BT、PZT、PBLN、PT；任选地，第一隔离层和/或第二隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合，并优选地第一隔离层和第二隔离层材料相同；任选地，第一密闭层材料为氧化钛、氧化钽、氧化铪、氧化钨；任选地，焊垫的材料为Al、Mg、In及其组合。
10.根据权利要求6的3D BAW谐振器制造方法，其中，形成焊垫之后，在硬掩模上形成钝化层，填充在多个焊垫之间；优选地，在钝化层中形成再布线层以电连接驱动电路，或者在焊垫上形成导电凸块。
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