CN111564467B - 兼容cmos工艺的体声波谐振器及其制造方法 - Google Patents

兼容cmos工艺的体声波谐振器及其制造方法 Download PDF

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Abstract

一种兼容CMOS工艺的体声波谐振器及其制造方法，该谐振器包括：压电膜阵列，包括在衬底与盖帽层之间的多个压电膜，垂直方向上相邻压电膜之间、压电膜与盖帽层之间以及压电膜与衬底之间具有多个第一空腔，水平第一方向上相邻压电膜之间具有共用的第二空腔，水平第二方向上相邻压电膜之间具有共用的第三空腔；多个电极层，至少覆盖每个压电膜的顶面和底面；多个电极互连层，沿第三空腔侧面连接压电膜底面的电极层；驱动晶体管位于盖帽层中，漏极电连接顶部压电膜的顶部电极层；驱动晶体管的源极和漏极上具有欧姆接触层。本发明采用CMOS兼容工艺，并通过离子深注入形成电连接压电膜顶部电极的驱动电路，减小了封装体积，降低了界面电阻。

Description

兼容CMOS工艺的体声波谐振器及其制造方法
技术领域
本发明涉及一种兼容CMOS工艺体声波(BAW)谐振器及其制造方法。
背景技术
在无线通讯中，射频滤波器作为过滤特定频率信号的中介，用于减少不同频段的信号干扰，在无线收发器中实现镜像消除、寄生滤波和信道选择等功能。随着4GLTE网络的部署和市场的增长，射频前端的设计朝着小型化、低功耗和集成化的方向发展，市场对滤波性能的要求也越来越高。由于薄膜体声波谐振器(FilmBulkAcousticResonator，简称“FBAR”，也称“体声波”，BulkAcousticWave，简称“BAW”，)具有尺寸小、工作频率高、功耗低、品质因数(Q值)高、直接输出频率信号、与CMOS工艺兼容等特点，目前已经成为射频通讯领域重要的器件被广泛应用。
FBAR是制作在衬底材料上的电极——压电膜——电极的三明治结构的薄膜器件。FBAR的结构有空腔型、布拉格反射型(SMR)和背面刻蚀型。其中空腔型FBAR相对SMR型Q值要高，损耗要小，机电耦合系数要高；相对于背面刻蚀型FBAR不需要去掉大面积的衬底，机械强度较高。因此，空腔型FBAR是集成于CMOS器件上的首选。
然而，由于制造复杂，现有的BAW滤波器和体声谐振器(BAR)被制造为独立的平面型或二维(2D)布局的装置。也就是说，BAW滤波器和体声谐振器(BAR)并未被提供为与其他的CMOS、BIiCMOS、SiGe HBT和/或无源器件集成的结构，从而，导致更高的制造成本和增加的制造工艺。
此外，作为独立器件的2D BAW谐振器体积、面积均较大，集成度较低，难以与其驱动电路采用CMOS工艺制造在相同芯片上，更难以与FinFET、NAND存储器等3D器件一起集成。而如果采用3D封装技术将多个2D BAW谐振器层叠在一起，虽然能有效提高集成度，但是每个芯片均需要采用接合(bonding)、背面研磨减薄(grinding)以及穿硅通孔(TSV)技术以减小封装高度，工艺复杂且需要极高的对准精度，制造成本高。此外，这种3D封装还存在布线复杂、寄生阻抗大的问题。
发明内容
因此，本发明的目的在于提供一种克服以上技术障碍的兼容CMOS工艺的BAW谐振器及其制备方法。
本发明提供了一种兼容CMOS工艺的体声波(BAW)谐振器，包括：
压电膜阵列，包括在芯片的衬底与上方盖帽层之间的多个压电膜，垂直方向上相邻压电膜之间、压电膜与盖帽层之间以及压电膜与衬底之间具有多个第一空腔，水平的第一方向上相邻压电膜之间具有共用的第二空腔，水平的第二方向上相邻压电膜之间具有共用的第三空腔；
多个电极层，至少覆盖每个压电膜的顶面和底面；
多个电极互连层，沿第三空腔侧面连接压电膜底面的电极层；
驱动晶体管，位于盖帽层中，驱动晶体管的漏极电连接顶部压电膜的顶部电极层；
其中，驱动晶体管的源极和漏极上具有欧姆接触层。
其中，每个第一空腔与共用的第三空腔之间具有电极层、第一隔离层和电极互连层；任选地，电极层和第二隔离层包围每个第一空腔；任选地，驱动晶体管之上进一步具有层间介质层以及层间介质层中的接触塞，优选地，层间介质层之上具有金属间介质层以及再布线层，优选地，层间介质层深入第二、第三空腔的深度小于等于盖帽层厚度的1/3。
其中，衬底和/或盖帽层材料选自体Si、绝缘体上硅(SOI)、体Ge、GeOI、GaN、GaAs、SiC、InP、GaP，并优选地衬底与盖帽层材料相同；任选地，电极层和/或电极互连层材料为选自Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg的金属单质、这些金属的合金、这些金属的导电氧化物或导电氮化物、以及其任意组合；任选地，压电膜的材料为ZnO、AlN、BST、BT、PZT、PBLN、PT；任选地，第一隔离层和/或第二隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合，并优选地第一隔离层和第二隔离层材料相同；任选地，欧姆接触层为金属硅化物或金属锗化物；任选地，层间介质层为低k材料。
本发明还提供了一种兼容CMOS工艺的体声波(BAW)谐振器制造方法，包括以下步骤：
在衬底上形成交替层叠的多个牺牲层和多个压电层；
在顶部的牺牲层上形成盖帽层，并在盖帽层上形成硬掩模；
依次刻蚀前述各个层直至暴露衬底，形成沿第一方向延伸的多个第一开口；
在每个开口中形成第一隔离层；
刻蚀直至暴露衬底，形成沿第二方向延伸的多个第二开口；
通过第二开口去除多个牺牲层，留下的相邻压电层之间、压电层与盖帽层之间、以及压电层与衬底之间具有多个第一空腔；
通过第二开口至少在压电层的顶面和底面形成多个电极层；
在第一开口中形成连接压电层底部电极的电极互连层；
在盖帽层中形成驱动晶体管，其中驱动晶体管的漏极电连接顶部压电层的顶部电极层；
在驱动晶体管的源/漏极上形成欧姆接触层。
其中，在每个第一空腔与共用的第三空腔之间形成电极层、第一隔离层和电极互连层；任选地，形成电极层和第二隔离层包围每个第一空腔；任选地，驱动晶体管之上进一步形成层间介质层以及层间介质层中的接触塞，进一步优选地，层间介质层之上形成金属间介质层以及再布线层，优选地，层间介质层深入第二、第三空腔的深度小于等于盖帽层厚度的1/3。
其中，衬底和/或盖帽层材料选自体Si、绝缘体上硅(SOI)、体Ge、GeOI、GaN、GaAs、SiC、InP、GaP，并优选地衬底与盖帽层材料相同；任选地，电极层和/或电极互连层材料为选自Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg的金属单质、这些金属的合金、这些金属的导电氧化物或导电氮化物、以及其任意组合；任选地，压电膜的材料为ZnO、AlN、BST、BT、PZT、PBLN、PT；任选地，第一隔离层和/或第二隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合，并优选地第一隔离层和第二隔离层材料相同；任选地，欧姆接触层为金属硅化物或金属锗化物；任选地，层间介质层为低k材料。
其中，利用掩模选择性离子注入工艺并执行第一退火以形成较浅的源区和较深的漏区。
其中，形成欧姆接触层的工艺包括：
a)在源区和漏区上形成金属层，执行第二退火使得金属层与盖帽层的半导体材料反应形成金属硅化物或金属锗化物，优选地金属层为W、Co、Pt、Ti、Ni、Ta；或者
b)执行离子注入形成源漏区的同时，原位形成欧姆接触层，优选地欧姆接触层为W、Co、Pt、Ti、Ni、Ta的硅化物或锗化物。
其中，步骤a)进一步包括：
步骤a1)，以第一温度执行低温退火使得金属层与盖帽层的半导体材料反应形成富硅或富锗态化合物；
步骤a2)，以第二温度执行高温退火使得富硅或富锗态化合物转变为低阻态，其中第二温度高于第一温度。
优选地，步骤a2)的退火与前述第一退火合并执行；
优选地，第一温度低于450摄氏度，第二温度为450至650摄氏度。
其中，步骤b)包括，离子注入的靶材为注入离子与欧姆接触层所含金属的化合物；优选地注入离子为As、P、Sb、B，金属为W、Co、Pt、Ti、Ni、Ta；优选地，采用第一质量分析器选出所述注入离子以进行垂直离子注入，交替地采用第二质量分析器选出所述金属的离子以倾斜引导至源漏区表面；优选地，注入离子的能量大于金属离子的能量。
依照本发明的BAW谐振器及其制造方法，采用CMOS兼容工艺制造了其中多个空腔包围压电膜的立体谐振器，并在顶部盖帽层中通过离子深注入形成电连接压电膜顶部电极的驱动电路，减小了封装体积，降低了界面电阻。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1A显示了根据本发明实施例的谐振器制造工艺的平视图，图1B显示了沿图1A的B-B’线的剖面图，图1C显示了沿图1A的A-A’线的剖面图；
图2A显示了根据本发明实施例的谐振器制造工艺的平视图，图2B显示了沿图2A的B-B’线的剖面图，图2C显示了沿图2A的A-A’线的剖面图；
图3A显示了根据本发明实施例的谐振器制造工艺的平视图，图3B显示了沿图3A的B-B’线的剖面图，图3C显示了沿图3A的A-A’线的剖面图；
图4A显示了根据本发明实施例的谐振器制造工艺的平视图，图4B显示了沿图4A的B-B’线的剖面图，图4C显示了沿图4A的A-A’线的剖面图；
图5A显示了根据本发明实施例的谐振器制造工艺的平视图，图5B显示了沿图5A的B-B’线的剖面图，图5C显示了沿图5A的A-A’线的剖面图；
图6A显示了根据本发明实施例的谐振器制造工艺的平视图，图6B显示了沿图6A的B-B’线的剖面图，图6C显示了沿图6A的A-A’线的剖面图；
图7A显示了根据本发明实施例的谐振器制造工艺的平视图，图7B显示了沿图7A的B-B’线的剖面图，图7C显示了沿图7A的A-A’线的剖面图；
图8A显示了根据本发明实施例的谐振器制造工艺的平视图，图8B显示了沿图8A的B-B’线的剖面图，图8C显示了沿图8A的A-A’线的剖面图；
图9A显示了根据本发明实施例的谐振器制造工艺的平视图，图9B显示了沿图9A的B-B’线的剖面图，图9C显示了沿图9A的A-A’线的剖面图；
图10A显示了根据本发明实施例的谐振器制造工艺的平视图，图10B显示了沿图10A的B-B’线的剖面图，图10C显示了沿图10A的A-A’线的剖面图；
图11A显示了根据本发明实施例的谐振器制造工艺的平视图，图11B显示了沿图11A的B-B’线的剖面图，图11C显示了沿图1A的A-A’线的剖面图；
图12A显示了根据本发明实施例的谐振器制造工艺的平视图，图12B显示了沿图12A的B-B’线的剖面图，图12C显示了沿图12A的A-A’线的剖面图；
图13A显示了根据本发明实施例的谐振器制造工艺的平视图，图13B显示了沿图13A的B-B’线的剖面图，图13C显示了沿图13A的A-A’线的剖面图；
图14A显示了根据本发明实施例的谐振器制造工艺的平视图，图14B显示了沿图14A的B-B’线的剖面图，图14C显示了沿图14A的A-A’线的剖面图；
图15A显示了根据本发明实施例的谐振器制造工艺的平视图，图15B显示了沿图15A的B-B’线的剖面图，图15C显示了沿图1A的A-A’线的剖面图；
图16A显示了根据本发明实施例的谐振器制造工艺的平视图，图16B显示了沿图16A的B-B’线的剖面图，图16C显示了沿图16A的A-A’线的剖面图；
图17A显示了根据本发明实施例的谐振器制造工艺的平视图，图17B显示了沿图17A的B-B’线的剖面图，图17C显示了沿图17A的A-A’线的剖面图；
图18A显示了根据本发明实施例的谐振器制造工艺的平视图，图18B显示了沿图18A的B-B’线的剖面图，图18C显示了沿图18A的A-A’线的剖面图；
图19A显示了根据本发明实施例的谐振器制造工艺的平视图，图19B显示了沿图19A的B-B’线的剖面图，图19C显示了沿图19A的A-A’线的剖面图；
图20A显示了根据本发明实施例的谐振器制造工艺的平视图，图20B显示了沿图20A的B-B’线的剖面图，图20C显示了沿图20A的A-A’线的剖面图；
图21A显示了根据本发明实施例的谐振器制造工艺的平视图，图21B显示了沿图21A的B-B’线的剖面图，图21C显示了沿图21A的A-A’线的剖面图；
图22显示了根据本发明实施例的谐振器制造工艺的沿B-B’线的剖视图；
图23A显示了根据本发明实施例的谐振器制造工艺的平视图，图23B显示了沿图23A的B-B’线的剖面图，图23C显示了沿图23A的A-A’线的剖面图；以及
图24显示了根据本发明实施例的谐振器制造工艺的沿B-B’线的剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了兼容CMOS工艺的BAW谐振器及其制备方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
如图1A-1C所示，在衬底10A上形成堆叠结构，该堆叠结构包括从下至上依次交错层叠的至少一个牺牲层11A-11B(实际可选地数目为N+1，N为自然数)与至少一个压电层12A(数目可以为N，N为自然数)，其中优选地牺牲层数目比压电层数目多一个。在本发明的实施例中，仅示出了一个压电层12A，但是本发明其他实施例不限于此而是可以形成更多压电层堆叠。衬底10A的材质可以是体Si或绝缘体上硅(SOI)或者体Ge、GeOI以与CMOS工艺兼容并与其他数字、模拟电路集成，也可以是用于MEMS、光电器件、功率器件的化合物半导体例如GaN、GaAs、SiC、InP、GaP等，还可以是用于显示面板的玻璃、塑料、蓝宝石等透明绝缘材料。在本发明一个优选实施例中，衬底10A是单晶例如体Si以便于在上方外延生长堆叠结构。
通过PECVD、UHVCVD、HDPCVD、MOCVD、MBE、ALD等常规工艺，在衬底10A上依次外延生长交替层叠的至少一个牺牲层11A-11B(数目不限于2个，而是N+1，N为自然数)与至少一个压电层12A(数目不限于1个，而是任意自然数N)。其中，牺牲层材料例如SiGe、SiGeC、SiGeSn、SiGaN、SiGaP、SiGaAs、InSiN、InSiP、InSiAs、InSiSb、SiInGaAs等半导体材料，此外还可以是无定形碳、(氧化)石墨烯等非半导体材料。压电层材料例如ZnO、AlN、BST(钛酸锶钡)、BT(钛酸钡)、PZT(锆钛酸铅)、PBLN(铌酸铅钡锂)、PT(钛酸铅)等陶瓷材料。优选地，牺牲层数目比压电层数目多一个。进一步优选地，堆叠结构中进一步包括，在顶层牺牲层11D上进一步形成盖帽层10B，其材质优选地与衬底10A相同，以在后续工艺中作为最顶层谐振空腔的上盖板。
如图2A-2C所示，在堆叠结构顶部形成硬掩模层13以在后续工序中保护堆叠结构特别是保护堆叠结构顶部的盖帽层10B。采用LPCVD、PECVD、HDPCVD等工艺沉积硬掩模层13，其材质例如SiN、SiON、SiNC、SiNF等等。接着，在硬掩模层13顶部形成光刻胶图形14。通过旋涂、喷涂、丝网印刷等工艺形成光刻胶涂层，并曝光显影形成光刻胶图形14，其中光刻胶图形沿第一方向也即A-A’延伸分布，而在(第二方向也即B-B’方向)相邻的光刻胶图形之间留下沿第一方向延伸的开口以暴露硬掩模层13。
如图3A-3C所示，以光刻胶图形14为掩模，依次刻蚀硬掩模层13、盖帽层10B、牺牲层11与压电膜12的堆叠，停止在衬底10A上，形成竖直穿透上述各层直至暴露衬底10A的多个第一开口14A。刻蚀工艺优选各向异性的干法刻蚀工艺，例如采用碳氟基刻蚀气体的等离子干法刻蚀或反应离子刻蚀。由于衬底10A为Si等半导体材料而不含C、N、O等绝缘材料通常所含有的元素，因此可以通过观测刻蚀腔室内气氛的波长光谱的变化而判断停止时间。例如，当监测到CN和/或NO基团对应的等离子辉光信号强度降低到峰值的1％特别是0.2％以下并持续10至500微秒不变时，判断已经刻蚀达到衬底10A顶部。
如图4A-4C所示，扩大第一开口14A顶部的宽度，使得第一开口顶部的第二部分13A沿B-B’方向的宽度大于下方的第一部分14A，第二部分13A暴露了压电层12A的部分顶部。形成尺寸较小的第二光刻胶图形，或者对光刻胶图形14进行收缩工艺(shrink)以减小光刻胶图形尺寸，以该尺寸较小的光刻胶图形为掩模刻蚀盖帽层10B、牺牲层11B直至暴露压电层12A。随后去除光刻胶图形14暴露硬掩模层13，优选采用湿法工艺，以酸和/或氧化剂去除有机材质的光刻胶，从而留下多个沿第一方向A-A’分布的较窄的第一部分14A及其上方较宽的第二部分13A所构成的T型第一开口。优选地，采用dHF、dBOE等HF基腐蚀液湿法去除各个层表面原生的氧化物，以提高后续薄膜生长质量。
如图5A-5C所示，在整个器件上形成隔离层15。优选采用HDPCVD、MBE、ALD、原位水汽掺杂热氧化/氮化等保形性较好的工艺形成隔离层15，其材质为不同于硬掩模13的绝缘介质材料，例如SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG。隔离层15均匀覆盖在第一部分14A、第二部分13A中以及硬掩模13的顶部，特别是覆盖了第一部分14A、第二部分13A中所暴露的牺牲层11和压电层12的侧壁。隔离层15在后续将作为堆栈式BAW各个子谐振器之间的绝缘隔离材料，并在后续工艺中用作临时机械支撑结构。优选地，隔离层15的厚度为1～50nm并优选10～25nm，隔离层厚度太薄则无法起到足够的机械支撑作用，隔离层太厚则容易过早填满第一部分14A底部。优选地，隔离层15厚度的两倍小于第一开口的第一部分14A宽度的1/4并优选小于1/8，但是大于等于1/10。
如图6A-6C所示，采用旋涂、喷涂、丝网印刷等工艺，在整个器件上形成光刻胶层16，完全填满了第一开口的第一部分14A和第二部分13A。
如图7A-7C所示，采用曝光显影工艺，将光刻胶层16图形化，留下沿第二方向B-B’延伸的多个第二开口16A以暴露下方的隔离层15。优选地，第二开口16A沿第二方向并不连续而是进一步分成多个子部分从而保留了下方断续的隔离层图形15，以避免后续去除牺牲层工艺中隔离层15在第一方向A-A’上完全断裂而造成局部塌陷。进一步优选地，选择曝光显影的波长和剂量，使得开口16A角部圆化，以减小矩形直角处应力聚集程度，确保隔离层15的机械支撑性能完好。
如图8A-8C所示，以光刻胶图形16为掩模，采用各向异性干法刻蚀工艺，例如采用碳氟基刻蚀气体的等离子体干法刻蚀或反应离子刻蚀，向下依次刻蚀隔离层15、硬掩模层13、盖帽层10B、牺牲层11和压电层12的堆叠，停止在衬底10A上。也即，使得多个开口16A深度加大直至暴露衬底10A。刻蚀工艺进一步优选地选择碳氟比较大的气体例如CFH3、C2F3H3、CF2H2等，以便刻蚀过程中C与Si、N等元素在侧壁形成临时保护层以抑制侧向腐蚀，确保第二开口16A的侧壁具有足够的垂直度。
如图9A-9C所示，去除光刻胶图形16。优选采用干法灰化工艺去除此处的有机材料的光刻胶，以避免湿法腐蚀液对下方隔离层15的过度腐蚀。进一步优选，采用dHF、dBOE等HF基腐蚀液清洗隔离层15表面。
如图10A-10C所示，各向同性选择性刻蚀去除牺牲层11，在衬底上留下由隔离层15所支撑的多个压电层图形12(不限于图中所示的12A)，除了竖直方向的T型第一开口之外，相邻压电层图形之间、顶部压电层与盖帽层10B之间以及底部压电层与衬底10A之间还具有水平方向的多个凹陷15A。在本发明一个优选实施例中，衬底10A、盖帽层10B为Si，牺牲层11为SiGe，采用湿法腐蚀，腐蚀液为强氧化剂、强无机酸和弱有机酸的组合以提高SiGe与Si的刻蚀选择比。其中强氧化剂为硝酸、双氧水、臭氧、高氯酸，强无机酸为氢氟酸、盐酸、硫酸，弱有机酸为醋酸、草酸，例如强氧化剂为30～50份，强无机酸为0.5～2份，弱有机酸为1～4份，溶剂水为40～70份(均为体积比)。例如，对于单晶Si0.8Ge0.2和Si，可以采用40:1:2:57的HNO3(70％):HF(49％):CH3COOH(99.9％):H2O，从而实现300:1的选择比。在本发明另外的实施例中，牺牲层11为无定形碳(例如ta-C)、氧化石墨烯、石墨烯等C基材料，可以选择氧等离子干法蚀刻或热氧化，使得牺牲层与氧反应形成气体被抽出，此时氧将在压电层12表面上形成薄氧化层，需要采用dHF、dBOE等腐蚀液去除该薄氧化层。
如图11A-11C所示，采用ALD、MBE、MOCVD等保形性良好的沉积工艺，在整个器件上形成金属层17，用作压电层12的接触电极。金属层17材质例如Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg等金属单质或金属合金，或者这些金属的导电氧化物、导电氮化物，以及上述材料的任意组合，也即包括种子层或阻挡层以及导电层。如图11C所示，在剖视图中，金属层17不仅(至少三面、优选地四面)包围压电层12，而且还沉积在衬底10A、盖帽层10B上以用作底面和顶面的接触层。
如图12A-12C所示，旋涂光刻胶并曝光显影，形成沿第二方向B-B’延伸的光刻胶图形18，其沿第一方向A-A’的间距等于第二开口16A的原始宽度，也即光刻胶图形18的侧壁与压电层12的侧壁在垂直方向上齐平。
如图13A-13C所示，以光刻胶图形18为掩模，依次各向异性干法刻蚀各个层直至暴露衬底10A，从而去除了金属层17的竖直部分而仅保留水平部分，也即仅留在盖帽层10B底部、压电层12顶部和底部、以及衬底10A顶部用作接触电极层。
如图14A-14C所示，去除光刻胶图形18，暴露了在第一开口中以及隔离层15顶部的电极层17。如图14B所示，电极层17包裹了凹陷15A并直接接触压电层12顶部和底部，未来将用作顶部电极和底部电极。
如图15A-15C所示，采用HDPCVD、MBE、ALD、原位水汽掺杂热氧化/氮化等保形性较好的工艺形成第二隔离层19，其材质可以与(第一)隔离层15相同，例如SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBS。第二隔离层19主要用于在竖直方向上绝缘隔离压电层与盖帽层、衬底。
如图16A-16C所示，涂覆光刻胶并曝光显影，形成沿第一方向A-A’延伸的光刻胶图形20，光刻胶图形20之间沿第二方向B-B’的间距优选地等于第一开口的下部第一部分14A的原始宽度，也即光刻胶图形20侧壁与压电层12A侧壁在竖直方向上齐平。
如图17A-17C所示，以光刻胶图形20为掩模，各向异性干法刻蚀各个膜层，直至暴露衬底10A，重新暴露了第一开口的第一部分14A。在此过程中，由于第一开口第二部分13A宽度较大，绝缘材料的第一隔离层15将保留在第二部分13A的侧壁，也即如图17B所示，隔离层15侧壁与压电层12A齐平。剩余的隔离层15将用于在水平方向隔离压电层12A的顶部和底部电极引出线。
如图18A-18C所示，采用干法灰化工艺去除光刻胶图形20。
如图19A-19C所示，采用ALD、MBE、MOCVD等保形性良好的沉积工艺，在整个器件上形成金属层21，用作压电层12的底部电极引出线。金属层21材质例如Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg等金属单质或金属合金，或者这些金属的导电氧化物、导电氮化物，以及上述材料的任意组合，也即包括种子层或阻挡层以及导电层。如图19B所示，由于第一隔离层15的存在，金属层21仅能接触压电层12A底部环绕空腔部分的金属层17，而无法接触上方的金属层17，因此第一隔离层15实际上绝缘隔离了压电层顶部和底部电极。
如图20A-20C所示，采用CMP或回刻蚀等工艺对填充层16进行平坦化处理，直至暴露硬掩模层13。
如图21A-21C所示，去除硬掩模13。去除工艺可以是CMP平坦化，也可以是湿法腐蚀。在CMP工艺中，可以在研磨液中加入氧化剂例如双氧水、臭氧或硝酸，加速CMP速度同时，原位在盖帽层10B顶部形成超薄的氧化硅层，用作后续工艺的衬垫层或栅介质界面层。
如图22所示，在盖帽层10B中形成驱动晶体管22。具体的，例如采用光刻胶(未示出)遮蔽第一开口而仅暴露盖帽层10B的有源区，在有源区内形成栅极介质层和栅极导电层构成的栅极堆叠22G，以栅极堆叠22G为掩模离子掺杂注入形成源区22S和漏区22D。其中特别地，可以同步注入形成源区22S和漏区22D之后，再利用光刻胶图形遮蔽源区仅暴露漏区，加大离子注入深度使得掺杂区22D直接接触包围了凹陷15A的金属层17，从而沿着凹陷15A的侧壁最终与压电层12A的顶部电接触。换言之，也即驱动晶体管22的漏极与压电膜12A电连接，如此可以在晶片内部缩短驱动晶体管与压电层电通路的路径长度，减小串联电阻并提高驱动能力，提高集成度而减小封装成本。
在本发明一个优选实施例中，盖帽层10B为p-掺杂或本征，采用As、P、Sb等n型掺杂离子对盖帽层10B进行离子注入而形成n型源区22S、漏区22D。此外，也可以对于n-盖帽层采用B等p型杂质注入形成p型源漏区。其中，依照盖帽层10B深度而设定，优选地在选择性注入工艺中漏区22D注入深度大于等于盖帽层10B的厚度，使得漏区22D直接接触、电连接盖帽层10B下方的空腔15A的顶部电极层17。进一步优选地，离子注入之后执行RTA等退火工艺，激活掺杂离子的同时还进一步修复了之前各个工艺步骤对于盖帽层10B顶部、绝缘层15侧壁、电极层21侧壁和底部的损伤，有效提高了驱动晶体管的性能和稳定性。
在本发明一个优选实施例中，形成源漏区22S/D之后，在栅极22G、源区22S和漏区22D顶部形成欧姆接触层(未示出)，其材质为金属硅化物、金属锗化物等，以便有效降低表面接触电阻。例如在驱动晶体管顶部形成W、Co、Pt、Ti、Ni、Ta等金属薄层，执行退火工艺使得这些金属与盖帽层10B内驱动晶体管栅极、源漏区中的半导体元素例如Si、Ge等反应而形成金属硅化物或金属锗化物，例如WSi2、CoSi、NiSi等等。在本发明一个优选实施例中，退火工艺分两步进行，第一步相对低温退火(例如低于450摄氏度)以形成富硅或富锗的化合物，第二步相对高温退火(例如450至650摄氏度)以将富Si/Ge化合物转变为低阻态。有利地，可以将此处用于形成欧姆接触层的退火工艺的至少一部分(例如第二步高温退火)与前述为了激活掺杂离子的退火工艺合并以节省工艺步骤、降低成本。
在本发明另一个优选实施例中，上述欧姆接触层的形成工艺包括，在离子注入形成源漏区22S/D时，工艺腔中靶材为上述离子注入掺杂剂与上述金属的化合物，例如As、P、Sb、B与W、Co、Pt、Ti、Ni、Ta的化合物，诸如WP、NiP、TiB2等等。除了采用质量分析器将注入离子例如B、P等选取并垂直引导至盖帽层10B上以进行垂直离子注入之外，还进一步采用第二质量分析器将撞击出的上述金属离子从注入区侧面倾斜地引导至源漏区表面(优选地与垂直离子注入交替重复进行)，从而原位形成欧姆接触层。可以选择使得垂直离子注入的能量大于金属离子能量(优选地大于1个数量级)，以便注入的B、P等掺杂离子能够穿透极薄的欧姆接触层直达盖帽层10B深处。由此，可以节省上述沉积后退火形成硅化物、锗化物的工艺步骤，也无需将器件从离子注入腔室转移至沉积退火腔室，节省了工艺时间、降低了工艺成本。
如图23A-23C所示，在驱动晶体管22上形成层间介质层23，并在层间介质层(ILD)23中形成接触塞24。采用旋涂、喷涂、丝网印刷等工艺，形成低k材料的ILD层23，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。ILD层23如图23C所示，至少封闭了开口16A顶部。由于层23为低温工艺形成的软质低k材料，其不会深入开口16A内太多(例如仅填充深度小于盖帽层10B厚度的1/3)，因此不会影响压电层12A侧面空腔形貌，也即不会影响谐振器Q值。刻蚀ILD层形成暴露底部电极引出线21、驱动晶体管22的栅极/源区/漏区的通孔并沉积金属材料形成接触塞24。其中，接触塞依照位置不同而分为连接压电膜底电极的接触塞24B，连接驱动晶体管栅极22G、源极22S和漏极22D的接触塞24G、24S和24D。
如图24所示，优选地，在ILD层23上进一步形成金属层间介质层(MID)25，并在MID25中形成再布线(RDL)层26，用于重新排布接触塞24的分布位置以灵活调节外部电接触的布局。MID 25可以与ILD 23均为低k材料，RDL层26也可以与接触塞24材质相同。在本发明一个优选实施例中，ILD 23与MID 25依次形成之后，采用大马士革工艺形成接触塞24和RDL层26。
如此，参照图1A至图24，已经完整描述了根据本发明一个实施例的兼容CMOS工艺的BAW谐振器的制造工艺，最终完成的第一晶片上的堆栈式BAW谐振器包括：衬底10A和盖帽层10B，在衬底10A与盖帽层10B之间至少一层压电膜12A的阵列(沿交叉的第一方向A-A’和第二方向B-B’分布)，顶部的压电膜12A与盖帽层10B之间、底部的压电膜12A与衬底10A之间、以及垂直相邻的压电膜12之间包括第一空腔15A，水平面上相邻压电膜12A之间沿第一方向A-A’包括第二空腔16A(第二开口)且沿第二方向B-B’包括第三空腔(第一开口14A/13A)，金属层17围绕每个第一空腔15A以用作压电层12A的顶部和底部电极，底电极引出线21分布在第三空腔侧壁，底电极引出线21与压电层12A的顶电极17之间具有第一隔离层15，其中盖帽层10B中具有驱动晶体管22，驱动晶体管22的漏区22D电连接压电层12A的顶部电极。盖帽层10B之上还进一步具有ILD层23及其内部的接触塞24，更进一步具有MID层25及其内部的RDL层26。其中优选地，驱动晶体管22的源漏区和栅极上具有沉积退火、或者原位形成的欧姆接触层，以有效降低界面电阻。
之后可以进一步完成封装结构，例如形成接触焊垫和钝化层(均未示出)。例如，形成氧化硅、氮化硅材质或其他有机树脂的钝化层，用于绝缘隔离保护，或者作为未来焊接的组焊层。优选地，对钝化层表面进行处理，例如氧和/或氮氛围等离子退火或者激光退火，以增强钝化层与焊垫之间以及未来结构之间的结合强度，同时该表面处理也一并修复了前述各个刻蚀沉积工艺步骤中对于压电膜两侧电极和电极互连层的表面损伤，有利于减小串联电阻、寄生电容。特别地，对钝化层执行平坦化工艺以露出焊垫图形。之后，进一步优选地，在焊垫图形之上形成导电凸块以对外电连接。
依照本发明的BAW谐振器及其制造方法，采用CMOS兼容工艺制造了其中多个空腔包围压电膜的立体谐振器，并在顶部盖帽层中通过离子深注入形成电连接压电膜顶部电极的驱动电路，减小了封装体积，降低了界面电阻。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (40)

1.一种兼容CMOS工艺的体声波(BAW)谐振器，包括：
压电膜阵列，包括在芯片的衬底与上方盖帽层之间的多个压电膜，垂直方向上相邻压电膜之间、压电膜与盖帽层之间以及压电膜与衬底之间具有多个第一空腔，多个第一空腔之中下方的部分第一空腔沿第二方向的宽度大于上方的部分第一空腔沿第二方向的宽度，水平的第一方向上相邻压电膜之间具有共用的第二空腔，水平的第二方向上相邻压电膜之间具有共用的第三空腔；
多个电极层，至少覆盖每个压电膜的顶面和底面；
多个电极互连层，沿第三空腔侧面连接压电膜底面的电极层；
驱动晶体管，位于盖帽层中，驱动晶体管的漏极电连接顶部压电膜的顶部电极层；
其中，驱动晶体管的源极和漏极上具有欧姆接触层。
2.根据权利要求1的兼容CMOS工艺的体声波(BAW)谐振器，其中，每个第一空腔与共用的第三空腔之间具有电极层、第一隔离层和电极互连层。
3.根据权利要求1的兼容CMOS工艺的体声波(BAW)谐振器，其中，电极层和第二隔离层包围每个第一空腔。
4.根据权利要求1的兼容CMOS工艺的体声波(BAW)谐振器，其中，驱动晶体管之上进一步具有层间介质层以及层间介质层中的接触塞。
5.根据权利要求4的兼容CMOS工艺的体声波(BAW)谐振器，其中，层间介质层之上具有金属间介质层以及再布线层。
6.根据权利要求4的兼容CMOS工艺的体声波(BAW)谐振器，其中，层间介质层深入第二、第三空腔的深度小于等于盖帽层厚度的1/3。
7.根据权利要求1的兼容CMOS工艺的体声波(BAW)谐振器，其中，衬底和/或盖帽层材料选自体Si、绝缘体上硅(SOI)、体Ge、GeOI、GaN、GaAs、SiC、InP、GaP。
8.根据权利要求7的兼容CMOS工艺的体声波(BAW)谐振器，其中，衬底与盖帽层材料相同。
9.根据权利要求1的兼容CMOS工艺的体声波(BAW)谐振器，其中，电极层材料为选自Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg的金属单质、这些金属的合金、这些金属的导电氧化物或导电氮化物、以及其任意组合。
10.根据权利要求2的兼容CMOS工艺的体声波(BAW)谐振器，其中，电极互连层材料为选自Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg的金属单质、这些金属的合金、这些金属的导电氧化物或导电氮化物、以及其任意组合。
11.根据权利要求1的兼容CMOS工艺的体声波(BAW)谐振器，其中，压电膜的材料为ZnO、AlN、BST、BT、PZT、PBLN、PT。
12.根据权利要求2的兼容CMOS工艺的体声波(BAW)谐振器，其中，第一隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合。
13.根据权利要求3的兼容CMOS工艺的体声波(BAW)谐振器，其中，第二隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合。
14.根据权利要求13的兼容CMOS工艺的体声波(BAW)谐振器，其中，第一隔离层和第二隔离层材料相同。
15.根据权利要求1的兼容CMOS工艺的体声波(BAW)谐振器，其中，欧姆接触层为金属硅化物或金属锗化物。
16.根据权利要求4的兼容CMOS工艺的体声波(BAW)谐振器，其中，层间介质层为低k材料。
17.一种兼容CMOS工艺的体声波(BAW)谐振器制造方法，包括以下步骤：
在衬底上形成交替层叠的多个牺牲层和多个压电层；
在顶部的牺牲层上形成盖帽层，并在盖帽层上形成硬掩模；
依次刻蚀前述各个层直至暴露衬底，形成沿第一方向延伸的多个第一开口；
在每个开口中形成第一隔离层；
刻蚀直至暴露衬底，形成沿第二方向延伸的多个第二开口；
通过第二开口去除多个牺牲层，留下的相邻压电层之间、压电层与盖帽层之间、以及压电层与衬底之间具有多个第一空腔；
通过第二开口至少在压电层的顶面和底面形成多个电极层；
在第一开口中形成连接压电层底部电极的电极互连层；
在盖帽层中形成驱动晶体管，其中驱动晶体管的漏极电连接顶部压电层的顶部电极层；
在驱动晶体管的源/漏极上形成欧姆接触层。
18.根据权利要求17的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，在每个第一空腔与共用的第三空腔之间形成电极层、第一隔离层和电极互连层。
19.根据权利要求17的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，形成电极层和第二隔离层包围每个第一空腔。
20.根据权利要求17的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，驱动晶体管之上进一步形成层间介质层以及层间介质层中的接触塞。
21.根据权利要求20的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，层间介质层之上形成金属间介质层以及再布线层。
22.根据权利要求21的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，层间介质层深入第二、第三空腔的深度小于等于盖帽层厚度的1/3。
23.根据权利要求17的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，衬底和/或盖帽层材料选自体Si、绝缘体上硅(SOI)、体Ge、GeOI、GaN、GaAs、SiC、InP、GaP。
24.根据权利要求23的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，衬底与盖帽层材料相同。
25.根据权利要求17的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，任选地，电极层和/或电极互连层材料为选自Mo、W、Ru、Al、Cu、Ti、Ta、In、Zn、Zr、Fe、Mg的金属单质、这些金属的合金、这些金属的导电氧化物或导电氮化物、以及其任意组合。
26.根据权利要求17的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，压电膜的材料为ZnO、AlN、BST、BT、PZT、PBLN、PT。
27.根据权利要求18的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，第一隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合。
28.根据权利要求19的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，第二隔离层的材料为SiOx、SiOC、SiOC、SiOF、SiFC、BSG、PSG、PBSG或其任意组合。
29.根据权利要求28的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，第一隔离层和第二隔离层材料相同。
30.根据权利要求17的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，欧姆接触层为金属硅化物或金属锗化物。
31.根据权利要求20的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，层间介质层为低k材料。
32.根据权利要求17的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，利用掩模选择性离子注入工艺并执行第一退火以形成较浅的源区和较深的漏区。
33.根据权利要求32的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，形成欧姆接触层的工艺包括：
a)在源区和漏区上形成金属层，执行第二退火使得金属层与盖帽层的半导体材料反应形成金属硅化物或金属锗化物，所述金属层为W、Co、Pt、Ti、Ni、Ta；或者
b)执行离子注入形成源漏区的同时，原位形成欧姆接触层，所述欧姆接触层为W、Co、Pt、Ti、Ni、Ta的硅化物或锗化物。
34.根据权利要求33的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，步骤a)进一步包括：
步骤a1)，以第一温度执行低温退火使得金属层与盖帽层的半导体材料反应形成富硅或富锗态化合物；
步骤a2)，以第二温度执行高温退火使得富硅或富锗态化合物转变为低阻态，其中第二温度高于第一温度。
35.根据权利要求34的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，
步骤a2)的退火与前述第一退火合并执行。
36.根据权利要求34的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，第一温度低于450摄氏度，第二温度为450至650摄氏度。
37.根据权利要求33的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，步骤b)包括，离子注入的靶材为注入离子与欧姆接触层所含金属的化合物。
38.根据权利要求37的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，注入离子为As、P、Sb、B，金属为W、Co、Pt、Ti、Ni、Ta。
39.根据权利要求37的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，采用第一质量分析器选出所述注入离子以进行垂直离子注入，交替地采用第二质量分析器选出所述金属的离子以倾斜引导至源漏区表面。
40.根据权利要求39的兼容CMOS工艺的体声波(BAW)谐振器制造方法，其中，注入离子的能量大于金属离子的能量。
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