KR102638126B1 - 메모리 어레이 구조물의 에어 갭 - Google Patents

메모리 어레이 구조물의 에어 갭 Download PDF

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카이-수안 리
치아-타 유
한-종 치아
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Abstract

메모리 디바이스는 상기 반도체 기판 위의 제1 트랜지스터 - 상기 제1 트랜지스터는 상기 반도체 기판 위로 연장되는 제1 워드 라인을 포함함 -; 상기 반도체 기판 위의 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 제1 워드 라인 위로 연장되는 제2 워드 라인을 포함함 -; 상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 연장되는 제1 에어 갭; 상기 제1 워드 라인 및 제2 워드 라인을 따라 연장되고, 상기 제1 워드 라인 및 상기 제2 워드 라인과 접촉하는 메모리 막; 상기 메모리 막을 따라 연장되는 채널 층; 상기 채널 층을 따라 연장되는 소스 라인 - 상기 메모리 막은 상기 소스 라인과 상기 워드 라인 사이에 있음 -; 상기 채널 층을 따라 연장되는 비트 라인 - 상기 메모리 막은 상기 비트 라인과 상기 워드 라인 사이에 있음 -; 및 상기 소스 라인과 상기 비트 라인 사이의 격리 영역을 포함한다.

Description

메모리 어레이 구조물의 에어 갭{AIR GAPS IN MEMORY ARRAY STRUCTURES}
우선권 주장 및 상호 참조
본 출원은 2020년 6월 26일에 출원된 미국 가출원 제63/044,588의 우선권을 주장하며, 이 출원은 본 명세서에 참고로 통합된다.
반도체 메모리는 예로서 라디오, 텔레비전, 휴대폰, 및 개인용 컴퓨팅 디바이스를 포함하는 전자 애플리케이션을 위한 집적 회로에 사용된다. 반도체 메모리는 두 가지 주요 범주를 포함한다. 하나는 휘발성 메모리이고; 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는, RAM(Random Access Memory)을 포함하며, 이는 두 개의 하위 범주, 즉 SRAM(Static Random Access Memory) 및 DRAM(Dynamic Random Access Memory)으로 더 나눠질 수 있다. SRAM과 DRAM 모두는, 이들에 전원이 공급되지 않을 때 이들이 저장한 정보를 잃기 때문에 휘발성이다.
한편, 비휘발성 메모리는 이들에 저장된 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 하나의 유형은, 강유전성 랜덤 액세스 메모리(Ferroelectric random access memory; FeRAM 또는 FRAM)이다. FeRAM의 장점은 빠른 기록/판독 속도와 작은 크기를 포함한다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들은 축척대로 도시되지 않음에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1a, 1b, 및 1c는 일부 실시예에 따른, 메모리 어레이의 사시도, 회로도, 및 평면도를 도시한다.
도 2, 3a, 3b, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14a, 14b, 15, 16, 17a, 17b, 18, 19a, 19b, 20a, 20b, 20c, 21, 22, 23a, 23b, 23c, 24a, 24b, 24c, 25a, 25b, 25c, 26a, 26b, 27, 28, 29, 30, 31a, 31b, 31c 및 31d는, 일부 실시예에 따른, 메모리 어레이의 제조에서의 중간 단계들의 가변 도면을 도시한다.
도 32, 33, 및 34는 일부 실시예에 따른, 메모리 어레이의 제조에서의 중간 단계의 단면도를 도시한다.
도 35a, 35b, 및 35c는 일부 실시예에 따른, 메모리 어레이의 제조에서의 중간 단계의 평면도를 도시한다.
이하의 개시내용은, 발명의 상이한 피처들을 구현하기 위해 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예이며 제한적인 것으로 의도되지 않는다. 예를 들어, 후속하는 설명에서 제2 피처 위 또는 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉되어 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지정하지 않는다.
추가로, 공간적으로 상대적인 용어, 예를 들어, "아래", "하", "하부", "위", "상부" 등은 본원에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 피처(들)과의 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 추가로 사용 또는 동작 시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 기술어도 그에 따라 마찬가지로 해석될 수 있다.
다양한 실시예는 복수의 수직으로 적층된 메모리 셀을 갖는 3D 메모리 어레이를 제공한다. 각 메모리 셀은 게이트 전극으로 기능하는 워드 라인 영역, 제1 소스/드레인 전극으로 기능하는 비트 라인 영역, 및 제2 소스/드레인 전극으로 기능하는 소스 라인 영역을 갖는 트랜지스터를 포함한다. 각각의 트랜지스터는 절연 메모리 막(예를 들어, 게이트 유전체로서) 및 산화물 반도체(OS) 채널 영역을 더 포함한다. 일부 실시예에서, 인접한 워드 라인 사이의 격리 영역은 에어 갭으로서 형성된다. 워드 라인을 에어 갭으로 분리함으로써, 워드 라인 사이의 커패시턴스가 감소될 수 있다. 에어 갭은 예를 들어, 워드 라인 사이에 초기에 희생 재료를 형성한 다음, 하나 이상의 에칭 프로세스를 사용하여 희생 재료를 제거함으로써 형성될 수 있다. 에어 갭을 보호하고 추가적인 구조적 지지를 제공하도록 에어 갭의 단부를 밀봉하기 위해 재료가 퇴적될 수 있다. 이러한 방식으로 워드 라인 사이에 에어 갭을 형성하는 것은, 워드 라인 사이의 기생 커패시턴스와 같은 기생 효과를 감소시킬 수 있으며, 이는 트랜지스터의 고주파 작동, 개선된 디바이스 성능, 및 개선된 디바이스 효율을 허용할 수 있다.
도 1a, 1b, 및 1c는 일부 실시예에 따른 메모리 어레이의 예를 도시한다. 도 1a는 3 차원 뷰에서의 메모리 어레이(200)의 일부의 예를 도시하고, 도 1b는 메모리 어레이(200)의 회로도를 도시하고, 도 1c는 일부 실시예에 따른 메모리 어레이(200)의 탑 다운(top down) 뷰(예를 들어, 평면도)를 도시한다. 메모리 어레이(200)는 행과 열의 그리드로 배열될 수 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 3차원 메모리 어레이를 제공하기 위해 수직으로 더 적층될 수 있고, 이에 의해 디바이스 밀도를 증가시킬 수 있다. 메모리 어레이(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수 있다. 예를 들어, 메모리 어레이는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터 등) 위와 같이, 반도체 다이의 상호연결 층에 배치될 수 있다.
일부 실시예에서, 메모리 어레이(200)는 NOR 메모리 어레이 등과 같은 비휘발성 메모리 어레이이다. 각각의 메모리 셀(202)은 게이트 유전체로서 절연 메모리 막(90)을 갖는 트랜지스터(204)를 포함할 수 있다. 트랜지스터(204)는 일부 실시예에서 박막 트랜지스터(TFT)일 수 있다. 일부 실시예에서, 각 트랜지스터(204)의 게이트는, 각각의 워드 라인(예를 들어, 전도성 라인(72))에 전기적으로 커플링되고, 각 트랜지스터(204)의 제1 소스/드레인 영역은 각각의 비트 라인(예를 들어, 전도성 라인(106))에 전기적으로 커플링되고, 각 트랜지스터(204)의 제2 소스/드레인 영역은 제2 소스/드레인 영역을 접지에 전기적으로 커플링하는 각각의 소스 라인(예를 들어, 전도성 라인(108))에 전기적으로 커플링된다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 워드 라인(예를 들어, 72)을 공유 할 수 있는 반면에, 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀(202)은 공통 소스 라인(예를 들어, 108) 및 공통 비트 라인(예를 들어, 106)을 공유할 수 있다.
메모리 어레이(200)는 전도성 라인(72) 중 인접한 전도성 라인 사이에 배치된 에어 갭(132)을 갖는 복수의 수직으로 적층된 전도성 라인(72)(예를 들어, 워드 라인)을 포함한다. 전도성 라인(72)은 아래에 놓인 기판의 주 표면에 평행한 방향으로 연장된다(도 1a 및 도 1b에 명시적으로 도시되지 않음). 전도성 라인(72)은 하위(lower) 전도성 라인(72)이 상위(upper) 전도성 라인(72)의 끝점보다 길고 그 끝점을 지나 측방향으로 연장되도록 계단형 구성을 가질 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, 전도성 라인(72)의 복수의 적층된 층이 예시되는데, 최상부 전도성 라인(72)이 가장 짧고, 최하부 전도성 라인(72)이 가장 길다. 전도성 라인(72)의 각각의 길이는 아래에 놓인 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 각각의 전도성 라인(72)의 일부는 메모리 어레이(200) 위에서 접근 가능할 수 있고, 전도성 콘택은 각각의 전도성 라인(72)의 노출 부분에 만들어질 수 있다(예를 들어, 도 31a-d를 참조). 각각의 에어 갭(132)은 유전체 재료로 형성된 밀봉부(140)에 의해 한쪽 또는 양쪽 단부에서 밀봉될 수 있다.
메모리 어레이(200)는 복수의 전도성 라인(106)(예를 들어, 비트 라인) 및 전도성 라인(108)(예를 들어, 소스 라인)을 더 포함한다. 전도성 라인(106 및 108)은 각각 전도성 라인(72)에 수직인 방향으로 연장될 수 있다. 유전체 재료(98)가 전도성 라인(106)과 전도성 라인(108) 중 인접한 것들 사이에 배치되고 이들을 격리시킨다. 교차하는 전도성 라인(72)과 함께 전도성 라인(106, 108)의 쌍은 각각의 메모리 셀(202)의 경계를 규정하고, 유전체 재료(102)는 전도성 라인(106 및 108)의 인접한 쌍 사이에 배치되고 이들을 격리시킨다. 일부 실시예에서, 전도성 라인(108)은 접지에 전기적으로 커플링된다. 도 1a는 전도성 라인(108)에 대한 전도성 라인(106)의 특정 배치를 도시하지만, 다른 실시예에서 전도성 라인(106 및 108)의 배치가 뒤집힐 수 있다는 것을 이해해야 한다.
전술한 바와 같이, 메모리 어레이(200)는 또한 산화물 반도체(OS) 층(92)을 포함할 수 있다. OS 층(92)은 메모리 셀(202)의 트랜지스터(204)를 위한 채널 영역을 제공할 수 있다. 예를 들어, 대응하는 전도성 라인(72)을 통해 적절한 전압[예를 들어, 대응하는 트랜지스터(204)의 각각의 임계 전압(Vth)보다 높음)이 인가될 때, 전도성 라인(72)과 교차하는 OS 층(92)의 영역은 전류가 전도성 라인(106)으로부터 전도성 라인(108)으로(예를 들어, 화살표(207)에 의해 표시된 방향으로) 흐르게 할 수 있다. 따라서, OS 층(92)은 일부 경우에 채널 층으로 간주될 수 있다.
전도성 라인(72)과 OS 층(92) 사이에 메모리 막(90)이 배치되고, 메모리 막(90)은 트랜지스터(204)를 위한 게이트 유전체를 제공할 수 있다. 일부 실시예에서, 메모리 막(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전성 재료를 포함한다. 따라서, 메모리 어레이(200)는 FeRAM(Ferroelectric Random Access Memory) 어레이로 지칭될 수 있다. 대안적으로, 메모리 막(90)은 2개의 SiOx 층(예를 들어, ONO 구조물) 사이의 SiNx 층, 상이한 강유전성 재료, 상이한 유형의 메모리 층(예를 들어, 비트를 저장할 수 있음)을 포함하는 다층 구조물일 수 있다.
메모리 막(90)이 강유전성 재료를 포함하는 실시예에서, 메모리 막(90)은 2개의 상이한 방향 중 하나로 분극될 수 있고, 분극 방향은 메모리 막(90)에 걸쳐 적절한 전압 차분을 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 분극은 상대적으로 국부화될 수 있고(예를 들어, 일반적으로 메모리 셀(202)의 각 경계 내에 포함됨), 메모리 막(90)의 연속 영역이 복수의 메모리 셀(202)에 걸쳐 연장될 수 있다. 메모리 막(90)의 특정 영역의 분극 방향에 따라, 대응하는 트랜지스터(204)의 임계 전압이 변하고, 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 메모리 막(90)의 영역이 제1 전기 분극 방향을 갖는 경우, 대응하는 트랜지스터(204)는 상대적으로 낮은 임계 전압을 가질 수 있고, 메모리 막(90)의 영역이 제2 전기 분극 방향을 갖는 경우, 대응하는 트랜지스터(204)는 상대적으로 높은 임계 전압을 가질 수 있다. 2개의 임계 전압 사이의 차이는 임계 전압 시프트로 지칭될 수 있다. 더 큰 임계 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 오류 발생 가능성이 적음)하게 한다.
이러한 실시예에서 메모리 셀(202)에 대한 기록 동작을 수행하기 위해, 기록 전압이 메모리 셀(202)에 대응하는 메모리 막(90)의 일부에 인가된다. 기록 전압은 예를 들어, 대응하는 전도성 라인(72)(예를 들어, 워드 라인) 및 대응하는 전도성 라인(106/108)(예를 들어, 비트 라인/소스 라인)에 적절한 전압을 인가함으로써 인가될 수 있다. 메모리 막(90)의 일부에 걸쳐 기록 전압을 인가함으로써, 메모리 막(90)의 영역의 분극 방향이 변경될 수 있다. 결과적으로, 대응하는 트랜지스터(204)의 대응하는 임계 전압은 또한 낮은 임계 전압으로부터 높은 임계 전압으로 또는 그 반대로 스위칭될 수 있고, 디지털 값은 메모리 셀(202)에 저장될 수 있다. 전도성 라인(72)이 전도성 라인(106 및 108)과 교차하기 때문에, 개별 메모리 셀(202)이 기록 동작을 위해 선택될 수 있다.
이러한 실시예에서 메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(낮은 임계 전압과 높은 임계 전압 사이의 전압)이 대응하는 전도성 라인(72)(예를 들어, 월드 라인)에 인가된다. 메모리 막(90)의 대응하는 영역의 분극 방향에 따라, 메모리 셀(202)의 트랜지스터(204)는 턴 온되거나 턴 온되지 않을 수 있다. 그 결과, 전도성 라인(106)은 전도성 라인(108)(예를 들어, 접지에 커플링된 소스 라인)을 통해 방전될 수 있거나 방전되지 않을 수도 있고, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 라인(106 및 108)과 교차하기 때문에, 개별 메모리 셀(202)이 판독 동작을 위해 선택될 수 있다.
도 1a는 또한, 이후 도면에서 사용되는 메모리 어레이(200)의 기준 단면을 도시한다. 기준 단면 B-B’는 전도성 라인(72)의 세로 축을 따라, 그리고 예를 들어 트랜지스터(204)의 전류 흐름 방향에 평행한 방향으로 존재한다. 기준 단면 C-C’는 단면 B-B’에 수직이고 전도성 라인(72)의 세로 축에 평행이다. 기준 단면 C-C’는 전도성 라인(106) 및/또는 전도성 라인(108)을 통해 연장된다. 기준 단면 D-D’는 기준 단면 C-C’에 평행하고 유전체 재료(102)를 통해 연장된다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p 형 또는 n 형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼 일 수있다. 일반적으로, SOI 기판은 절연체 층에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립된 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물를 포함하는 합금 반도체; 또는 이들의 조합을 포할할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로를 더 도시한다. 회로는 기판(50)의 상부 표면에 능동 디바이스(예를 들어, 트랜지스터)를 포함한다. 트랜지스터는 기판(50)의 상부 표면 위의 게이트 유전체 층(203) 및 상기 게이트 유전체 층(203) 위의 게이트 전극(205)을 포함할 수 있다. 소스/드레인 영역(206)은 기판(50)에서 게이트 유전체 층(203) 및 게이트 전극(205)의 대향 측에 배치된다. 게이트 스페이서(208)는 게이트 유전체 층(203)의 측벽을 따라 형성되고, 소스/드레인 영역(206)을 적절한 측방 거리만큼 게이트 전극(205)으로부터 분리시킨다. 일부 실시예에서, 트랜지스터는 평면 전계 효과 트랜지스터(FET), 핀 전계 효과 트랜지스터(FinFET), 나노 전계 효과 트랜지스터(nanoFET) 등일 수 있다.
제1 ILD(210)는 소스/드레인 영역(206), 게이트 유전체층(203)을 둘러싸고 격리하며, 게이트 전극(205) 및 제2 ILD(212)는 제1 ILD(210) 위에 있다. 소스/드레인 콘택(214)은 제2 ILD(212) 및 제1 ILD(210)를 통해 연장되고 소스/드레인 영역(206)에 전기적으로 커플링되고, 게이트 콘택(216)은 제2 ILD(212)를 통해 연장되고 게이트 전극(205)에 전기적으로 커플링된다. 하나 이상의 유전체 층(224) 및 상기 하나 이상의 유전체 층(224)에 형성된 전도성 피처(222)를 포함하는 상호연결 구조물(220)은, 제2 ILD(212), 소스/드레인 콘택(214), 및 게이트 콘택(216) 위에 있다. 도 2는 2개의 적층된 유전체 층(224)을 도시하지만, 상호연결 구조물(220)이 그 안에 배치된 전도성 피처(222)를 갖는 임의의 수의 유전체 층(224)을 포함할 수 있다는 것을 이해해야 한다. 상호연결 구조물(220)은 기능 회로를 형성하기 위해 게이트 접촉부(216) 및 소스/드레인 접촉부(214)에 전기적으로 연결될 수 있다. 일부 실시예에서, 상호연결 구조물(220)에 의해 형성된 기능 회로는, 논리 회로, 메모리 회로, 감지 증폭기, 컨트롤러, 입/출력 회로, 이미지 센서 회로 등, 또는 이들의 조합을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터를 설명하지만, 다른 능동 디바이스(예를 들어, 다이오드 등) 및/또는 수동 디바이스(예를 들어, 커패시터, 저항기 등)도 기능 회로의 일부로서 형성될 수 있다.
도 3a 및 3b에서, 다층 스택(58)은 도 2의 구조물 위에 형성된다. 기판(50), 트랜지스터, ILD, 및 상호연결 구조물(220)은 단순성과 명료성을 위해 후속 도면에서 생략될 수 있다. 다층 스택(58)이 상호연결 구조물(220)의 유전체 층(224)과 접촉하는 것으로 도시되어 있지만, 임의의 수의 중간 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예를 들어, 절연 층(예를 들어, 로우-k 유전체 층)에 전도성 피처를 포함하는 하나 이상의 추가 상호연결 층이, 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시예에서, 전도성 피처는 기판(50) 및/또는 메모리 어레이(200) 상의 능동 디바이스에 대한 전력, 접지 및/또는 신호 라인을 제공하도록 패터닝될 수 있다(도 1a 및 도 1b 참조).
다층 스택(58)은 전도성 층(54A-D)(통칭하여 전도성 층(54)으로 지칭됨)과 희생 층(52A-C)(통칭하여 희생 층(52)으로 지칭됨)의 교대 층을 포함한다. 다층 스택(58)은 최상부 전도성 층(54) 위에 절연 층(74)을 포함한다. 전도성 층(54)은 전도성 라인(72)(예를 들어, 워드 라인)을 규정하기 위해 후속 단계에서 패터닝될 수 있다. 전도성 층(54)은 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 희생 층(52)은 실리콘, 게르마늄, 실리콘 게르마늄(SiGe), 실리콘 질화물, 실리콘 산화물, 이들의 조합 등과 같은 재료일 수 있다. 절연 층(74)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 재료를 포함할 수 있다. 일부 실시예에서, 절연 층(74)의 재료 및 희생 층(52)의 재료는, 절연 층(74)을 크게 에칭하지 않고 희생 층(52)이 선택적으로 에칭될 수 있도록 선택된다. 예를 들어, 희생 층(52)은 실리콘일 수 있고, 절연 층(74)은 실리콘 산화물일 수 있지만, 다른 재료도 가능하다.
전도성 층(54), 희생 층(52), 및 절연 층(74)은, 각각 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 물리 기상 증착(PVD), 플라즈마 강화 CVD(PECVD) 등을 사용하여 형성될 수 있다. 일부 실시예에서, 희생 층(52)은 약 20 nm 내지 약 80 nm 범위 내에 있는 두께(T0)를 갖도록 형성된다. 다른 두께도 허용 가능하다. 다층 스택(58)의 희생 층(52)은 모두 대략 동일한 두께를 가질 수 있거나, 또는 2 이상의 희생 층(52)이 상이한 두께를 가질 수 있다. 도 3a 및 3b는 특정 개수의 전도성 층(54) 및 희생 층(52)을 도시하지만, 다른 실시예는 상이한 개수의 전도성 층(54) 및 희생 층(52)을 포함할 수 있다.
도 4 내지 도 12는 일부 실시예에 따라 메모리 어레이(200)의 계단형 구조물을 제조하는 중간 단계의 도면이다. 도 4 내지 도 11 및 도 12는 도 1에 도시된 참조 단면 B-B’를 따라 도시된다.
도 4에서, 포토레지스트(56)는 다층 스택(58) 위에 형성된다. 위에서 논의된 바와 같이, 다층 스택(58)은 전도성 층(54)(54A, 54B, 54C, 및 54D로 표시됨)과 희생 층(52)(52A, 52B, 및 52C로 표시됨)의 교대 층을 포함 할 수 있으며, 절연 층(74)에 의해 덮혀질 수 있다. 포토레지스트(56)는 스핀-온 기술과 같은 적절한 기술을 사용하여 형성될 수 있다.
도 5에서, 포토레지스트(56)는 다층 스택(58)의 나머지 부분을 마스킹하면서 영역(60)에서 다층 스택(58)을 노출시키도록 패터닝된다. 예를 들어, 다층 스택(58)의 최상부 층(예를 들어, 절연 층(74))이 영역(60)에서 노출될 수 있다. 포토레지스트(56)는 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다.
도 6에서, 영역(60)에서 다층 스택(58)의 노출된 부분은 마스크로서 포토레지스트(56)를 사용하여 에칭된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(60)에서 전도성 층(54D) 및 희생 층(52C)의 일부를 제거하고 개구(61)를 규정할 수 있다. 절연 층(74), 전도성 층(54D), 및 희생 층(52C)은 상이한 재료 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하는데 사용되는 에천트는 다를 수 있다. 일부 실시예에서, 희생 층(52C)은 전도성 층(54D)을 에칭하는 동안에 에칭 정지 층으로서 기능하고, 전도성 층(54C)은 희생 층(52C)을 에칭하는 동안에 에칭 정지 층으로서 기능한다. 그 결과, 다층 스택(58)의 나머지 층을 제거하지 않고 절연 층(74), 전도성 층(54D), 및 희생 층(52C)의 일부가 선택적으로 제거될 수 있고, 개구(61)는 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후에 개구(61)의 에칭을 중지하기 위해 시간 제한(timed) 에칭 프로세스가 사용될 수 있다. 결과적인 구조물에서, 전도성 층(54C)은 영역(60)에서 노출된다.
도 7에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 포토레지스트는 허용가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소되고, 영역(60, 62)에서 다층 스택(58)의 일부가 노출될 수 있다. 예를 들어, 영역(60)에서 전도성 층(54C)의 상부 표면이 노출될 수 있고, 영역(62)에서 절연 층(74)의 상부 표면이 노출될 수 있다.
도 8에서, 영역(60 및 62)에서 절연 층(74), 전도성 층(54D), 희생 층(52C), 전도성 층(54C), 및 희생 층(52B)의 일부는, 포토레지스트(56)를 마스크로서 사용하여 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 습식 에칭 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장시킬 수 있다. 절연 층(74), 전도성 층(54D/54C), 및 희생 층(52C/52B)은 상이한 재료 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하는데 사용되는 에천 트는 다를 수 있다. 일부 실시예에서, 희생 층(52C)은 전도선 층(54D)을 에칭하는 동안에 에칭 정지 층으로서 기능하고; 전도성 층(54C)은 희생 층(52C)을 에칭하는 동안에 에칭 정지 층으로서 기능하고; 희생 층(52B)은 전도성 층(54C)을 에칭하는 동안에 에칭 정지 층으로서 기능하고; 전도성 층(54B)은 희생 층(52B)을 에칭하는 동안에 에칭 정지 층으로서 기능한다. 그 결과, 전도성 층(54D/54C) 및 희생 층(52C/52B)의 일부는, 다층 스택(58)의 나머지 층을 제거하지 않고 선택적으로 제거될 수 있으며, 개구(61)는 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스 동안에, 전도성 층(54) 및 희생 층(52)의 에칭되지 않은 부분은, 아래에 있는 층에 대한 마스크로서 기능하며, 그 결과 전도성 층(54D) 및 희생 층(52C)(도 7 참조)의 이전 패턴이, 아래에 있는 전도성 층(54C) 및 희생 층(52B)에 전사될 수 있다. 결과적인 구조물에서, 전도성 층(54B)은 영역(60)에서 노출되고, 전도성 층(54C)은 영역(62)에서 노출된다.
도 9에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소되고, 영역(60, 62, 및 64)에서 다층 스택(58)의 일부가 노출될 수 있다. 예를 들어, 전도성 층(54B)의 상부 표면은 영역(60)에서 노출될 수 있고; 전도성 층(54C)의 상부 표면은 영역(62)에서 노출될 수 있고; 절연 층(74)의 상부 표면은 영역(64)에서 노출될 수 있다.
도 10에서, 영역(64)에서의 절연 층(74)의 일부와 영역(60, 62, 및 64)에서의 전도성 층(54D, 54C, 및 54B)의 일부는, 포토레지스트(56)를 마스크로서 사용하여 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장시킬 수 있다. 일부 실시예에서, 희생 층(52C)은 전도성 층(54D)을 에칭하는 동안에 에칭 정지 층으로서 기능하고; 희생 층(52B)은 전도성 층(54C)을 에칭하는 동안에 에칭 정지 층으로서 기능하고; 희생 층(52A)은 전도성 층(54B)을 에칭하는 동안에 에칭 정지 층으로서 기능한다. 그 결과, 전도성 층(54D, 54C, 54B)의 일부는 다층 스택(58)의 나머지 층을 제거하지 않고 선택적으로 제거될 수 있으며, 개구(61)는 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스 동안에, 각각의 희생 층(52)은 아래에 있는 층에 대한 마스크로서 기능하고, 그 결과 희생 층(52C/52B)(도 9 참조)의 이전 패턴이 아래에 있는 전도성 층(54C/54B)으로 전사될 수 있다. 결과적인 구조물에서, 희생 층(52A)은 영역(60)에서 노출되고; 희생 층(52B)은 영역(62)에서 노출되고; 희생 층(52C)은 영역(64)에서 노출된다.
도 11에서, 포토레지스트(56)는 예를 들어 허용 가능한 애싱 또는 습식 스트립 프로세스에 의해 제거될 수 있다. 따라서, 계단형 구조물(68)이 형성된다. 계단형 구조물은 전도성 층(54)과 희생 층(52)의 교대하는 층들의 스택을 포함하고, 상부 전도성 층(예를 들어, 전도성 층(54D))은 절연 층(74)에 의해 덮여있다. 하위 전도성 층(54)은 더 넓고 상위 전도성 층(54)을 지나 측방향으로 연장되며, 각각의 전도성 층(54)의 폭은 기판(50)을 향하는 방향으로 증가한다. 예를 들어, 전도성 층(54A)은 전도성 층(54B)보다 길 수 있고; 전도성 층(54B)은 전도성 층(54C)보다 길 수 있고; 전도성 층(54C)은 전도성 층(54D)보다 길 수 있다. 결과적으로, 전도성 콘택은 후속 프로세싱 단계에서 계단형 구조물(68) 위에서 부터 각각의 전도성 층(54)까지 만들어질 수 있다.
도 12에서, 금속간 유전체 층(IMD)(70)은 다층 스택(58) 위에 퇴적된다. IMD(70)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료는 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. IMD(70)는 절연 층(74), 전도성 층(54), 및 희생 층(52)의 측벽을 따라 연장된다. 또한, IMD(70)는 각 희생 층(52)의 상부 표면과 접촉할 수 있다.
도 12에 추가로 예시된 바와 같이, 제거 프로세스는 다층 스택(58) 위의 과잉 유전체 재료를 제거하기 위해 IMD(70)에 수행될 수있다. 일부 실시예에서, 화학적 기계적 연마(CMP), 그라인딩 프로세스, 에치백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 다층 스택(58)을 노출시켜, 다층 스택(58)의 상부 표면(예를 들어, 절연 층(74)의 상부 표면) 및 IMD(70)가 평탄화 프로세스가 완료된 후 동일한 높이를 가지도록 한다.
도 13 내지 도 19b는 일부 실시예에 따른 메모리 어레이(200)의 제조에서의 중간 단계의 도면이다. 도 13 내지 19b에서, 다층 스택(58)이 형성되고, 트렌치가 다층 스택(58)에 형성되어 전도성 라인(72)을 규정한다. 전도성 라인(72)은 메모리 어레이(200)의 워드 라인에 대응할 수 있고, 전도성 라인(72)은 메모리 어레이(200)의 결과적인 트랜지스터를 위한 게이트 전극을 더 제공할 수 있다. 도 14a, 도 17a, 및 도 19a는 3차원 뷰로 도시되어 있다. 도 13, 14b, 15, 16, 17b, 18 및 19b는 도 1a에 예시된 참조 단면 C-C’를 따라 도시된다.
도 13에서, 하드 마스크(80) 및 포토레지스트(82)가 다층 스택(58) 위에 퇴적된다. 하드 마스크(80)는 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 포토레지스트(82)는 예를 들어 스핀-온 기술을 사용함으로써 형성될 수 있다.
도 14a 및 14b에서, 포토레지스트(82)는 트렌치(86)를 형성하도록 패터닝된다. 포토레지스트(82)는 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(82)는 패터닝을 위해 광에 노출될 수 있다. 노광 프로세스 후에, 포토레지스트(82)를 현상하여 네거티브 또는 포지티브 레지스트가 사용되는지의 여부에 따라 포토레지스트(82)의 노출되거나 노출되지 않은 부분을 제거하여, 트렌치(86)의 패턴을 규정할 수 있다.
도 15에서, 포토레지스트(82)의 패턴은, 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 허용 가능한 에칭 프로세스를 사용하여 하드 마스크(80)로 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치(86)는 하드 마스크(80)를 통해 연장되어 형성된다. 포토레지스트(82)는 예를 들어, 애싱 프로세스에 의해 제거될 수 있다.
도 16에서, 하드 마스크(80)의 패턴은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 하나 이상의 허용 가능한 에칭 프로세스를 사용하여 다층 스택(58)으로 전사된다. 에칭 프로세스는 이방성일 수 있다. 따라서, 다층 스택(58)을 통해 연장된 트렌치(86) 및 전도성 라인(72)(예를 들어, 워드 라인)이 전도성 층(54)으로부터 형성된다. 전도성 층(54)을 통해 트렌치(86)를 에칭함으로써, 인접한 전도성 라인(72)이 서로 분리될 수 있다. 이어서, 도 17a 및 17b에서, 하드 마스크(80)는 그 후, 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합 등과 같은 허용 가능한 프로세스에 의해 제거될 수 있다. 다층 스택(58)의 계단 형상으로 인해(예를 들어, 도 12 참조), 전도성 라인(72)은 기판(50)을 향하는 방향으로 증가하는 가변 길이를 가질 수 있다. 예를 들어, 전도성 라인(72A)은 전도성 라인(72B)보다 길 수 있고; 전도성 라인(72B)은 전도성 라인(72C)보다 길 수 있고; 전도성 라인(72C)은 전도성 라인(72D)보다 길 수 있다. 일부 실시예에서, 트렌치(86)는 약 50 nm 내지 약 100 nm의 범위 내에 있는 폭(W1)을 갖도록 형성될 수 있지만, 다른 폭도 허용 가능하다.
도 18에서, 유전체 재료(98)는 트렌치(86)의 측벽 및 바닥 표면 상에 퇴적된다. 유전체 재료(98)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 도 18에 도시된 바와 같이, 유전체 재료(98)는 트렌치(86)를 채울 수 있고, 다층 스택(58)을 덮을 수 있다.
도 19a 및 19b에서, 제거 프로세스는 다층 스택(58) 위의 과잉 유전체 재료(98)를 제거하는 것이다. 일부 실시예에서, 화학적 기계적 연마(CMP), 그라인딩 프로세스, 에치백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는, 다층 스택(58)의 상부 표면(예를 들어, 절연 층(74)의 상부 표면)이 평탄화 프로세스가 완료된 후에 동일한 높이를 가지도록 다층 스택(58)을 노출시킬 수 있다. 도 19a는 3차원 뷰를 예시하고 도 19b는 도 1a에 도시된 기준 단면 C-C’를 통한 단면 뷰를 예시한다.
도 20a, 20b 및 20c에서, 트렌치(88)는 유전체 재료(98)를 통해 패터닝된다. 도 20a는 3차원 뷰로 도시되어 있다. 도 20b는 평면도로 도시되어 있다. 도 20c는 도 1a의 참조 단면 C-C’를 따른 단면도로 도시되어 있다. 트렌치(88)는 다층 스택(58)의 대향 측벽들 사이에 배치될 수 있고, 트랜지스터의 일부가 후속적으로 형성되는 영역을 규정할 수 있다. 트렌치(88)의 패터닝은 일부 실시예에서 포토리소그래피 및 에칭의 조합을 통해 수행될 수 있다. 예를 들어, 포토레지스트는 다층 스택(58) 위에 퇴적될 수 있다. 포토레지스트는 예를 들어 스핀-온 기술과 같은 적절한 기술을 사용함으로써 형성될 수 있다. 그 후, 포토레지스트는 유전체 재료(98)의 영역을 노출시키는 개구를 규정하기 위해 패터닝된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트는 패터닝을 위해 광에 노출될 수 있으며, 노광 프로세스 후에, 포토레지스트를 현상하여 네거티브 또는 포지티브 레지스트가 사용되는지의 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하여, 개구의 패턴을 규정할 수 있다.
개구에 의해 노출된 유전체 재료(98)의 일부는 에칭에 의해 제거되어, 유전체 재료(98)에 트렌치(88)를 형성할 수 있다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 일부 실시예에서, 트렌치(88)는 약 80nm 내지 약 150nm 범위 내에 있는 길이 L1을 가질 수 있지만, 다른 치수도 허용 가능하다. 일부 실시예에서, 트렌치(88)는 약 30 nm 내지 약 120 nm 범위 내에 있는 거리 L2만큼 분리되지만, 다른 거리도 허용 가능하다. 일부 실시예에서, 트렌치(88)는 약 1000 nm 내지 약 2000 nm 범위 내에 있는 깊이를 가질 수 있지만, 다른 깊이도 허용 가능하다. 트렌치(88)가 패터닝된 후, 포토레지스트는 예를 들어 애싱에 의해 제거될 수 있다. 일부 경우에, 평면도에서의 트렌치(88)의 형상은 도 20b에 도시된 바와 같이, 직사각형일 수 있거나, 둥근 직사각형 형상이거나 타원형 또는 원형 형상과 같은 둥근 형상일 수 있다.
도 21에서, 메모리 막(90)은 트렌치(88)에 컨포멀하게 퇴적된다. 메모리 막(90)은 메모리 막(90)에 걸쳐 적절한 전압 차를 인가함으로써 2개의 상이한 분극 방향 사이에서 스위칭할 수 있는 재료와 같이, 비트를 저장할 수 있는 재료를 포함할 수 있다. 예를 들어, 메모리 막(90)의 분극은 전압 차를 인가함으로써 발생하는 전기장으로 인해 변할 수 있다. 일부 실시예에서, 메모리 막(90)은 하프늄(Hf) 기반 유전체 재료 등과 같은 하이-k 유전체 재료를 포함한다. 일부 실시예에서, 메모리 막(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전성 재료를 포함한다. 다른 실시예에서, 메모리 막(90)은 2개의 SiOx 층(예를 들어, ONO 구조물) 사이에 SiNx 층을 포함하는 다층 구조물일 수 있다. 또 다른 실시예에서, 메모리 막(90)은 상이한 강유전성 재료 또는 상이한 유형의 메모리 재료를 포함한다. 메모리 막(90)은 트렌치(88)의 측벽 및 바닥 표면을 따라 연장되도록 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 일부 실시예에서, 메모리 막(90)이 퇴적된 후, 어닐링 단계가 수행될 수 있다. 일부 실시예에서, 메모리 막(90)은 약 5 nm 내지 약 15 nm 범위 내에 있는 두께로 퇴적될 수 있지만, 다른 두께도 허용 가능하다.
도 22에서, OS 층(92)은 메모리 막(90) 위의 트렌치(88)에 컨포멀하게 퇴적된다. OS 층(92)은 트랜지스터(예를 들어, 트랜지스터(204), 도 1a 참조)를 위한 채널 영역을 제공하기에 적합한 재료를 포함한다. 일부 실시예에서, OS 층(92)은 InxGayZnzMO와 같은 인듐 함유 재료를 포함하며, 여기서 M은 Ti, Al, Sn, W 등일 수 있다. X, Y, 및 Z는 각각 0과 1 사이의 임의의 값일 수 있다. 예를 들어, OS 층(92)은 인듐 갈륨 아연 산화물, 인듐 티타늄 산화물, 인듐 텅스텐 산화물, 인듐 산화물 등, 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 이들 예와 상이한 반도체 재료가 OS 층(92)에 사용될 수 있다. OS 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. OS 층(92)은 트렌치(88) 내의 메모리 막(90)의 측벽 및 바닥 표면을 따라 연장될 수 있다. 일부 실시예에서, OS 층(92)이 퇴적된 후, 산소 관련 대기에서 어닐링 단계(예를 들어, 약 300 ℃ 내지 약 450 ℃의 온도 범위에서)가 수행되어 OS 층(92)의 전하 캐리어를 활성화시킬 수 있다. 일부 실시예에서, OS 층(92)은 약 1 nm 내지 약 15 nm 범위 내에 있는 두께로 퇴적될 수 있지만, 다른 두께도 허용 가능하다.
도 23a, 23b 및 23c에서, 일부 실시예에 따라 유전체 재료(102)가 OS 층(92) 위에 퇴적되고 트렌치(88)를 채운다. 도 23c는 도 23b의 라인 C-C’의 단면도를 도시한다. 유전체 재료(102)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등, 또는 이들의 조합을 포함할 수 있다. 유전체 재료(102)의 재료는 유전체 재료(98)의 재료와 동일하거나 이와 상이할 수 있다. 유전체 재료(102)는 CVD, PVD, ALD, PECVD 등과 같은 적절한 기술을 사용하여 퇴적될 수 있다. 유전체 재료(102)는 트렌치(88) 내의 OS 층(92)의 측벽 및 바닥 표면을 따라 연장될 수 있다. 퇴적 후에, 평탄화 프로세스(예를 들어, CMP, 에치백 등)가 수행되어 유전체 재료(102)의 과잉 부분을 제거할 수 있다. 결과적인 구조물에서, 다층 스택(58), 메모리 막(90), OS 층(92), 및 유전체 재료(102)의 상부 표면은, 실질적으로 동일한 높이를 가질 수 있다.
도 24a 내지 25c는 메모리 어레이(200)에서의 전도성 라인(106 및 108)(예를 들어, 소스 라인 및 비트 라인)을 제조하는 중간 단계를 도시한다. 전도성 라인(106 및 108)은 메모리 어레이(200)의 개별 셀이 판독 및 기록 동작을 위해 선택될 수 있도록 전도성 라인(72)에 수직인 방향을 따라 연장될 수 있다. 도 24a 및 25a는 3차원 뷰를 도시한다. 도 24b 및 25b는 평면도를 도시한다. 도 24c 및 25c는 도 1a 및 예를 들어 도 25b에 도시된 기준 단면 C-C’를 따른 단면도를 도시한다.
도 24a, 24b 및 24c에서, 일부 실시예에 따라, 트렌치(120)는 유전체 재료(102)에서 패터닝된다. 트렌치(120)는 포토리소그래피 및 에칭의 조합을 사용하여 유전체 재료(102)를 패터닝함으로써 패터닝된다. 예를 들어, 포토레지스트는 다층 스택(58), 유전체 재료(98), OS 층(92), 메모리 막(90), 및 유전체 재료(102) 위에 퇴적될 수 있다. 포토레지스트는 예를 들어 스핀-온 기술을 사용함으로써 형성될 수 있다. 포토레지스트는 개구를 규정하기 위해 패터닝된다. 각각의 개구는 유전체 재료(102)의 대응하는 영역과 중첩될 수 있다. 개구는 유전체 재료(102)와 완전히 중첩되지 않으며, 개구가 중첩되지 않는 유전체 재료(102)의 일부는, 인접한 전도성 라인(106)과 전도성 라인(108) 사이의 격리 영역을 규정한다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트는 패터닝을 위해 광에 노출된다. 노광 프로세스 후에, 포토레지스트를 현상하여 네거티브 또는 포지티브 레지스트가 사용되는지의 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하여, 개구를 규정할 수 있다.
개구에 의해 노출된 유전체 재료(102)의 일부는 에칭에 의해 제거되어, 트렌치(120)를 형성할 수 있다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 이러한 방식으로, 트렌치(120)는 전도성 라인(106) 및 전도성 라인(108)이 형성되는 영역의 패턴을 규정할 수 있다. 도 24c는 트렌치(120)를 형성한 후에 OS 층(92)이 메모리 막(90) 위에 남아있는 실시예를 도시한다. 다른 실시예에서, 에칭은 메모리 막(90)을 노출시킬 수 있는 OS 층(92)의 측벽 부분 및/또는 바닥 부분을 제거할 수 있다. 트렌치(120)가 패터닝된 후, 포토레지스트는 예를 들어, 애싱에 의해 제거될 수 있다. 일부 경우에, 평면도에서의 트렌치(120)의 형상은, 도 24b에 도시된 바와 같이 직사각형일 수 있거나, 둥근 직사각형 형상이거나 타원형 또는 원형 형상과 같은 둥근 형상일 수 있다.
도 25a, 25b 및 25c에서, 트렌치(120)는 일부 실시예에 따라 전도성 라인(106) 및 전도성 라인(108)을 형성하는 전도성 재료로 채워진다. 전도성 재료는 구리, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 몰리브덴, 이들의 조합 등과 같은 하나 이상의 재료를 포함할 수 있으며, 이들은 각각 예를 들어 CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수 있다. 전도성 재료가 퇴적된 후, 전도성 재료의 과잉 부분을 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 결과적인 구조물에서, 다층 스택(58), 메모리 막(90), OS 층(92), 절연 층(74), 및 전도성 라인(106/108)의 상부 표면은, 실질적으로 동일한 높이를 가질 수 있다(예를 들어, 프로세스 변동 내에서 동일 평면에 있음).
전도성 라인(106)은 메모리 어레이의 비트 라인에 대응할 수 있고, 전도성 라인(108)은 메모리 어레이(200)의 소스 라인에 대응할 수 있다. 도 25c는 전도성 라인(108)만을 보여주는 단면도를 도시하지만, 전도성 라인(106)의 단면도는 유사할 수 있다. 인접한 전도성 라인(106) 및 전도성 라인(108)은 유전체 재료(102)로부터 형성된 격리 영역에 의해 분리된다.
이러한 방식으로, 적층된 트랜지스터(204)가 메모리 어레이(200)에 형성될 수 있다. 각각의 트랜지스터(204)는 게이트 전극(예를 들어, 대응하는 전도성 라인(72)의 일부), 게이트 유전체(예를 들어, 대응하는 메모리 막(90)의 일부), 채널 영역(예를 들어, 대응하는 OS 층(92)의 일부), 및 소스 및 드레인 전극(예를 들어, 대응하는 전도성 라인(106 및 108)의 일부)을 포함한다. 유전체 재료(102)는 동일한 열 및 동일한 수직 레벨에서 인접한 트랜지스터(204)를 격리시킨다. 트랜지스터(204)는 수직으로 적층된 행 및 열의 어레이로 배치될 수 있다.
도 26a 내지 도 30은 일부 실시예에 따라 전도성 라인(72) 사이에 에어 갭(132)을 제조하는 중간 단계를 도시한다. 에어 갭(132)은 아래에서 더 상세히 설명되는 희생 층(52)을 제거함으로써 수직으로 인접한 전도성 라인(72) 사이에 형성된다. 희생 층(52)을 에어 갭(132)으로 대체함으로써, 전도성 라인(72) 사이의 커패시턴스는 감소될 수 있으며, 이는 특히 더 높은 동작 주파수에서 트랜지스터의 속도 및 성능을 향상시킬 수 있다. 도 26 내지 30에 설명된 프로세스에서, 동일한 프로세스 단계를 사용하여 복수의 에어 갭(132)이 형성된다. 다른 실시예에서, 에어 갭(132)은 각각의 에어 갭(132)을 형성하기 위해 유사한 프로세스 단계를 반복함으로써 순차적으로 형성될 수 있다.
도 26a-b에서, 트렌치(130)는 희생 층(52)을 노출하도록 형성된다. 트렌치(130)는 희생 층(52)의 제거, 밀봉부(140)(도 28 참조)의 형성, 및 콘택(110)의 형성을 허용한다. 일부 실시예에서, 트렌치(130)는 도 26a에 도시된 바와 같이, 아래에 놓인 전도성 라인(72)을 노출시키기 위해 희생 층(52)을 통해 연장될 수 있다. 다른 실시예에서, 트렌치(130)는 전도성 라인(72)을 노출시키지 않고 희생 층(52)을 노출시킬 수 있다. 예를 들어, 트렌치(130)는 도 26b에 도시된 바와 같이, 희생 층(52)의 상부 표면을 노출시킬 수 있다. 트렌치(130)는 도 26a-b에 도시된 바와 같이 각각의 희생 층(52)의 하나의 영역을 노출하도록 형성될 수 있거나, 희생 층(52)의 복수의 영역이 복수의 트렌치(130)에 의해 노출될 수 있다. 각각의 희생 층(52)의 양 단부에 형성되는 트렌치(130)의 예가 도 33에서 아래에 도시되어 있다.
트렌치(130)는 포토리소그래피 및 에칭의 조합을 사용하여 IMD(70)의 개구를 패터닝함으로써 형성될 수 있다. 예로서, 포토레지스트는 다층 스택(58) 및 IMD(70) 위에 퇴적될 수 있다. 포토레지스트는 예를 들어 스핀-온 기술을 사용함으로써 형성될 수 있다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 패터닝되어 개구를 규정한다. 예를 들어, 포토레지스트는 패터닝을 위해 광에 노출될 수 있다. 노광 프로세스 후에, 포토레지스트를 현상하고 네거티브 또는 포지티브 레지스트가 사용되는지의 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하여, 개구를 규정할 수 있다.
개구에 의해 노출된 IMD(70)의 일부는 에칭에 의해 제거되어, 트렌치(130)를 형성할 수 있다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 일부 실시예에서, IMD(70)의 개구는 도 26a에 도시된 바와 같이, 전도성 라인(72)을 노출시키는 트렌치(130)를 형성하도록 희생 층(52)을 통해 연장될 수 있다. 이들 실시예에서, IMD(70) 및 희생 층(52)은 동일한 에칭 단계 또는 상이한 에칭 단계를 사용하여 에칭될 수 있다. 예를 들어, IMD(70)는 제1 에칭 프로세스를 이용하여 에칭될 수 있고, 희생 층(52)은 제1 에칭 프로세스와 상이한 제2 에칭 프로세스를 이용하여 에칭될 수 있다. 일부 실시예에서, 제2 에칭 프로세스는 또한 희생 층(52)을 제거하여 이하에서 더 상세히 설명되는 에어 갭(132)을 형성할 수 있다. 일부 실시예에서, 제2 에칭 프로세스는 희생 층(52)을 선택적으로 에칭할 수 있다. 트렌치(130)가 패터닝된 후, 포토레지스트는 예를 들어, 애싱에 의해 제거될 수 있다.
도 27에서, 희생 층(52)은 일부 실시예에 따라 전도성 라인(54) 사이에 에어 갭(132)을 형성하는 에칭 프로세스를 사용하여 제거된다. 일부 실시예에서, 희생 층(52)을 제거하는 에칭 프로세스는, 전술 한 바와 같이 트렌치(130)의 형성의 일부로서 수행될 수 있다. 다시 말해서, 희생 층(52)을 제거하는 에칭 프로세스는 트렌치(130)의 형성 동안에 또는 트렌치(130)의 형성 후에 수행될 수 있다. 희생 층(52)을 제거하는 에칭 프로세스는 트렌치(130)를 패터닝하는데 사용되는 포토레지스트의 제거 전 또는 후에 수행될 수 있다. 일부 실시예에서, 에어 갭(132)은 약 20 nm 내지 약 80 nm 범위 내에 있는 높이(H0)를 갖도록 형성된다. 다른 높이도 허용 가능하다. 에어 갭(132)의 높이(H0)는, 대응하는 희생 층(52)의 두께(T0)와 거의 동일할 수 있다. 일부 실시예에서, 에어 갭(132)의 높이는, 그 길이를 따라 변하며, 이는 도 35에 대해 아래에 더 상세히 설명된다. 에어 갭(132)은 모두 대략 동일한 높이를 가질 수 있거나, 2 이상의 에어 갭(132)은 상이한 높이를 가질 수 있다.
희생 층(52)을 제거하는 에칭 프로세스는, 하나 이상의 건식 에칭 프로세스 및/또는 하나 이상의 습식 에칭 프로세스를 포함할 수 있다. 트렌치(130)는 에칭 프로세스의 에천트(예를 들어, 프로세스 가스, 플라즈마, 습식 에천트 등)로 하여금 희생 층(52)의 노출된 표면에 도달하게 하고 에칭할 수 있게 한다. 일부 실시예에서, 플라즈마 에칭 프로세스는 O2, CF4, CHF3, C4F8, BCl3, CCl4, Cl2, SF6, HBr, H2, 이들의 조합 등과 같은 프로세스 가스를 사용한다. 다른 프로세스 가스도 허용 가능하다. 일부 실시예에서, 프로세스 가스는 약 5 sccm 내지 약 50 sccm 범위의 속도로 흐른다. 일부 실시예에서, 플라즈마 에칭 프로세스는 약 200 ℃ 내지 약 450 ℃ 범위의 프로세스 온도 및 약 0.1 mTorr 내지 약 100 mTorr 범위의 프로세스 압력에서 수행된다. 일부 실시예에서, 플라즈마 에칭 프로세스는 약 50W 내지 약 500W 범위의 플라즈마 전력을 사용하여 수행되고, 약 50W 내지 약 500W 범위의 바이어스 전력을 사용하여 수행된다. 다른 건식 에칭 프로세스 또는 프로세스 파라미터가 허용 가능하다.
일부 실시예에서, 습식 에칭 프로세스는 희석된 불화수소산(dHF); 수산화 칼륨(KOH) 용액; 암모니아(NH4OH); HF, 질산(HNO3) 및/또는 아세트산(CH3COOH)을 포함하는 용액; 이들의 조합 등과 같은 에천트를 포함한다. 다른 에천트도 허용 가능하다. 습식 에칭 프로세스는 일정 시간(예를 들어, 1 시간 미만 등) 동안 에천트에 침지시키는 것과 같은 적절한 방식으로 수행될 수 있다. 다른 습식 에칭 프로세스도 허용 가능하다. 일부 실시예에서, 희생 층(52)은 건식 에칭 프로세스를 수행한 다음 습식 에칭 프로세스를 수행함으로써 제거된다. 일부 실시예에서, 습식 세정 프로세스는 희생 층(52)을 제거한 후에 수행된다.
도 28에서, 일부 실시예에 따라, 에어 갭(132)은 밀봉 재료(134)로 적어도 부분적으로 채워진다. 밀봉 재료(134)는 에어 갭(132) 내로 부분적으로 연장되도록 퇴적되어, 에어 갭(132)을 밀봉한다. 이러한 방식으로 에어 갭(132)을 밀봉하는 것은, 후속 프로세싱 단계 동안에 에어 갭(132)이 채워지는 것을 방지하고 추가적인 구조적 지지를 제공한다. 추가로, 에어 갭(132)을 밀봉하는 것은, 후술하는 바와 같이 후속적으로 형성된 콘택(110)으로부터 에어 갭(132)을 격리시킨다. 도 28은 트렌치(130)를 부분적으로 채우는 밀봉 재료(134)를 도시하지만, 다른 실시예에서 밀봉 재료(134)는 트렌치(130)를 완전히 채운다. 일부 실시예에서, 밀봉 재료(134)는 에어 갭(132)을 밀봉하기에 충분한 두께로 퇴적되지만 트렌치(130)를 채우지는 않는다. 일부 경우에, 밀봉 재료(134)는 도 28에 도시된 바와 같이, 트렌치(130)를 채우지 않고 트렌치(130)의 측벽에 존재할 수 있다. 밀봉 재료(134)는 트렌치(130)의 측벽 및 바닥 표면을 따라 연장될 수 있다. 밀봉 재료는 IMD(70)의 표면 상에서 및/또는 희생 층(52)의 제거에 의해 노출된 전도성 라인(72)의 표면 상에서 연장될 수 있다. 에어 갭(132) 및 트렌치(130) 내에 퇴적된 밀봉 재료(134)의 상대적 두께 또는 양은 도 28에 도시된 것과 상이할 수 있으며, 그 변형은 본 개시 내용의 범위 내에서 고려된다. 에어 갭(132) 내로 연장되는 밀봉 재료(134)의 일부는, 도 28에 도시된 바와 같이 실질적으로 편평한 측벽을 가질 수 있고, 오목한 측벽을 가질 수 있거나, 또는 도 33에 대해 도시되고 아래에 설명되는 바와 같이 볼록한 측벽을 가질 수 있다. 일부 경우에, 밀봉 재료(134)는 공극(void)(도면에 도시되지 않음)을 포함할 수 있다.
밀봉 재료(134)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등, 또는 이들의 조합을 포함할 수 있다. 밀봉 재료(134)의 재료는 IMD(70)의 재료와 동일하거나 이와 상이할 수 있다. 밀봉 재료(134)는 CVD, PVD, ALD, PECVD 등과 같은 적절한 기술을 사용하여 퇴적될 수 있다. 예를 들어, 일부 실시예에서, 밀봉 재료(134)는 PECVD 프로세스를 사용하여 퇴적된 실리콘 산화물일 수 있다. 전구체에 대하여, PECVD 프로세스는 예를 들어 디클로로실란, 실란, 산소, 이들의 조합 등을 사용할 수 있다. 일부 실시예에서, PECVD 프로세스의 전구체는, 약 5 sccm 내지 약 50 sccm 범위의 속도로 유동된다. 일부 실시예에서, PECVD 프로세스는 약 150 ℃ 내지 약 350 ℃ 범위의 프로세스 온도 및 약 0.1 mTorr 내지 약 100 mTorr 범위의 프로세스 압력에서 수행된다. 일부 실시예에서, PECVD 프로세스는 약 5W 내지 약 500W 범위의 플라즈마 전력을 사용하여 수행된다. 이는 예이며, 다른 프로세스 파라미터, 재료, 재료의 조합, 또는 퇴적 프로세스가 허용 가능하다.
도 29에서, 일부 실시예에 따라, 밀봉 재료(134)의 과잉 부분을 제거하고 밀봉부(140)를 형성하기 위해 에칭 프로세스가 수행된다. 밀봉부(140)는 에칭 프로세스를 수행한 후에 남아있는 밀봉 재료(134)의 일부를 포함한다. 에칭 프로세스는 예를 들어 트렌치(130)의 측벽 및/또는 바닥 표면으로부터 밀봉 재료(134)의 일부를 제거할 수 있다. 일부 실시예에서, 에칭 프로세스는 아래에 있는 전도성 라인(72)이 노출되도록 밀봉 재료(134)의 일부를 제거한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 에칭 프로세스는 이방성 건식 에칭 프로세스를 포함할 수 있다. 일부 실시예에서, 에칭 프로세스는 트렌치(130)를 에칭하거나 희생 층(52)을 제거하기 위해 앞서 설명된 에칭 프로세스와 유사한 프로세스를 포함할 수 있지만, 또 다른 에칭 프로세스가 다른 실시예에서 사용될 수 있다.
일부 실시예에서, 밀봉부(140)은 약 500 nm 내지 약 1000 nm 범위 내에 있는 총 길이(L3)를 가질 수 있다. 일부 실시예에서, 에어 갭(132)의 길이(L3)는, 위에 놓인 전도성 라인(72)의 길이의 약 5% 내지 약 80%일 수 있거나, 아래에 놓인 전도성 라인(72)의 길이의 약 5% 내지 약 80%일 수 있다. 일부 실시예에서, 밀봉부(140)의 길이(L3)는 대응하는 제거된 희생 층(52) 길이의 약 5% 내지 약 80%일 수 있다. 일부 실시예에서, 밀봉부(140)는 약 250 nm 내지 약 500 nm 범위 내에 있는 거리(L4)만큼 위에 놓인 전도성 라인(72) 아래로 돌출될 수 있다. 다른 길이가 허용 가능하다.
일부 실시예에서, 밀봉부(140)을 형성한 후, 에어 갭(132)은 약 30 ㎛ 내지 약 100 ㎛ 범위 내에 있는 길이(L5)를 가질 수 있다. 다른 길이가 허용 가능하다. 일부 실시예에서, 에어 갭(132)의 길이(L5)는 위에 놓인 전도성 라인(72)의 길이의 약 20% 내지 약 90%일 수 있거나, 아래에 놓인 전도성 라인(72)의 길이의 약 20% 내지 약 90%일 수 있다. 일부 실시예에서, 에어 갭(132)의 체적(volume)은 위에 놓인 전도성 라인(72)의 체적의 약 20% 내지 약 90%일 수 있거나, 아래에 놓인 전도성 라인(72)의 체적의 약 20% 내지 약 90%일 수 있다. 일부 실시예에서, 에어 갭(132)의 길이(L5)는 대응하는 제거된 희생 층(52)의 길이의 약 20% 내지 약 90%일 수 있다.
일부 실시예에서, 상이한 밀봉부(140)는 동일한 길이(L3 또는 L4)를 가질 수 있거나, 상이한 길이(L3 또는 L4)를 가질 수 있다. 상대적으로 더 짧은 길이(L3 또는 L4)를 갖는 밀봉부(140)를 형성하는 것은, 상대적으로 더 긴 길이(L5)를 갖는 에어 갭(132)을 허용할 수 있다. 일부 실시예에서, 밀봉부(140)의 길이(L3 또는 L4)는 밀봉 재료(134)를 퇴적하는데 사용되는 프로세스의 파라미터를 제어함으로써 제어될 수 있다. 일부 경우에, 더 긴 에어 갭(132)을 형성하는 것은, 전도성 라인(72) 사이의 더 감소된 기생 커패시턴스를 허용할 수 있고, 이에 의해 디바이스 성능을 개선할 수 있다.
도 30에서, 일부 실시예에 따라, 콘택(110)이 트렌치(130)에 형성된다. 일부 실시예에서, 전도성 라인(72)의 계단 형상은, 콘택(110)이 전기적으로 접촉할 수 있도록 전도성 라인(72)의 각각에 표면을 제공할 수 있다. 일부 실시예에서, 확산 장벽 층, 접착 층 등과 같은 라이너(미도시) 및 전도성 재료가 콘택(110)을 형성하기 위해 트렌치(130) 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 이들의 조합 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 이들의 조합 등을 포함할 수 있다. IMD(70) 및 다층 스택(58)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 트렌치(130) 내의 나머지 라이너 및 전도성 재료는 콘택(110)을 형성한다.
도 31a, 31b, 31c 및 31d로 돌아가면, 콘택(110)은 전도성 라인(106) 및 전도성 라인(108) 상에 또한 형성될 수 있다. 도 31a는 메모리 어레이(200)의 사시도를 도시하고; 도 31b는 메모리 어레이(200)의 평면도를 도시하고; 도 31c는 도 31a의 라인 31C-31C’만을 기준으로 디바이스 및 아래에 있는 기판의 단면도를 도시하고; 도 31d는 도 1a의 기준 단면 B-B’를 따른 디바이스의 단면도를 도시한다.
도 31a의 사시도에 의해 예시된 바와 같이, 전도성 콘택(112 및 114)은 또한 전도성 라인(106) 및 전도성 라인(108)에 각각 만들어질 수 있다. 전도성 콘택(110, 112, 및 114)은 각각 전도성 라인(116A, 116B, 및 116C)에 전기적으로 연결될 수 있으며, 이는 메모리 어레이를 아래에 있는/위에 있는 회로(예를 들어, 제어 회로) 및/또는 반도체 다이의 신호 라인, 전력 라인, 및 접지 라인에 연결한다. 예를 들어, 전도성 비아(118)는, 도 31c에 도시된 바와 같이, IMD(70)를 통해 연장되어 전도성 라인(116C)을, 기판(50) 상의 상호연결 구조물(220)의 아래에 있는 회로 및 능동 디바이스에 전기적으로 연결될 수 있다. 다른 전도성 비아가 IMD(70)를 통해 형성되어, 전도성 라인(116A 및 116B)을 상호연결 구조물(220)의 아래에 있는 회로에 전기적으로 연결할 수 있다. 대안적인 실시예에서, 메모리 어레이로의 라우팅 및/또는 전력 라인은 상호연결 구조물(220)에 추가하여 또는 그 대신에 메모리 어레이(200) 위에 형성된 상호연결 구조물에 의해 제공될 수 있다. 따라서, 메모리 어레이(200)가 완성될 수 있다.
도 2 내지 도 31b의 실시예는 전도성 라인(106 및 108)에 대한 특정 패턴을 예시하지만, 다른 구성도 허용 가능하다. 예를 들어, 이러한 실시예에서, 전도성 라인(106/108)은 엇갈린(staggered) 패턴을 갖는다. 일부 실시예에서, 어레이의 동일한 행에 있는 전도성 라인(106/108)은 모두 서로 정렬된다.
도 32는 일부 실시예에 따른 메모리 어레이(200)의 제조에서의 중간 단계의 단면도를 도시한다. 도 32에 도시된 구조물은 에어 갭(132) 내로 돌출된 밀봉부(140)의 측벽이 실질적으로 평평한 형상 대신에 실질적으로 볼록한 형상을 갖는 것을 제외하고는 도 30에 도시된 구조물과 유사하다. 일부 경우에, 퇴적 동안에 밀봉 재료(134)를 형성하는 하나 이상의 전구체는, 유전체 표면보다 금속 표면에 부착 될 가능성이 적다. 예를 들어, 전구체는 IMD(70)의 산화물 재료보다 전도성 라인(72)의 금속 재료에 덜 부착될 수 있다. 이것은 전도성 라인(72) 상에 밀봉 재료(134)의 퇴적을 둔화시키거나 지연시킬 수 있으며, 이는 밀봉 재료(134)가 에어 갭(132) 내에 형성될 때 밀봉 재료(134)가 볼록한 측벽을 형성하게 할 수 있다. 일단 에어 갭(132)이 밀봉 재료(134)에 의해 완전히 밀봉되면, 더 이상의 전구체가 에어 갭(132)에 들어갈 수 없고, 밀봉 재료(134)의 볼록한 측벽이 남겨진다. 일부 경우에, 설명된 바와 같이 전도성 라인(72) 상의 밀봉 재료(134)의 둔화된 또는 지연된 퇴적은 밀봉 재료(134)가 에어 갭(132) 내로 연장되는 거리를 제한할 수 있다. 이러한 방식으로 밀봉부(140)의 에어 갭(132) 내로의 돌출을 제한하거나 감소시킴으로써, 에어 갭(132)은 상대적으로 긴 길이(L5)를 갖도록 형성될 수 있으며, 이는 전도성 라인(72) 사이의 기생 커패시턴스를 감소시킬 수 있다.
도 33은 일부 실시예에 따른 메모리 어레이(200)의 제조에서의 중간 단계의 단면도를 도시한다. 도 33에 도시된 구조물은, 밀봉부(140)가 각 에어 갭(132)의 양 단부에 형성된다는 것을 제외하면, 도 30에 도시된 구조물과 유사하다. 다른 실시예에서, 밀봉부(140) 및/또는 콘택(110)은 다른 구성으로 형성될 수 있다. 예를 들어, 밀봉부(140)는 전도성 라인(72)의 일 단부에 형성될 수 있지만, 콘택(110)은 그 전도성 라인(72)의 양 단부에 형성될 수 있다. 다른 예로서, 밀봉부(140)는 전도성 라인(72)의 일 단부에 형성될 수 있지만, 콘택(110)은 전도성 라인(72)의 대향 단부에 형성될 수 있다. 다른 구성이 허용 가능하며, 본 개시 내용의 범위 내에서 고려된다.
도 34는 일부 실시 예에 따른 메모리 어레이(200)의 제조에서의 중간 단계의 단면도를 도시한다. 도 34에 도시된 구조물은 전도성 라인(72)이 곡선 형상을 갖는 것을 제외하고는 도 33에 도시된 구조물과 유사하다. 일부 경우에, 전도성 라인(72)은, 희생 층(74)이 제거되어 에어 갭(132)을 형성한 후에 휘거나, 구부러지거나, 늘어질(sag) 수 있다. 전도성 라인(72)은 도 34에 도시된 것보다 크거나 작은 곡률을 가질 수 있고/있거나 상이한 전도성 라인(72)은 상이한 곡률을 가질 수 있다. 일부 실시예에서, 전도성 라인(72)은 약 30 ㎛ 내지 약 100 ㎛ 사이의 범위 내에 있는 수직 거리를 늘어뜨릴 수 있지만, 다른 거리도 허용 가능하다. 일부 실시예에서, 늘어짐(sagging)으로 인해, 그 에어 갭(132)의 중심 근처에 있는 에어 갭(132)의 높이는, 그 에어 갭(132)의 단부 근처에 있는 에어 갭(132)의 높이보다 클 수 있다. 예를 들어, 다층 스택(58)의 최상부 에어 갭(132)의 중심 근처의 높이(H1)는, 그 최상부 에어 갭(132)의 단부 근처의 높이(H2)보다 클 수 있다. 다른 실시예에서, 높이(H1)는 높이(H2)와 거의 동일할 수 있다. 일부 실시예에서, 그 에어 갭(132)의 중심 근처에 있는 에어 갭(132)의 높이(H3)는, 그 에어 갭(132)의 단부 근처에 있는 에어 갭(132)의 높이(H4)보다 더 크거나, 더 작거나, 또는 대략 동일할 수 있다. 일부 실시예에서, 다층 스택(58)의 최상부 에어 갭(132) 아래의 하나 이상의 에어 갭(132)은, 최상부 에어 갭(132)의 높이(H1)보다 더 작은 높이(예를 들어, 도 34에 도시된 높이 H3 또는 H5)를 가질 수 있다. 다른 실시예에서, 상이한 에어 갭(132)의 높이는 유사할 수 있거나, 제1 에어 갭(132)의 높이는 그 위의 제2 에어 갭(132)의 높이보다 클 수 있다. 일부 실시예에서, 다층 스택(58)의 최상부 에어 갭(132)은 그 다층 스택(58)에서 에어 갭(132)의 가장 큰 높이(예를 들어, 도 34의 높이 H1)를 가질 수 있고/있거나 다층 스택(58)의 최하부 에어 갭(132)은 그 다층 스택(58)에서 에어 갭(132)의 가장 작은 높이(예를 들어, 도 34에서 높이 H5)를 가질 수 있다. 다층 스택(58) 내의 에어 갭(132)의 높이는, 여기에 설명된 것과 다른 조합에서 유사하거나 상이할 수 있으며, 이러한 모든 조합은 본 개시 내용의 범위 내에서 고려된다.
도 35a-c는 일부 실시예에 따라 상이한 형상을 갖는 트랜지스터(204)의 평면도를 도시한다. 도 35a-c는 유전체 재료(102), 메모리 막(90), OS 층(92), 전도성 라인(106/108), 및 유전체 재료(98)가 도 25b에서의 것과 상이한 형상을 갖는다는 점을 제외하고는, 각각 도 25b에서의 평면도와 유사한 평면도의 확대된 부분을 도시한다. 도 35a-c에 도시된 실시예는 본 명세서에 설명된 다른 실시예에 부분적으로 또는 전체적으로 통합될 수 있다. 도 35a-c에 도시된 구조물은 예이며, 다른 구조물도 허용 가능하다.
도 35a에서, 메모리 막(90), OS 층(92), 및 전도성 라인(106/108)은, 원형, 타원형, 또는 일반적으로 둥근 측방 단면을 갖는 형상과 같은 둥근 형상을 갖도록 형성된다. 일부 실시예에서, 도 35a에 도시된 구조물은 트렌치(88)가 둥근 형상을 갖도록 유전체 재료(98)에서 트렌치(88)(도 20a-c 참조)를 에칭함으로써 형성될 수 있다. 트렌치(88)는 예를 들어, 트렌치(88)를 패터닝하는데 사용되는 포토레지스트에 둥근 형상을 갖는 개구를 패터닝함으로써 둥근 형상을 갖도록 형성될 수 있다. 따라서, 트렌치(88)(도 21-22 참조)에 퇴적된 메모리 막(90) 및 OS 층(92)은 대응하는 둥근 형상을 갖는다. 유전체 재료(102)(도 23a-c 참조)를 퇴적한 후, 트렌치(120)(도 24a-c 참조)는 둥근 형상을 갖는 유전체 재료(102)에 형성될 수 있다. 따라서, 트렌치(120)에 퇴적된 전도성 재료(104)는 유사한 둥근 형상을 갖는 전도성 라인(106/108)을 형성한다.
도 35b에서, 전도성 라인(106/108)은 둥근 형상을 갖도록 형성되고, 메모리 막(90)은 유전체 재료(98)의 측벽에 걸쳐 연장되도록 형성되지 않는다. 일부 실시예에서, 도 35b에 도시된 구조물은 트렌치(88)(도 21 참조) 내에 메모리 막(90)을 퇴적하기 위해 선택적 퇴적 프로세스를 사용함으로써 형성될 수 있다. 예를 들어, 퇴적 프로세스의 전구체는, 메모리 필름(90)이 유전체 재료(98)의 표면 이외의 표면 상에 선택적으로 퇴적되도록 선택되거나 제어될 수 있다. 유전체 재료(98)의 재료는 이러한 퇴적 선택성을 향상시키거나 제공하도록 선택될 수 있다. OS 층(92) 및 유전체 재료(102)(도 22-23c 참조)를 퇴적한 후, 트렌치(120)(도 24a-c 참조)는 둥근 형상을 갖는 유전체 재료(102)에 형성될 수 있다. 따라서 트렌치(120)에 퇴적된 전도성 재료(104)는 유사한 둥근 형상을 갖는 전도성 라인(106/108)을 형성한다. 일부 경우에, 도 35b에 도시된 것과 유사한 트랜지스터(204)를 형성하는 것은, 전도성 라인(106/108)과 OS 층(92) 사이의 접촉 면적을 증가시킬 수 있으며, 이는 전도성 라인(106/108)과 OS 층(92) 사이의 접촉 저항을 감소시킬 수 있다. 일부 경우에, 이러한 방식으로 전도성 라인(106/108)을 형성하는 것은, 약 5 nm 내지 약 15 nm 범위의 거리만큼 접촉 면적의 측방 범위를 증가시킬 수 있다.
도 35c에서, 메모리 막(90) 및 OS 층(92)은, 모두 유전체 재료(98)의 측벽에 걸쳐 연장되게 형성되지 않고, 전도성 라인(106/108)은 부분적으로 둥근 형상을 갖고 유전체 재료(98)에 걸쳐 연장되도록 형성된다. 일부 실시예에서, 도 35c에 도시된 구조물은, OS 층(92)의 선택적 퇴적에 의해 형성될 수 있다. 일부 경우에, 도 35C에 도시된 것과 유사한 트랜지스터(204)를 형성하는 것은, 전도성 라인(106/108)과 OS 층(92) 사이의 접촉 면적을 증가시킬 수 있고, 이는 전도성 라인(106/108)과 OS 층(92) 사이의 접촉 저항을 감소시킬 수 있다. 일부 경우에, 이러한 방식으로 전도성 라인(106/108)을 형성하는 것은, 약 5 nm 내지 약 30 nm 범위의 거리만큼 접촉 면적의 측방 범위를 증가시킬 수 있다.
다양한 실시예는 수직으로 적층된 메모리 셀을 갖는 3D 메모리 어레이를 제공한다. 메모리 셀은 각각 메모리 막, 게이트 유전체 재료, 및 산화물 반도체 채널 영역을 갖는 트랜지스터를 포함한다. 트랜지스터는 소스/드레인 전극을 포함하며, 이러한 소스/드레인 전극은 또한 메모리 어레이의 소스 라인 및 비트 라인이다. 트랜지스터는 메모리 어레이의 워드 라인이기도 한 게이트 전극을 더 포함한다. 유전체 재료는 소스/드레인 전극 중 인접한 전극 사이에 배치되고 이들을 격리시킨다. 일부 실시예에서, 희생 층은 워드 라인의 수직 스택의 각 워드 라인 사이에 형성된다. 희생 층이 제거되어, 수직으로 인접한 워드 라인 사이에 에어 갭을 형성한다. 에어는 다른 많은 유전체 재료(예를 들어, 산화물, 질화물 등)보다 유전 상수가 낮기 때문에, 유전체 재료 대신에 에어 갭으로 워드 라인을 분리하는 것은, 상이한 워드 라인 간의 기생 커패시턴스를 감소시킬 수 있다. 이러한 방식으로 기생 커패시턴스를 감소시킴으로써, 디바이스의 속도(예를 들어, 응답 속도, 스위칭 속도 등)를 개선하고 기생 노이즈를 감소시킬 수 있다. 이것은 특히 상대적으로 높은 주파수에서 동작될 때, 디바이스의 동작을 향상시킬 수 있다.
일부 실시예에 따르면, 메모리 디바이스는, 반도체 기판; 상기 반도체 기판 위의 제1 트랜지스터 - 상기 제1 트랜지스터는 상기 반도체 기판 위로 연장되는 제1 워드 라인을 포함함 -; 상기 반도체 기판 위의 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 제1 워드 라인 위로 연장되는 제2 워드 라인을 포함함 -; 상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 연장되는 제1 에어 갭; 상기 제1 워드 라인 및 상기 제2 워드 라인을 따라 연장되고, 상기 제1 워드 라인 및 상기 제2 워드 라인과 접촉하는 메모리 막; 상기 메모리 막을 따라 연장되는 채널 층; 상기 채널 층을 따라 연장되는 소스 라인 - 상기 메모리 막은 상기 소스 라인과 상기 워드 라인 사이에 있음 -; 상기 채널 층을 따라 연장되는 비트 라인 - 상기 메모리 막은 상기 비트 라인과 상기 워드 라인 사이에 있음 -; 및 상기 소스 라인과 상기 비트 라인 사이의 격리 영역을 포함한다. 일 실시예에서, 상기 에어 갭의 적어도 하나의 단부(end)는 상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 연장되는 제1 유전체 재료에 의해 밀봉(seal)된다. 일 실시예에서, 메모리 디바이스는, 상기 제1 워드 라인과 물리적으로 접촉하기 위해 상기 제1 유전체 재료를 통해 연장되는 전도성 콘택을 포함한다. 일 실시예에서, 메모리 디바이스는, 상기 제1 워드 라인과 상기 제1 유전체 재료 위에 있고 이들과 물리적으로 접촉하는 금속간 유전체 층(inter-metal dielectric layer; IMD)을 포함한다. 일 실시예에서, 상기 에어 갭은 제1 길이를 가지며, 상기 제2 워드 라인은 제2 길이를 가지며, 상기 제1 길이는 상기 제2 길이의 5% 내지 80% 범위 내에 있다. 일 실시예에서, 메모리 디바이스는, 상기 제2 워드 라인 위로 연장되고 이와 물리적으로 접촉하는 제2 유전체 재료를 포함한다. 일 실시예에서, 메모리 디바이스는, 상기 반도체 기판 위의 제3 트랜지스터 - 상기 제3 트랜지스터는 상기 제2 워드 라인 위로 연장되는 제3 워드 라인을 포함함 -; 및 상기 제2 워드 라인과 상기 제3 워드 라인 사이에서 연장되는 제2 에어 갭을 포함한다. 일 실시예에서, 상기 제2 에어 갭의 체적(volume)은 상기 제1 에어 갭의 체적보다 작다.
일부 실시예에 따르면, 디바이스는, 반도체 기판; 상기 반도체 기판 위의 제1 메모리 셀 - 상기 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는, 제1 워드 라인의 일부를 포함하는 제1 게이트 전극 - 상기 제1 게이트 전극의 바닥(bottom) 표면은 제1 에어 갭에 의해 노출되고, 상기 제1 게이트 전극의 상부 표면은 제2 에어 갭에 의해 노출됨 -; 강유전성 재료의 제1 부분 - 상기 강유전성 재료의 제1 부분은 상기 제1 게이트 전극의 측벽 상에 있음 -; 및 상기 강유전성 재료의 제1 부분의 측벽 상의 제1 채널 영역을 포함함 -; 소스 라인 - 상기 소스 라인의 제1 부분은 상기 제1 박막 트랜지스터를 위한 제1 소스/드레인 전극을 제공함 -; 비트 라인 - 상기 비트 라인의 제1 부분은 상기 제1 박막 트랜지스터를 위한 제2 소스/드레인 전극을 제공함 -; 및 상기 소스 라인과 상기 비트 라인을 분리하는 제1 유전체 재료를 포함한다. 일 실시예에서, 디바이스는 제1 메모리 셀 위의 제2 메모리 셀을 포함하고, 상기 제2 메모리 셀은 제2 트랜지스터를 포함하고, 여기서 제2 트랜지스터는 제2 워드 라인의 일부를 포함하는 제2 게이트 전극을 포함하고, 여기서 제2 게이트 전극의 바닥 표면은 제2 에어 갭에 의해 노출된다. 일 실시예에서, 제2 게이트 전극의 상부 표면은 제 2 유전체 재료로 덮여 있다. 일 실시예에서, 제1 게이트 전극의 바닥 표면은, 제1 단부 및 제2 단부를 포함하고, 여기서 제1 단부와 제2 단부 사이의 바닥 표면의 일부는, 제1 단부 및 제2 단부보다 반도체 기판에 더 가깝다. 일 실시예에서, 제2 에어 갭의 높이는 제1 에어 갭의 높이보다 크다. 일 실시예에서, 디바이스는, 제1 게이트 전극의 바닥 표면 상의 제1 밀봉부 및 제1 게이트 전극의 상부 표면 상의 제2 밀봉부를 포함하며, 여기서 제1 밀봉부 및 제2 밀봉부는 밀봉 재료이다. 일 실시예에서, 소스 라인의 측방 단면 및 비트 라인의 측방 단면은 둥근 형상을 갖는다.
일부 실시예에 따르면, 방법은 복수의 전도성 재료 층 및 복수의 희생 재료 층을 포함하는 다층 스택(multi-layer stack)을 형성하기 위해 전도성 재료 및 희생 재료의 교대 층을 퇴적하는 단계; 상기 다층 스택의 측벽을 따라 메모리 막을 퇴적하는 단계; 상기 메모리 막 위에 산화물 반도체(oxide semiconductor; OS) 층을 퇴적하는 단계; 상기 다층 스택 위에 금속간 유전체 층(inter-metal dielectric layer; IMD)을 형성하는 단계; 상기 IMD에서 복수의 트렌치를 패터닝하는 단계 - 상기 복수의 트렌치의 각 트렌치는 상기 복수의 희생 재료 층 중 각각의 희생 재료 층을 노출시킴 -; 상기 복수의 희생 재료 층을 제거하도록 상기 복수의 트렌치를 통해 에칭 프로세스를 수행하는 단계 - 상기 복수의 희생 층을 제거하는 것은 상기 복수의 전도성 재료 층 중 전도성 재료 층들 사이에 에어 갭을 형성함 -; 및 상기 복수의 트렌치에 유전체 재료를 퇴적하는 단계 - 상기 유전체 재료는 상기 에어 갭을 밀봉함 - 를 포함한다. 일 실시예에서, 희생 재료는 실리콘이다. 일 실시예에서, 에칭 프로세스는 건식 에칭 프로세스에 이어 습식 에칭 프로세스를 수행하는 것을 포함한다. 일 실시예에서, 유전체 재료를 퇴적하는 것은, PECVD 프로세스를 사용하여 산화물을 퇴적하는 것을 포함한다. 일 실시예에서, 방법은 전도성 층에 콘택을 형성하는 단계를 포함하며, 이 단계는 트렌치에 전도성 재료를 퇴적하는 것을 포함한다.
전술된 내용은 당업자들이 본 개시의 양태를 더 양호하게 이해할 수 있도록 몇몇 실시예의 특징을 개략한다. 당업자들은 본원에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자들은 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는 것, 및 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.
<부 기>
1. 메모리 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위의 제1 트랜지스터 - 상기 제1 트랜지스터는 상기 반도체 기판 위로 연장되는 제1 워드 라인을 포함함 -;
상기 반도체 기판 위의 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 제1 워드 라인 위로 연장되는 제2 워드 라인을 포함함 -;
상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 연장되는 제1 에어 갭;
상기 제1 워드 라인 및 상기 제2 워드 라인을 따라 연장되고, 상기 제1 워드 라인 및 상기 제2 워드 라인과 접촉하는 메모리 막;
상기 메모리 막을 따라 연장되는 채널 층;
상기 채널 층을 따라 연장되는 소스 라인 - 상기 메모리 막은 상기 소스 라인과 상기 워드 라인 사이에 있음 -;
상기 채널 층을 따라 연장되는 비트 라인 - 상기 메모리 막은 상기 비트 라인과 상기 워드 라인 사이에 있음 -; 및
상기 소스 라인과 상기 비트 라인 사이의 격리 영역
을 포함하는 메모리 디바이스.
2. 제1항에 있어서, 상기 에어 갭의 적어도 하나의 단부(end)는 상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 연장되는 제1 유전체 재료에 의해 밀봉(seal)되는 것인 메모리 디바이스.
3. 제2항에 있어서, 상기 제1 워드 라인과 물리적으로 접촉하기 위해 상기 제1 유전체 재료를 통해 연장되는 전도성 콘택(contact)을 더 포함하는 메모리 디바이스.
4. 제2항에 있어서, 상기 제1 워드 라인과 상기 제1 유전체 재료 위에 있고 이들과 물리적으로 접촉하는 금속간 유전체 층(inter-metal dielectric layer; IMD)을 더 포함하는 메모리 디바이스.
5. 제1항에 있어서, 상기 에어 갭은 제1 길이를 가지며, 상기 제2 워드 라인은 제2 길이를 가지며, 상기 제1 길이는 상기 제2 길이의 5% 내지 80% 범위 내에 있는 것인 메모리 디바이스.
6. 제1항에 있어서, 상기 제2 워드 라인 위로 연장되고 이와 물리적으로 접촉하는 제2 유전체 재료를 더 포함하는 메모리 디바이스.
7. 제1항에 있어서,
상기 반도체 기판 위의 제3 박막 트랜지스터 - 상기 제3 박막 트랜지스터는 상기 제2 워드 라인 위로 연장되는 제3 워드 라인을 포함함 -; 및
상기 제2 워드 라인과 상기 제3 워드 라인 사이에서 연장되는 제2 에어 갭
을 더 포함하는 메모리 디바이스.
8. 제7항에 있어서, 상기 제2 에어 갭의 체적(volume)은 상기 제1 에어 갭의 체적보다 작은 것인 메모리 디바이스.
9. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위의 제1 메모리 셀 - 상기 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는,
제1 워드 라인의 일부를 포함하는 제1 게이트 전극 - 상기 제1 게이트 전극의 바닥(bottom) 표면은 제1 에어 갭에 의해 노출되고, 상기 제1 게이트 전극의 상부 표면은 제2 에어 갭에 의해 노출됨 -;
강유전성 재료의 제1 부분 - 상기 강유전성 재료의 제1 부분은 상기 제1 게이트 전극의 측벽 상에 있음 -; 및
상기 강유전성 재료의 제1 부분의 측벽 상의 제1 채널 영역
을 포함함 -;
소스 라인 - 상기 소스 라인의 제1 부분은 상기 제1 박막 트랜지스터를 위한 제1 소스/드레인 전극을 제공함 -;
비트 라인 - 상기 비트 라인의 제1 부분은 상기 제1 박막 트랜지스터를 위한 제2 소스/드레인 전극을 제공함 -; 및
상기 소스 라인과 상기 비트 라인을 분리하는 제1 유전체 재료
를 포함하는 디바이스.
10. 제9항에 있어서, 제1 메모리 셀 위의 제2 메모리 셀을 더 포함하고, 상기 제2 메모리 셀은 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 제2 워드 라인의 일부를 포함하는 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극의 바닥 표면은 제2 에어 갭에 의해 노출되는 것인 디바이스.
11. 제10항에 있어서, 상기 제2 게이트 전극의 상부 표면은 제 2 유전체 재료로 덮여 있는 것인 디바이스.
12. 제9항에 있어서, 상기 제1 게이트 전극의 바닥 표면은, 제1 단부 및 제2 단부를 포함하고, 상기 제1 단부와 제2 단부 사이의 바닥 표면의 일부는, 제1 단부 및 제2 단부보다 반도체 기판에 더 가까운 것인 디바이스.
13. 제9항에 있어서, 상기 제2 에어 갭의 높이는 제1 에어 갭의 높이보다 큰 것인 디바이스.
14. 제9항에 있어서, 상기 제1 게이트 전극의 바닥 표면 상의 제1 밀봉부 및 제1 게이트 전극의 상부 표면 상의 제2 밀봉부를 더 포함하며, 상기 제1 밀봉부 및 제2 밀봉부는 밀봉 재료인 것인 디바이스.
15. 제9항에 있어서, 상기 소스 라인의 측방 단면 및 상기 비트 라인의 측방 단면은 둥근 형상을 갖는 것인 디바이스.
16. 방법에 있어서,
복수의 전도성 재료 층 및 복수의 희생 재료 층을 포함하는 다층 스택(multi-layer stack)을 형성하기 위해 전도성 재료 및 희생 재료의 교대 층을 퇴적하는 단계;
상기 다층 스택의 측벽을 따라 메모리 막을 퇴적하는 단계;
상기 메모리 막 위에 산화물 반도체(oxide semiconductor; OS) 층을 퇴적하는 단계;
상기 다층 스택 위에 금속간 유전체 층(inter-metal dielectric layer; IMD)을 형성하는 단계;
상기 IMD에서 복수의 트렌치를 패터닝하는 단계 - 상기 복수의 트렌치의 각 트렌치는 상기 복수의 희생 재료 층 중 각각의 희생 재료 층을 노출시킴 -;
상기 복수의 희생 재료 층을 제거하도록 상기 복수의 트렌치를 통해 에칭 프로세스를 수행하는 단계 - 상기 복수의 희생 층을 제거하는 것은 상기 복수의 전도성 재료 층 중 전도성 재료 층들 사이에 에어 갭을 형성함 -; 및
상기 복수의 트렌치에 유전체 재료를 퇴적하는 단계 - 상기 유전체 재료는 상기 에어 갭을 밀봉함 -
를 포함하는 방법.
17. 제16항에 있어서, 상기 희생 재료는 실리콘인 것인 방법.
18. 제16항에 있어서, 상기 에칭 프로세스는 건식 에칭 프로세스에 이어 습식 에칭 프로세스를 수행하는 것을 포함하는 것인 방법.
19. 제16항에 있어서, 상기 유전체 재료를 퇴적하는 단계은, PECVD 프로세스를 사용하여 산화물을 퇴적하는 단계를 포함하는 것인 방법.
20. 제16항에 있어서, 상기 복수의 전도성 재료 층에 콘택을 형성하는 단계를 더 포함하며, 상기 단계는 상기 복수의 트렌치에 전도성 재료를 퇴적하는 것을 포함하는 것인 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 트랜지스터 - 상기 제1 트랜지스터는 상기 반도체 기판 위로 연장되는 제1 워드 라인을 포함함 -;
    상기 반도체 기판 위의 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 제1 워드 라인 위로 연장되는 제2 워드 라인을 포함함 -;
    상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 연장되는 제1 에어 갭 - 상기 제1 에어 갭의 적어도 하나의 단부(end)는 상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 연장되는 제1 유전체 재료에 의해 밀봉(seal)됨 -;
    상기 제1 워드 라인 및 상기 제2 워드 라인을 따라 연장되고, 상기 제1 워드 라인 및 상기 제2 워드 라인과 접촉하는 메모리 막;
    상기 메모리 막을 따라 연장되는 채널 층;
    상기 채널 층을 따라 연장되는 소스 라인 - 상기 메모리 막은 상기 소스 라인과 상기 워드 라인 사이에 있음 -;
    상기 채널 층을 따라 연장되는 비트 라인 - 상기 메모리 막은 상기 비트 라인과 상기 워드 라인 사이에 있음 -;
    상기 소스 라인과 상기 비트 라인 사이의 격리 영역; 및
    상기 제1 워드 라인과 물리적으로 접촉하기 위해 상기 제1 유전체 재료를 통해 연장되는 전도성 콘택(contact)
    을 포함하고,
    상기 전도성 콘택은 상기 제1 유전체 재료에 의해 상기 제1 에어 갭으로부터 측방향으로 분리되는 것인 메모리 디바이스.
  2. 제1항에 있어서, 상기 제1 워드 라인과 상기 제1 유전체 재료 위에 있고 이들과 물리적으로 접촉하는 금속간 유전체 층(inter-metal dielectric layer; IMD)을 더 포함하는 메모리 디바이스.
  3. 제1항에 있어서, 상기 제1 에어 갭은 제1 길이를 가지며, 상기 제2 워드 라인은 제2 길이를 가지며, 상기 제1 길이는 상기 제2 길이의 5% 내지 80% 범위 내에 있는 것인 메모리 디바이스.
  4. 제1항에 있어서, 상기 제2 워드 라인 위로 연장되고 이와 물리적으로 접촉하는 제2 유전체 재료를 더 포함하는 메모리 디바이스.
  5. 제1항에 있어서,
    상기 반도체 기판 위의 제3 박막 트랜지스터 - 상기 제3 박막 트랜지스터는 상기 제2 워드 라인 위로 연장되는 제3 워드 라인을 포함함 -; 및
    상기 제2 워드 라인과 상기 제3 워드 라인 사이에서 연장되는 제2 에어 갭
    을 더 포함하는 메모리 디바이스.
  6. 제5항에 있어서, 상기 제2 에어 갭의 체적(volume)은 상기 제1 에어 갭의 체적보다 작은 것인 메모리 디바이스.
  7. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 메모리 셀 - 상기 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는,
    제1 워드 라인의 일부를 포함하는 제1 게이트 전극 - 상기 제1 게이트 전극의 바닥(bottom) 표면은 제1 에어 갭에 의해 노출되고, 상기 제1 게이트 전극의 상부 표면은 제2 에어 갭에 의해 노출됨 -;
    상기 제1 게이트 전극의 바닥 표면 상의 제1 밀봉부 및 상기 제1 게이트 전극의 상부 표면 상의 제2 밀봉부 - 상기 제1 밀봉부 및 제2 밀봉부는 밀봉 재료를 포함함 -;
    상기 제1 워드 라인과 물리적으로 접촉하기 위해 상기 제2 밀봉부를 통해 연장되는 전도성 콘택 - 상기 전도성 콘택은 상기 제2 밀봉부에 의해 상기 제2 에어 갭으로부터 측방향으로 분리됨 -;
    강유전성 재료의 제1 부분 - 상기 강유전성 재료의 제1 부분은 상기 제1 게이트 전극의 측벽 상에 있음 -; 및
    상기 강유전성 재료의 제1 부분의 측벽 상의 제1 채널 영역
    을 포함함 -;
    소스 라인 - 상기 소스 라인의 제1 부분은 상기 제1 박막 트랜지스터를 위한 제1 소스/드레인 전극을 제공함 -;
    비트 라인 - 상기 비트 라인의 제1 부분은 상기 제1 박막 트랜지스터를 위한 제2 소스/드레인 전극을 제공함 -; 및
    상기 소스 라인과 상기 비트 라인을 분리하는 제1 유전체 재료
    를 포함하는 디바이스.
  8. 제7항에 있어서, 상기 제1 메모리 셀 위의 제2 메모리 셀을 더 포함하고, 상기 제2 메모리 셀은 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 제2 워드 라인의 일부를 포함하는 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극의 바닥 표면은 상기 제2 에어 갭에 의해 노출되는 것인 디바이스.
  9. 제8항에 있어서, 상기 제2 게이트 전극의 상부 표면은 제2 유전체 재료로 덮여 있는 것인 디바이스.
  10. 방법에 있어서,
    복수의 전도성 재료 층 및 복수의 희생 재료 층을 포함하는 다층 스택(multi-layer stack)을 형성하기 위해 전도성 재료 및 희생 재료의 교대 층을 퇴적하는 단계;
    상기 다층 스택의 측벽을 따라 메모리 막을 퇴적하는 단계;
    상기 메모리 막 위에 산화물 반도체(oxide semiconductor; OS) 층을 퇴적하는 단계;
    상기 다층 스택 위에 금속간 유전체 층(inter-metal dielectric layer; IMD)을 형성하는 단계;
    상기 IMD 내에 복수의 트렌치를 패터닝하는 단계 - 상기 복수의 트렌치의 각 트렌치는 상기 복수의 희생 재료 층 중 각각의 희생 재료 층을 노출시킴 -;
    상기 복수의 희생 재료 층을 제거하도록 상기 복수의 트렌치 내에서 에칭 프로세스를 수행하는 단계 - 상기 복수의 희생 층을 제거하는 것은 상기 복수의 전도성 재료 층 중 전도성 재료 층들 사이에 에어 갭을 형성함 -;
    상기 복수의 트렌치 내에 유전체 재료를 퇴적하는 단계 - 상기 유전체 재료는 상기 에어 갭을 밀봉함 -;
    상기 유전체 재료를 통해 각 트렌치를 연장시키고 각각의 전도성 재료 층을 노출시키기 위해 상기 복수의 트렌치 내에서 에칭 프로세스를 수행하는 단계; 및
    복수의 콘택을 형성하기 위해 상기 복수의 트렌치 내에 전도성 충전 재료를 퇴적하는 단계 - 각 콘택이 각각의 전도성 재료 층과 물리적으로 그리고 전기적으로 접촉함 -
    를 포함하고,
    각 콘택은 상기 유전체 재료에 의해 각각의 에어 갭으로부터 측방향으로 분리되는 것인 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102521580B1 (ko) * 2019-07-31 2023-04-12 삼성전자주식회사 반도체 장치
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
KR20220040143A (ko) * 2020-09-23 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11657863B2 (en) * 2021-06-17 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array test structure and method of forming the same
US20230262988A1 (en) * 2022-02-14 2023-08-17 Sunrise Memory Corporation Memory structure including three-dimensional nor memory strings of junctionless ferroelectric memory transistors and method of fabrication
TWI809855B (zh) * 2022-05-05 2023-07-21 旺宏電子股份有限公司 記憶體元件、半導體元件及其製造方法
US20240032278A1 (en) * 2022-07-22 2024-01-25 Nanya Technology Corporation Memory structure
CN116761423B (zh) * 2023-02-08 2024-03-01 北京超弦存储器研究院 3d堆叠的半导体器件及其制造方法、3d存储器、电子设备
CN116367539B (zh) * 2023-04-20 2024-01-19 北京超弦存储器研究院 半导体器件、存储器及其制备方法、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017103328A (ja) * 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
JP2019504479A (ja) * 2015-11-25 2019-02-14 サンライズ メモリー コーポレイション ３次元垂直ｎｏｒフラッシュ薄膜トランジスタストリング
WO2019152226A1 (en) 2018-02-02 2019-08-08 Sunrise Memory Corporation Three-dimensional vertical nor flash thin-film transistor strings
US20200075631A1 (en) * 2018-09-04 2020-03-05 Sandisk Technologies Llc Three dimensional ferroelectric memory

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US8847302B2 (en) * 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US9576975B2 (en) * 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
WO2016093947A1 (en) * 2014-12-09 2016-06-16 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US10043819B1 (en) * 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
TWI643317B (zh) 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其製作方法
TWI643318B (zh) 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其操作方法
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof
US11362140B2 (en) * 2018-06-29 2022-06-14 Intel Corporation Word line with air-gap for non-volatile memories
US10741576B2 (en) 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
US11437521B2 (en) * 2018-10-09 2022-09-06 Micron Technology, Inc. Methods of forming a semiconductor device
US10685971B2 (en) * 2018-10-15 2020-06-16 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
KR102644533B1 (ko) 2018-12-12 2024-03-07 삼성전자주식회사 수직형 반도체 소자
US11398496B2 (en) * 2020-04-27 2022-07-26 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019504479A (ja) * 2015-11-25 2019-02-14 サンライズ メモリー コーポレイション ３次元垂直ｎｏｒフラッシュ薄膜トランジスタストリング
JP2017103328A (ja) * 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
WO2019152226A1 (en) 2018-02-02 2019-08-08 Sunrise Memory Corporation Three-dimensional vertical nor flash thin-film transistor strings
US20200075631A1 (en) * 2018-09-04 2020-03-05 Sandisk Technologies Llc Three dimensional ferroelectric memory

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Publication number Publication date
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