WO2024000941A1 - 半导体结构及其制备方法 - Google Patents

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solder
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张志伟
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长鑫存储技术有限公司
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Definitions

  • the present disclosure relates to the field of integrated circuit technology, and in particular to a semiconductor structure and a preparation method thereof.
  • a semiconductor structure including:
  • a second substrate the second substrate includes a second substrate and a second dielectric layer on the second substrate, the second dielectric layer has a second trench, and the second trench has Provided with a second contact pad;
  • a substrate bonding structure includes a first bonding structure and a second bonding structure, the first dielectric layer and the second dielectric layer are bonded to form the first bonding structure, The first contact pad and the second contact pad are bonded to form the second bonding structure;
  • the first contact pad includes a first conductive layer and a solder layer located on the surface of the first conductive layer
  • the second contact pad includes a second conductive layer
  • the solder layer and the second conductive layer are bonded combine to form the second bonding structure.
  • the second substrate has an accommodating space on a side facing the first substrate, the accommodating space is located around the second contact pad, and the solder layer extends to the accommodating space. space.
  • the accommodation space is located between the second contact pad and a groove wall of the second trench, and the solder layer covers at least part of the sidewall of the second contact pad.
  • the first conductive layer is distributed on the sidewall surface and the bottom surface of the first trench, and the portion of the first trench that is not covered by the first conductive layer forms a gap, so The solder layer is contained in the gap.
  • the solder layer also covers the top surface of the first conductive layer, and the solder layer, the first conductive layer and the second conductive layer are bonded to form the second bond. structure.
  • the first contact pad further includes a first diffusion barrier layer, and the first conductive layer is located on the surface of the first diffusion barrier layer; the second contact pad further includes a second diffusion barrier layer, The second conductive layer is located on the surface of the second diffusion barrier layer.
  • a method for preparing a semiconductor structure including:
  • the first substrate including a first substrate and a first dielectric layer formed on the first substrate;
  • the second substrate including a second substrate and a second dielectric layer formed on the second substrate;
  • the second dielectric layer is bonded to the first dielectric layer to form a first bonding structure, and the first contact pad is bonded to the second contact pad solder layer.
  • the first conductive layer , the second conductive layer and the solder layer form a second bonding structure.
  • the process includes:
  • the solder layer extends to the accommodation space.
  • an accommodation space is formed around the second conductive layer, including:
  • the second substrate is etched to expand the second trench, and an area between the expanded groove wall of the second trench and the second contact pad is formed.
  • the solder layer covers at least part of the sidewall of the second contact pad.
  • forming a first trench in the first dielectric layer, and forming a first contact pad in the first trench includes:
  • a first planarization process is performed to remove the first conductive material layer and the solder material layer outside the first trench to form the first conductive layer and the solder layer.
  • the method further includes:
  • a reflow process is performed so that the surface of the solder layer is raised beyond the surface of the first dielectric layer.
  • the process includes:
  • a first conductive material layer and a solder material layer are sequentially formed in the first trench and on the first dielectric layer, including:
  • a second planarization process is performed to remove the second barrier material layer and the second conductive material layer outside the second trench to form a second diffusion barrier layer and a second conductive layer.
  • Figure 1 is a schematic cross-sectional view of a semiconductor structure provided in an embodiment
  • Figure 2 is a schematic cross-sectional structural diagram of a semiconductor structure provided in another embodiment
  • 5a to 5d are schematic cross-sectional structural diagrams of a preparation process for forming a second contact pad on a second substrate in one embodiment
  • Figure 6 is a schematic diagram of preparation for bonding in one embodiment
  • Figure 7 is a schematic top view of the structure of Figure 6;
  • Spatial relational terms such as “under”, “under”, “under”, “under”, “on”, “above”, etc., in This may be used to describe the relationship of one element or feature to other elements or features shown in the figures. It will be understood that the spatially relative terms encompass different orientations of the device in use and operation in addition to the orientation depicted in the figures. For example, if the device in the figures is turned over, elements or features described as “below” or “under” or “beneath” other elements or features would then be oriented “above” the other elements or features. Thus, the exemplary terms “below” and “under” may include both upper and lower orientations. Additionally, the device may be otherwise oriented (eg, rotated 90 degrees or at other orientations) and the spatial descriptors used herein interpreted accordingly.
  • Embodiments of the present disclosure should not be limited to the specific shapes of regions illustrated in the drawings of this specification but include deviations in shapes due to, for example, manufacturing techniques.
  • the first substrate 100 and the second substrate 200 may be chips.
  • the first substrate 100 includes a first substrate 110 and a first dielectric layer 120 .
  • the first dielectric layer 120 has a first trench 100a.
  • the first contact pad 300 is disposed in the first trench 100a.
  • the first contact pad 300 includes a first conductive layer 310 and a solder layer 320 .
  • the solder layer 320 is located on the surface of the first conductive layer 310 .
  • a semiconductor device (such as a transistor) may be formed near the interface between the first dielectric layer 120 and the first substrate 110 . Structures such as conductive plugs and conductive lines may also be formed in the first dielectric layer 120 to electrically connect the semiconductor device to the first contact pad 300 in the first trench 100a.
  • the second substrate 200 includes a second substrate 210 and a second dielectric layer 220 .
  • the second dielectric layer 220 has a second trench 200a in it.
  • the second substrate 210 may be a semiconductor substrate, which may be a silicon (Si) substrate, a silicon germanium (SiGe) substrate, a silicon germanium carbon (SiGeC) substrate, a silicon carbide (SiC) substrate, or a gallium arsenide substrate.
  • Si silicon
  • SiGe silicon germanium
  • SiGeC silicon germanium carbon
  • SiC silicon carbide
  • GaAs gallium arsenide substrate
  • InAs indium arsenide
  • InP indium phosphide
  • the first substrate 110 may be a layered substrate including, for example, Si/SiGe, Si/SiC, silicon-on-insulator (SOI), or silicon-germanium on insulator.
  • the material of the second dielectric layer 220 may include silicon oxide or silicon nitride.
  • the second dielectric layer 220 may include a plurality of insulating dielectric layers of the same or different materials, which are formed on the second substrate 210 and form a second trench 200a on a side away from the second substrate 210 .
  • the second contact pad 400 is disposed in the second trench 200a.
  • the second contact pad 400 includes a second conductive layer 410 .
  • the second conductive layer 410 may include, but is not limited to, a metal layer (such as a copper layer).
  • the materials of the second conductive layer 410 and the first conductive layer 310 may be the same or different.
  • a semiconductor device (such as a transistor) may be formed near the interface between the second dielectric layer 220 and the second substrate 210 .
  • Structures such as conductive plugs and conductive lines may also be formed in the second dielectric layer 220 to electrically connect the semiconductor device to the second contact pad 400 in the second trench 200a.
  • the second conductive layer 410 in the second contact pad 400 is bonded to the solder layer 320 in the first contact pad 300, thereby conductively connecting the second substrate 200 to the related device structure in the first substrate 100.
  • a substrate bonding structure is formed in the semiconductor structure.
  • the substrate bonding structure includes a first bonding structure and a second bonding structure.
  • the first dielectric layer 120 and the second dielectric layer 220 are bonded to form a first bonding structure.
  • the first contact pad 300 and the second contact pad bond 400 form a second bonding structure.
  • the solder layer 320 and the second conductive layer 410 are bonded to form a second bonding structure.
  • the first dielectric layer 120 and the second dielectric layer 220 are bonded, so that each of the first substrate 100 and the second substrate 200 is bonded.
  • the positions are all combined by bonding, thereby effectively reducing the thickness of the device formed after the first substrate 100 and the second substrate 200 are combined.
  • the signal transmission path is shorter at this time, which can effectively increase the signal transmission rate.
  • a solder layer 320 is formed on the surface of the first conductive layer 310 of the first substrate 100 .
  • the second conductive layer 410 on the second substrate 200 is bonded to the solder layer 320 on the first substrate 100 . Since the solder layer 320 has good bonding properties, the first substrate 100 and the second substrate 200 can be well bonded together.
  • the melting point of the solder layer 320 is usually low, so that bonding can be achieved by annealing at a lower temperature (eg, about 200° C.). At this time, the performance degradation of devices on the substrate (such as DRAM) can be effectively prevented.
  • the second substrate 200 has an accommodation space on the side facing the first substrate 100 .
  • the accommodating space is located around the second contact pad 400, and the solder layer 320 extends to the accommodating space.
  • annealing needs to be performed at a certain temperature.
  • the solder layer 320 may undergo thermal expansion, so that the first substrate 100 and the second substrate 200 cannot be bonded well.
  • the thermally expanded solder layer 320 can extend into the accommodation space, thereby preventing it from affecting the bonding strength between the second substrate 200 and the first substrate 100 .
  • the accommodation space is located between the second contact pad 400 and the groove wall of the second trench 200 a, and the solder layer 320 covers at least part of the sidewall of the second contact pad 400 .
  • the second contact pad 400 may be disposed in the middle of the second trench 200a and spaced apart from the groove wall of the second trench 200a. However, there is no space for the second contact pad 400 in the second trench 200a, that is, a receiving space can be formed.
  • the thermally expanded solder layer 320 may extend into the accommodation space and cover at least part of the sidewall of the second contact pad 400 . At this time, the contact area between the solder layer 320 and the second contact pad 400 can be increased, thereby reducing the resistance.
  • annealing is usually required during the bonding process. Annealing may cause the solder layer 320 to thermally expand. At the same time, the second contact pad 400 may also undergo thermal expansion. In particular, when the second conductive portion 211 of the second contact pad 400 includes a metal layer such as copper, it usually also undergoes a certain degree of thermal expansion.
  • the direct bonding of metal layers (such as copper layers) of two substrates requires precise control of the height of the metal layers within the two substrates. If the metal layer is lower than the trench in the substrate, the two metal layers may not be in contact, causing the circuit to be disconnected and unable to conduct. If the metal layer is higher than the trench in the substrate, it may cause the bonding separation of the two substrates due to the thermal stress of the metal layer, or short circuit with the adjacent metal layer. Therefore, in the traditional method, the precision requirements for the height of the metal layer in the substrate are relatively high.
  • solder layer 320 and the second conductive layer 410 are bonded, and an accommodating space is provided.
  • the solder layer 320 may undergo relatively large thermal expansion during the annealing process. Therefore, even if the second conductive layer 410 is lower than the second trench 200a in the second substrate 200, or the solder layer 320 is lower than the first trench 100a, the solder layer 320 is relatively easy to connect with the second conductive layer 410, and Will not break the circuit.
  • this embodiment can also effectively reduce the height requirements for the filler in the second trench 200a and the second trench 100a.
  • the arrangement form of the accommodation space is not limited to this.
  • the accommodation space may also be a trench that is relatively close to the second contact pad 400 .
  • the accommodation space may also be provided in the first trench 100a of the first substrate 100.
  • the solder layer 320 is spaced apart from the first conductive layer 310 formed on the side wall of the first trench 100a, and the space between the two can be used as an accommodation space.
  • FIG. 1 or FIG. 2 there is an air gap between the second contact pad 400 and the groove wall of the second groove 200 a in the accommodation space.
  • the accommodating space is not filled with the expanded first contact pad 300 (mainly its solder layer 320) and the first contact pad 300, so that there is still an air gap in the accommodating space.
  • the first substrate 100 may be provided with a plurality of first contact pads 300 arranged in parallel
  • the second substrate 200 may be provided with a plurality of second contact pads 400 arranged in parallel.
  • the first contact pads 300 of the first substrate 100 and the second contact pads 400 of the second substrate 200 may be bonded in a one-to-one correspondence.
  • the existence of the air gap can reduce the coupling effect between adjacent contact pad structures (including the first contact pad 300 and the second contact pad 400) after bonding, thereby effectively reducing the internal pressure of the adjacent contact pads. interference between signals.
  • the surface of the solder layer 320 exceeds the surface of the first dielectric layer 120 .
  • the solder layer 320 exceeds the surface of the first substrate 200, and it is not easy to cause the first The substrate 100 and the second substrate 200 are separated due to thermal stress.
  • the second conductive layer 410 in the second substrate 200 is lower than the second trench 200a, it is more convenient to ensure that the solder layer 320 can make good contact with the second conductive layer 410.
  • this embodiment can further reduce the height requirement of the second conductive layer 410 in the second substrate 200 .
  • the first contact pad 300 further includes a first diffusion barrier layer 330 , and the first conductive layer 310 is located on the surface of the first diffusion barrier layer 330 .
  • the material of the first conductive layer 310 can be metal, specifically copper, tungsten, aluminum, silver or gold.
  • the first diffusion barrier layer 330 can effectively prevent metal diffusion, thereby ensuring device performance.
  • the first diffusion barrier layer 330 includes, but is not limited to, at least one of a titanium nitride layer, a cobalt layer, a platinum layer, and a titanium tungsten layer.
  • the second contact pad 400 further includes a second diffusion barrier layer 420 , and the second conductive layer 410 is located on the surface of the second diffusion barrier layer 420 .
  • the material of the second conductive layer 410 can be metal, specifically copper, aluminum, silver or gold.
  • the second diffusion barrier layer 420 can effectively prevent metal diffusion, thereby ensuring device performance.
  • a method for preparing a semiconductor structure including the following steps:
  • Step S100 provide a first substrate 100, which includes a first substrate 110 and a first dielectric layer 120 formed on the first substrate 110;
  • Step S300 please refer to FIG. 4d.
  • a first trench 100a is formed in the first dielectric layer 120, and a first contact pad 300 is formed in the first trench 100a.
  • the first contact pad 300 includes a first conductive layer 310 and solder. Layer 320, the solder layer 320 is located on the surface of the first conductive layer 310;
  • Step S500 provide a second substrate 200.
  • the second substrate 200 includes a second substrate 210 and a second dielectric layer 220 formed on the second substrate 210;
  • Step S700 please refer to Figure 5c, forming a second trench 200a in the second dielectric layer 220, and forming a second contact pad 400 in the second trench 200a.
  • the second contact pad 400 includes the second conductive layer 410;
  • Step S900 please refer to FIG. 6, FIG. 7 and FIG. 1, the second dielectric layer 220 is bonded to the first dielectric layer 210, and the second conductive layer 410 is bonded to the solder layer 320.
  • the first substrate 100 includes a first substrate 110 and a first dielectric layer 120.
  • the first substrate 110 may be, for example, a semiconductor substrate such as a silicon substrate.
  • the first dielectric layer 120 may include a plurality of insulating dielectric layers of the same or different materials.
  • a semiconductor device (such as a transistor) may be formed near the interface between the first dielectric layer 120 and the first substrate 110 .
  • the first trench 100a may be formed on a side of the first dielectric layer 120 away from the first substrate 110. Then, the first conductive layer 310 and the solder layer 320 are formed in the first trench 100a.
  • the second substrate 200 includes a second substrate 210 and a second dielectric layer 220.
  • the second substrate 210 may be, for example, a semiconductor substrate such as a silicon substrate.
  • the second dielectric layer 220 may include a plurality of insulating dielectric layers of the same or different materials.
  • a semiconductor device (such as a transistor) may be formed near the interface between the second dielectric layer 120 and the second substrate 110 .
  • a second trench 200a may be formed on a side of the second dielectric layer 220 away from the second substrate 210. Then, a second conductive layer 410 is formed within the second trench 200a.
  • step 900 first, referring to FIG. 6, the first dielectric layer 120 of the first substrate 100 may be opposed to the second medium 220 of the second substrate 200.
  • the second dielectric layer 220 and the first dielectric layer 120 may be bonded at an annealing temperature, and the second conductive layer 410 and the solder layer 320 may be bonded at the same time (see FIG. 1 ).
  • the first substrate and the second substrate can be preliminarily bonded using a certain pressure. Then, annealing is performed.
  • the annealing temperature can be set to about 200°C (for example, 180°C-220°C). At this time, before reaching the annealing temperature, the second dielectric layer 220 and the first dielectric layer 120 can be bonded at a relatively low temperature.
  • the bonding annealing temperature is reached, the solder layer 320 can be softened and deformed, thereby achieving good bonding with the second conductive layer 410 .
  • the first substrate 100 and the second substrate 200 may both be chips.
  • the first substrate 100 and the second substrate 200 may be formed after being bonded in step S900.
  • a package A package.
  • the first substrate 100 and the second substrate 200 may both be wafers. At this time, multiple first chips may be formed on the first substrate 100 , and multiple second chips may be formed on the second substrate 200 .
  • the bonded structure can be cut to form multiple packages. Each package includes a first chip and a second chip bonded together through a first bonding structure and a second bonding structure.
  • one of the first substrate 100 and the second substrate 200 may be a chip cut from a wafer, and the other may be a wafer.
  • the first substrate 100 is a chip and the second substrate 200 is a wafer.
  • the second substrate 200 may include a plurality of second chips.
  • the first substrates 100 (chips) cut from multiple wafers can be arranged to form a dummy wafer, and then in step S900, each first substrate 100 and the second substrate 200 (wafer) in the dummy wafer are bonded. . After that, it can be cut again to form multiple packages.
  • Each package includes a first substrate (chip) and a second chip bonded together through a first bonding structure and a second bonding structure.
  • the first dielectric layer 120 and the second dielectric layer 220 are bonded, so that each of the first substrate 100 and the second substrate 200 is bonded.
  • the positions are all combined by bonding, thereby effectively reducing the thickness of the device formed after the first substrate 100 and the second substrate 200 are combined.
  • the solder layer 320 on the surface of the first conductive layer 310 is formed in the first trench 100a of the first substrate 100, and then the second conductive layer 410 on the second substrate 200 is connected to the first substrate 100. 320 bonding on the solder layer.
  • the solder layer 320 since the solder layer 320 has good bonding properties, the first substrate 100 and the second substrate 200 can be well bonded together.
  • the melting point of the solder layer 320 is usually low, so that bonding can be achieved by annealing at a lower temperature (eg, about 200° C.). At this time, the performance degradation of devices on the substrate (such as DRAM) can be effectively prevented.
  • step S700 it also includes:
  • step S810 please refer to FIG. 5d to form an accommodation space around the second contact pad 400.
  • the accommodation space may be in the shape of a groove, etc., so as to accommodate the thermally expanded solder layer 320 .
  • step S900 when the second conductive layer 410 and the solder layer 320 are bonded, the solder layer 320 can thermally expand and extend to the accommodation space, thereby preventing it from affecting the connection between the second substrate 200 and the first substrate 100. Bond strength.
  • step S810 includes:
  • Step S812 Based on the patterned photoresist, the second substrate 200 is etched to expand the second trench 200a. The area between the groove wall of the expanded second trench 200a and the second contact pad 400 forms an accommodation space. (See Figure 5d).
  • step S700 may first form the second trench 200a on the side of the second dielectric layer 220 away from the second substrate 210 through processes such as photolithography and etching. Then, a second conductive material layer 411 is formed on the surface of the second trench 200a and the surface of the second dielectric layer 220. Then, the second conductive material layer 411 outside the second trench 200a may be removed by means such as chemical mechanical polishing (CMP), thereby forming the second conductive layer 410. At this time, the surface of the second conductive layer 410 is flush with the surface of the second dielectric layer 220 .
  • CMP chemical mechanical polishing
  • the shape of the second trench 200a in step S700 determines the shape of the second conductive layer 410.
  • the shape of the second conductive layer 410 can be square or circular or other shapes, and various shapes can be defined by photolithography.
  • the specific shape of the second conductive layer 410 is not limited here, and it can be set according to actual requirements.
  • photoresist may be coated on the surface of the second dielectric layer 220 of the second substrate 200.
  • a patterned photoresist is then formed through a photolithography process.
  • the area where the patterned photoresist opening is located is larger than and surrounds the area where the second contact pad 400 is located, so that the patterned photoresist opening completely exposes the second contact pad 400 and exposes part of the second dielectric layer 220 around the second contact pad 400 .
  • step S812 when the second substrate 200 is etched, the second contact pad 400 and the second substrate 200 (specifically, the second dielectric layer 220) have a larger selective etching ratio, so that they will not be etched. Erosion removal. Part of the second dielectric layer 220 around the second contact pad 400 is etched away, so that the area around the second contact pad 400 is hollowed out, and the second trench 200a where it is located is enlarged.
  • the expanded second trench 200a may have a width of 100 nm to 10000 nm and a depth of 100 nm to 1000 nm.
  • the expanded second trench 200a may have the same width as the first trench 100a.
  • the two can also be different, and there is no restriction on this here.
  • the solder layer 320 covers at least part of the sidewall of the second contact pad 400.
  • the accommodation space around the second contact pad 400 is formed simply and effectively by etching the second substrate 200 twice.
  • the second contact pad 400 is adjacent to the accommodation space, so that the solder layer 320 can cover at least part of the sidewall of the second contact pad 400, thereby effectively increasing the contact area between the two and reducing resistance.
  • the second contact pad 400 is adjacent to the accommodation space, so that the accommodation space can not only accommodate the thermal expansion part of the solder layer 320, but also be able to accommodate the thermal expansion part of the second contact pad 400 (especially its second conductive portion 211). To accommodate.
  • the height requirement for the filler in the second trench 200a and the second trench 100a can be effectively reduced.
  • the second trench 200a and the second contact pad 400 with accommodating space around it can also be formed in other ways.
  • a larger opening can also be formed through one etching in step S700.
  • the second conductive layer 410 and the like are deposited only in the local area in the middle of the second trench 200a through covering with the mask plate, thereby forming the second contact pad 400.
  • step S900 After the second conductive layer 410 and the solder layer 320 are bonded in step S900 , there is an air gap between the second contact pad 400 and the groove wall of the second trench 200 a.
  • the expansion of the solder layer 320 and the like caused by annealing during bonding does not occupy the accommodation space around the second contact pad 400 .
  • annealing will cause the solder layer 320, etc. to expand. After annealing, the temperature decreases, and the volume of the solder layer 320, etc. may be reduced, but it is still larger than the volume before annealing.
  • the existence of the air gap can reduce the coupling effect between adjacent contact pad structures (including the first contact pad 300 and the second contact pad 400) after bonding, thereby effectively reducing the signal interaction in the adjacent contact pads. interference between.
  • step S300 includes:
  • Step S310 please refer to FIG. 4a, forming the first trench 100a in the first dielectric layer 120;
  • Step S330 please refer to FIG. 4b.
  • a first conductive material layer 311 and a solder material layer 321 are sequentially formed in the first trench 100a and on the first dielectric layer 120.
  • the first conductive material layer is distributed in the first trench.
  • the sidewall surface and the bottom surface of the groove, the portion of the first groove that is not covered by the first conductive material layer forms a gap, and there is a solder material layer 321 in the gap;
  • Step S350 please refer to FIG. 4c.
  • a first planarization process is performed to remove the first conductive material layer 311 and the solder material layer 321 outside the first trench 100a to form the first conductive layer 310 and the solder layer 320.
  • the first trench 100a may be formed on the side of the first dielectric layer 120 away from the first substrate 110 through processes such as photolithography and etching. At this time, the shape of the first trench 100a determines the shape of the first contact pad 300 in the first trench 100a.
  • the shape of the first contact pad 300 can be square or circular or other shapes, and various shapes can be defined by photolithography.
  • the specific shape of the first contact pad 300 is not limited here, and it can be set according to actual requirements.
  • step S330 please refer to FIG. 4b.
  • the first conductive material layer 311 and the solder material layer 321 may be formed sequentially by sputtering or electroplating.
  • a first planarization process may be performed by chemical mechanical polishing (CMP) or other methods.
  • CMP chemical mechanical polishing
  • the chemical mechanical polishing can stop on the first dielectric layer 120 of the first substrate 100, so that both the first conductive material layer 311 and the solder material layer 321 outside the first trench 100a can be removed.
  • the first conductive material layer 311 remaining in the first trench 100a forms the first conductive layer 310, and the solder material layer 321 remaining in the first trench 100a forms the solder layer 320.
  • step S350 it also includes:
  • step S360 please refer to FIG. 4d, a reflow process is performed so that the surface of the solder layer 320 is raised beyond the surface of the first dielectric layer 120.
  • the solder layer 320 is relatively easy to contact with the second conductive layer on the second substrate 200. 410 bonding.
  • the reflow process may not be performed, but the first planarization process may be performed, that is, the second conductive layer 410 may be bonded through the solder layer 320 , and there is no limitation on this.
  • step S310 it also includes:
  • Step S320 Form a first barrier material layer (not shown) on the surface of the first trench 100a and the first dielectric layer 120.
  • step S330 includes: sequentially forming a first conductive material layer 311 and a solder material layer 321 on the surface of the first barrier material layer.
  • the first barrier material layer outside the first trench 100a is removed.
  • the first barrier material layer remaining in the first trench 100a forms the first diffusion barrier layer 330.
  • the first contact pad 300 formed on the first substrate 100 includes a first diffusion barrier layer 330 .
  • the first diffusion barrier layer 330 can effectively prevent metal diffusion in the first conductive layer 310 .
  • step S700 includes:
  • Step S710 forming a second trench 200a in the second dielectric layer 220;
  • Step S720 forming a second barrier material layer (not shown) and a second conductive material layer 411 on the surface of the second trench 200a and the second dielectric layer 220 in sequence;
  • Step S730 perform a second planarization process to remove the second barrier material layer and the second conductive material layer 411 outside the second trench 200a to form the second diffusion barrier layer 420 and the second conductive layer 410.
  • the second trench 200a may be formed on the side of the second dielectric layer 220 away from the second substrate 210 through processes such as photolithography and etching.
  • step S720 the second barrier material layer and the second conductive material layer 411 may be formed sequentially by sputtering or electroplating.
  • a second planarization process may be performed by chemical mechanical polishing (CMP) or other methods.
  • CMP chemical mechanical polishing
  • the chemical mechanical polishing can stop on the second dielectric layer 220 of the second substrate 100, so that the second barrier material layer outside the second trench 100a and the second conductive material layer 411 can be removed.
  • the second barrier material layer remaining in the second trench 200a forms the second barrier layer 420, and the second conductive material layer 411 remaining in the second trench 200a forms the second conductive layer 410.
  • the second contact pad 400 formed on the second substrate 200 includes a second diffusion barrier layer 420 .
  • the second diffusion barrier layer 420 can effectively prevent metal diffusion in the second conductive layer 410 .
  • the first substrate 100 includes a first substrate 110 and a first dielectric layer 120, and the first trench 100a is formed in the first dielectric layer 120.
  • the second substrate 200 includes a second substrate 210 and a second dielectric layer 220. The second trench 200a is formed in the second dielectric layer 220.
  • Step S900 please refer to FIG. 1. While bonding the second conductive layer 410 to the solder layer 320, the second dielectric layer 220 is also bonded to the first dielectric layer 110, thereby bonding the first substrate 100 to the second substrate. Tablet 200 is more well combined.

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Abstract

本公开涉及一种半导体结构及其制备方法。半导体结构包括：第一基片，第一基片包括第一衬底以及第一衬底上的第一介质层，第一介质层内具有第一沟槽，第一沟槽内设有第一接触垫；第二基片，第二基片包括第二衬底以及第二衬底上的第二介质层，第二介质层内具有第二沟槽，第二沟槽内设有第二接触垫；基片键合结构，基片键合结构包括第一键合结构以及第二键合结构，第一介质层和第二介质层键合形成第一键合结构，第一接触垫与第二接触垫键合形成第二键合结构；其中，第一接触垫包括第一导电层和位于第一导电层表面的焊料层，第二接触垫包括第二导电层，焊料层和第二导电层键合形成第二键合结构。本公开实施例可以有效防止基片上的器件性能的退化。

Description

半导体结构及其制备方法
相关申请的交叉引用
本公开要求于2022年06月27日提交中国专利局、申请号为2022107367321、发明名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体制造工艺的发展，出现了混合键合技术。混合键合技术中，可以将介质层与介质层之间、导电垫与导电垫之间进行直接键合，从而将两个基片封装在一起。其中，导电垫通常选择铜(Cu)垫。而Cu与Cu键合的退火温度较高，大约要350℃～400℃，从而可能会引起基片上的器件(如晶体管)性能的退化。
发明内容
根据本公开的各种实施例，提供一种半导体结构及其制备方法。
根据本公开的各种实施例，提供一种半导体结构，包括：
第一基片，所述第一基片包括第一衬底以及所述第一衬底上的第一介质层，所述第一介质层内具有第一沟槽，所述第一沟槽内设有第一接触垫；
第二基片，所述第二基片包括第二衬底以及所述第二衬底上的第二介质层，所述第二介质层内具有第二沟槽，所述第二沟槽内设有第二接触垫；
基片键合结构，所述基片键合结构包括第一键合结构以及第二键合结构，所述第一介质层和所述第二介质层键合形成所述第一键合结构，所述第一接触垫与所述第二接触垫键合形成所述第二键合结构；
其中，所述第一接触垫包括第一导电层和位于所述第一导电层表面的焊料层，所述第二接触垫包括第二导电层，所述焊料层和所述第二导电层键合形成所述第二键合结构。
在一些实施例中，所述第二基片朝向所述第一基片一侧具有容置空间，所述容置空间位于所述第二接触垫周围，所述焊料层延伸至所述容置空间。
在一些实施例中，所述容置空间位于所述第二接触垫与所述第二沟槽的 槽壁之间，所述焊料层包覆所述第二接触垫的至少部分侧壁。
在一些实施例中，在所述容置空间内，所述第二接触垫与所述第二沟槽的槽壁之间具有空气间隙。
在一些实施例中，所述第一导电层分布在所述第一沟槽的侧壁表面和底部表面，所述第一沟槽中未被所述第一导电层覆盖的部分形成空隙，所述空隙内具有所述焊料层。
在一些实施例中，所述焊料层还同时覆盖所述第一导电层的顶表面，所述焊料层、所述第一导电层和所述第二导电层键合形成所述第二键合结构。
在一些实施例中，所述第一接触垫还包括第一扩散阻挡层，所述第一导电层位于所述第一扩散阻挡层表面；所述第二接触垫还包括第二扩散阻挡层，所述第二导电层位于所述第二扩散阻挡层表面。
根据本公开的各种实施例，还提供一种半导体结构的制备方法，包括：
提供第一基片，所述第一基片包括第一衬底以及形成在所述第一衬底上的第一介质层；
于所述第一介质层内形成第一沟槽，且于所述第一沟槽内形成第一接触垫，所述第一接触垫包括第一导电层与焊料层，所述焊料层位于所述第一导电层表面；
提供第二基片，所述第二基片包括第二衬底以及形成在所述第二衬底上的第二介质层；
于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫，所述第二接触垫包括第二导电层；
将所述第二介质层与所述第一介质层键合，形成第一键合结构，同时将所述第一接触垫与所述第二接触垫焊料层键合，所述第一导电层、所述第二导电层和所述焊料层形成第二键合结构。
在一些实施例中，于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫之后，包括：
于所述第二接触垫周围形成容置空间；
将所述第二导电层与所述焊料层键合时，所述焊料层延伸至所述容置空间。
在一些实施例中，于所述第二导电层周围形成容置空间，包括：
于所述第二基片表面形成图形化光阻，所述图形化光阻具有开口，所述开口所在区域大于且包围所述第二接触垫所在区域；
基于所述图形化光阻，对所述第二基片进行刻蚀，扩大所述第二沟槽，扩大后的所述第二沟槽的槽壁与所述第二接触垫之间区域形成所述容置空间；
将所述第二导电层与所述焊料层键合之后，所述焊料层包覆所述第二接触垫的至少部分侧壁。
在一些实施例中，将所述第二导电层与所述焊料层键合之后，所述第二接触垫与所述第二沟槽的槽壁之间具有空气间隙。
在一些实施例中，于所述第一介质层内形成第一沟槽，且于所述第一沟槽内形成第一接触垫，包括：
于所述第一介质层内形成第一沟槽；
于所述第一沟槽内以及所述第一介质层上依次形成第一导电材料层与焊料材料层；
进行第一平坦化处理，去除所述第一沟槽外的所述第一导电材料层与所述焊料材料层，以形成所述第一导电层与所述焊料层。
在一些实施例中，所述进行第一平坦化处理之后，还包括：
进行回流处理，以使得所述焊料层表面凸起而超出所述第一介质层表面。
在一些实施例中，
于所述第一介质层内形成第一沟槽之后，包括：
于所述第一沟槽表面以及所述第一介质层表面形成第一阻挡材料层；
于所述第一沟槽内以及所述第一介质层上依次形成第一导电材料层与焊料材料层，包括：
于所述第一阻挡材料层表面依次形成第一导电材料层与焊料材料层；
所述第一阻挡材料层在所述平坦化处理之后，形成第一扩散阻挡层。
在一些实施例中，于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫，包括：
于所述第二介质层内形成第二沟槽；
于所述第二沟槽表面以及所述第二介质层表面形成依次形成第二阻挡材料层以及第二导电材料层；
进行第二平坦化处理，去除所述第二沟槽外的所述第二阻挡材料层以及所述第二导电材料层，以形成第二扩散阻挡层以及第二导电层。
本公开实施例可以/至少具有以下优点：
本公开实施例中的半导体结构及其制备方法，在第一基片的第一导电层表面上形成有焊料层。区别于直接将两个基片的金属层(如铜层)键合的传统方式，将第二基片上的第二导电层与第一基片上的焊料层键合。由于焊料层具有较好的接合性，从而可以将第一基片于第二基片良好的粘结在一起。同时，焊料层的熔点通常较低，从而使得在较低温度(如200℃左右)条件下退火即可以实现键合。此时，可以有效防止基片上的器件(如DRAM)性能的退化。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的剖面结构示意图；
图2为另一实施例中提供的半导体结构的剖面结构示意图；
图3为一实施例中提供的半导体结构的制备方法的流程示意图；
图4a至图4d为一个实施例中提供的在第一基片上形成第一接触垫的制备过程中的剖面结构示意图；
图5a至图5d为一个实施例中提供的在第二基片上形成第二接触垫的制备过程中的剖面结构示意图；
图6为一个实施例中准备键合时的示意图；
图7为图6的俯视结构示意图；
图8为另一个实施例中形成的第一接触垫剖面结构示意图；
图9为另一个实施例中形成的第二接触垫剖面结构示意图。
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
附图标记说明：
100-第一基片，100a-第一沟槽，200-第二基片，200a-第二沟槽，300-第一接触垫，310-第一导电层，311-第一导电材料层，320-焊料层，321-焊料材料层，330-第一扩散阻挡层，400-第二接触垫，410-第二导电层，411-第二导电材料层，420-第二扩散阻挡层，421-第二阻挡材料层。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使 对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本公开的实施例不应当局限于说明书附图所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。
在一个实施例中，请参阅图1或图2，提供一种半导体结构，包括：第一基片100以及第二基片200。
作为示例，第一基片100以及第二基片200可以为芯片(chip)。
第一基片100包括第一衬底110与第一介质层120。第一介质层120内具有第一沟槽100a。
第一衬底110可以为半导体衬底，其可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底等。或者，还例如，第一衬底110可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
第一介质层120的材料可以包括氧化硅或氮化硅等。第一介质层120可以包括多个相同或者不同材料的绝缘介质层，其形成在第一衬底110上，并且在远离第一衬底110一侧形成第一沟槽100a。
第一沟槽100a内设有第一接触垫300。第一接触垫300包括第一导电层310与焊料层320。焊料层320位于第一导电层310表面。
其中，第一导电层310可以包括但不限于为金属层(如铜层)。焊料层320位于第一导电层310表面，其材料可以包括锡、铅等。
第一介质层120与第一衬底110的交界面附近可以形成有半导体器件(如晶体管)。第一介质层120内还可以形成有导电插塞以及导电线等结构，从而将半导体器件电连接至第一沟槽100a内的第一接触垫300。
第二基片200包括第二衬底210与第二介质层220。第二介质层220内具有第二沟槽200a。
第二衬底210可以为半导体衬底，其可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底等。或者，还例如，第一衬底110可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
第二介质层220的材料可以包括氧化硅或氮化硅等。第二介质层220可以包括多个相同或者不同材料的绝缘介质层，其形成在第二衬底210上，并且在远离第二衬底210一侧形成第二沟槽200a。
第二沟槽200a内设有第二接触垫400。第二接触垫400包括第二导电层410。
其中，第二导电层410可以包括但不限于为金属层(如铜层)。第二导电层410与第一导电层310的材料可以相同，也可以不同。
第二介质层220与第二衬底210的交界面附近可以形成有半导体器件(如晶体管)。第二介质层220内还可以形成有导电插塞以及导电线等结构，从而将半导体器件电连接至第二沟槽200a内的第二接触垫400。
第二接触垫400内的第二导电层410与第一接触垫300内的焊料层320 键合，从而将第二基片200与第一基片100内的相关器件结构导电连接。
同时，半导体结构中形成基片键合结构。基片键合结构包括第一键合结构以及第二键合结构。第一介质层120和第二介质层220键合形成第一键合结构。第一接触垫300与第二接触垫键合400形成第二键合结构。具体地，焊料层320和第二导电层410键合形成第二键合结构。
在本实施例中，在第二导电层410与焊料层320键合的同时，第一介质层120与第二介质层220键合，从而使得第一基片100与第二基片200的各个位置处，均通过键合方式结合，从而有效降低第一基片100与第二基片200结合后形成的器件厚度。同时，此时信号传输路径更短，从而可以有效提高信号传输速率。
并且，在第一基片100的第一导电层310表面上形成有焊料层320。区别于直接将两个基片的金属层(如铜层)键合的传统方式，将第二基片200上的第二导电层410与第一基片100上的焊料层320键合。由于焊料层320具有较好的接合性，从而可以将第一基片100于第二基片200良好的键合在一起。同时，焊料层320的熔点通常较低，从而使得在较低温度(如200℃左右)条件下退火即可以实现键合。此时，可以有效防止基片上的器件(如DRAM)性能的退化。
在一个实施例中，请参阅图1或图2，第二基片200朝向第一基片100一侧具有容置空间。容置空间位于第二接触垫400周围，焊料层320延伸至容置空间。
具体地，当将第二基片200与第一基片100键合时，需要在一定温度下进行退火。退火的过程中，焊料层320可能会发生热膨胀，从而使得第一基片100与第二基片200不能进行良好键合。
在本实施例中，由于在第二基片200朝向第一基片100一侧具有容置空间。从而使得退火的过程中，发生热膨胀的焊料层320可以延伸进入容置空间，从而防止其影响第二基片200与第一基片100的键合强度。
在一个实施例中，请参阅图1或图2，容置空间位于第二接触垫400与第二沟槽200a的槽壁之间，焊料层320包覆第二接触垫400的至少部分侧壁。
具体地，第二接触垫400可以设置在第二沟槽200a的中部，而与第二沟槽200a的槽壁间隔设置。而第二沟槽200a内未设有第二接触垫400的空间，即可以形成容置空间。退火的过程中，发生热膨胀的焊料层320可以延伸进入容置空间后，可以将第二接触垫400的至少部分侧壁包覆。此时，可以增加焊料层320与第二接触垫400的接触面积，从而可以降低电阻。
并且，如前述说明，在键合的过程中，通常需要退火。而退火可能会使得焊料层320会发生热膨胀。于此同时，第二接触垫400也可能会发生热膨 胀。尤其是，当第二接触垫400的第二导电部211包括铜等金属层时，其通常也会发生一定程度的热膨胀。
此时，第二接触垫400与容置空间邻接，可以使得容置空间在容置焊料层320的热膨胀部分的同时，还可以对第二接触垫400(尤其是其第二导电部211)的热膨胀部分进行容置。
同时，在传统方式中，将两个基片的金属层(如铜层)直接键合是要精确控制两个基片内的金属层高度。如果金属层低于基片内的沟槽，则可能导致两个金属层接触不上，从而使得电路断路而无法导通。如果金属层高于基片内的沟槽，则可能导致两个基片由于金属层的热应力作用而键合分离，或者与邻近的金属层短路。因此，在传统方式中，对基片内的金属层高度的精度要求较高。
而在本实施例中，通过焊料层320与第二导电层410进行键合，且设有容置空间。
此时，焊料层320在退火过程中，可以发生相对较大的热膨胀。因此，即便第二导电层410低于第二基片200内的第二沟槽200a，或者焊料层320低于第一沟槽100a，焊料层320也比较容易与第二导电层410连接，而不会断路。
同时，由于容置空间的存在，因此即便第二导电层410或焊料层320高于其所在沟槽，但是容置空间可以有效释放热应力，且可以容置热膨胀的部分。因此，可以有效防止键合分离，或者与邻近的导电层短路。
因此，本实施例还可以有效降低对第二沟槽200a以及第二沟槽100a内的填充物高度要求。
当然，在其他实施例中，容置空间的设置形式并不限于此。例如，容置空间也可以为与第二接触垫400距离较近的沟槽。或者，容置空间也可以设置在第一基片100的第一沟槽100a内。此时，例如设置焊料层320与形成在第一沟槽100a侧壁的第一导电层310间隔设置，二者之间的空间即可以作为容置空间。
在一个实施例中，请参阅图1或图2，在容置空间内，第二接触垫400与第二沟槽200a的槽壁之间具有空气间隙。
此时，容置空间未被膨胀的第一接触垫300(主要是其焊料层320)以及第一接触垫300充满，从而使得容置空间内仍然具有空气间隙。
同时，第一基片100可以设有多个并行排布的第一接触垫300，且第二基片200可以设有多个并行排布的第二接触垫400。第一基片100的第一接触垫300与第二基片200的第二接触垫400可以一一对应键合。
在本实施例中，空气间隙的存在，可以使得键合后相邻接触垫结构(包 括第一接触垫300与第二接触垫400)之间的耦合作用降低，从而有效减少相邻接触垫内的信号之间的干扰。
在一个实施例中，请参阅图1或图2，焊料层320的表面超出第一介质层120的表面。
此时，当第二基片200内的第二导电层410高于第二沟槽200a时，由于容置空间的存在，焊料层320超出第一基片200的表面，也并不易引起第一基片100与第二基片200由于热应力而分离。
同时，当第二基片200内的第二导电层410低于第二沟槽200a时，可以更加便于保证焊料层320可以与第二导电层410进行良好的接触。
因此，本实施例可以进一步降低第二基片200内的第二导电层410的高度要求。
在一个实施例中，请参阅图2，第一接触垫300还包括第一扩散阻挡层330，第一导电层310位于第一扩散阻挡层330表面。
为了具有良好的导电性，第一导电层310的材料可以为金属，具体可以铜、钨、铝、银或金等。此时，第一扩散阻挡层330可以有效防止金属扩散，从而保证器件性能。
具体地，第一扩散阻挡层330包括但不限于氮化钛层、钴层、铂层及钛钨层中的至少一种。
在一个实施例中，请参阅图2，第二接触垫400还包括第二扩散阻挡层420，第二导电层410位于第二扩散阻挡层420表面。
为了具有良好的导电性，第二导电层410的材料可以为金属，具体可以铜、铝、银或金等。此时，第二扩散阻挡层420可以有效防止金属扩散，从而保证器件性能。
具体地，第二扩散阻挡层420包括但不限于氮化钛层、钴层、铂层及钛钨层中的至少一种。
在一个实施例中，请参阅图3，提供一种半导体结构的制备方法，包括如下步骤：
步骤S100，提供第一基片100，第一基片100包括第一衬底110以及形成在第一衬底110上的第一介质层120；
步骤S300，请参阅图4d，于第一介质层120内形成第一沟槽100a，且于第一沟槽100a内形成第一接触垫300，第一接触垫300包括第一导电层310与焊料层320，焊料层320位于第一导电层310表面；
步骤S500，提供第二基片200，第二基片200包括第二衬底210以及形成在第二衬底210上的第二介质层220；
步骤S700，请参阅图5c，于第二介质层220内形成第二沟槽200a，且于 第二沟槽200a内形成第二接触垫400，第二接触垫400包括第二导电层410；
步骤S900，请参阅图6、图7以及图1，将第二介质层220与第一介质层210键合，同时将第二导电层410与焊料层320键合。
其中，在步骤S100中，第一基片100包括第一衬底110与第一介质层120。第一衬底110例如可以为硅衬底等半导体衬底。第一介质层120可以包括多个相同或者不同材料的绝缘介质层。第一介质层120与第一衬底110的交界面附近可以形成有半导体器件(如晶体管)。
在步骤S300中，具体地，可以在第一介质层120的远离第一衬底110的一侧，形成第一沟槽100a。然后，在第一沟槽100a内形成第一导电层310与焊料层320。
在步骤S500中，第二基片200包括第二衬底210与第二介质层220。第二衬底210例如可以为硅衬底等半导体衬底。第二介质层220可以包括多个相同或者不同材料的绝缘介质层。第二介质层120与第二衬底110的交界面附近可以形成有半导体器件(如晶体管)。
在步骤S700中，具体地，可以在第二介质层220的远离第二衬底210的一侧，形成第二沟槽200a。然后，在第二沟槽200a内形成第二导电层410。
在步骤900中，首先，请参阅图6，可以将第一基片100的第一介质层120与第二基片200的第二介质220相对。
然后，可以在退火温度下，将第二介质层220与第一介质层120键合，同时将第二导电层410与焊料层320键合(请参阅图1)。
键合时，可以首先通过一定的压力使得第一基片与第二基片初步结合。然后，进行退火。退火温度可以设置为200℃左右(例如180℃-220℃)。此时，在还未达到退火温度之前，第二介质层220与第一介质层120可以在相对较低的温度下即完成键合。而当达到键合退火温度后，焊料层320可以被软化而可以产生形变，从而与第二导电层410进行良好键合。
需要说明的是，在本实施例中，第一基片100与第二基片200可以均是芯片(chip)，此时步骤S900第一基片100与第二基片200键合后可以形成一个封装体。
或者，第一基片100与第二基片200也可以均是晶片(wafer)。此时，第一基片100上可以形成有多个第一芯片，第二基片200上可以形成有多个第二芯片。同时，在步骤S900之后，可以对键合后的结构进行切割，而形成多个封装体。每个封装体均包括通过第一键合结构以及第二键合结构而键合在一起的第一芯片与第二芯片。
或者，也可以是第一基片100与第二基片200中的一者为从晶片上切割下来的芯片，另一者为晶片。这里以第一基片100为芯片，第二基片200为 晶片为例进行说明。此时，第二基片200可以包括多个第二芯片。多个晶片上切割下来的第一基片100(芯片)可以排列好组成一个伪晶片，然后在步骤S900中伪晶片中的各个第一基片100与第二基片200(晶片)进行键合。之后，可以再进行切割，形成多个封装体。每个封装体均包括通过第一键合结构以及第二键合结构而键合在一起的第一基片(芯片)与第二芯片。
在本实施例中，在第二导电层410与焊料层320键合的同时，第一介质层120与第二介质层220键合，从而使得第一基片100与第二基片200的各个位置处，均通过键合方式结合，从而有效降低第一基片100与第二基片200结合后形成的器件厚度。
同时，在第一基片100的第一沟槽100a内形成了位于第一导电层310表面的焊料层320，然后将将第二基片200上的第二导电层410与第一基片100上的焊料层320键合。此时，由于焊料层320具有较好的接合性，从而可以将第一基片100于第二基片200良好的粘结在一起。同时，焊料层320的熔点通常较低，从而使得在较低温度(如200℃左右)条件下退火即可以实现键合。此时，可以有效防止基片上的器件(如DRAM)性能的退化。
在一个实施例中，步骤S700之后，还包括：
步骤S810，请参阅图5d，于第二接触垫400周围形成容置空间。
具体地，容置空间可以呈沟槽状等，从而可以对热膨胀后的焊料层320进行容置。
此时，步骤S900中，将第二导电层410与焊料层320键合时，焊料层320可以热膨胀而延伸至容置空间，从而可以防止其影响第二基片200与第一基片100的键合强度。
在一个实施例中，步骤S810包括：
步骤S811，于第二基片200表面形成图形化光阻(未图示)，图形化光阻具有开口，开口所在区域大于且包围第二接触垫400所在区域；
步骤S812，基于图形化光阻，对第二基片200进行刻蚀，扩大第二沟槽200a，扩大后的第二沟槽200a的槽壁与第二接触垫400之间区域形成容置空间(请参阅图5d)。
具体地，步骤S700可以先通过光刻、刻蚀等工艺在第二介质层220的远离第二衬底210的一侧，形成第二沟槽200a。然后，在第二沟槽200a表面以及第二介质层220表面形成第二导电材料层411。然后可以通过化学机械抛光(CMP)等方式去除在第二沟槽200a外的第二导电材料层411，从而形成第二导电层410。此时，第二导电层410表面与第二介质层220表面齐平。
因此，此时步骤S700中的第二沟槽200a的形状，决定了第二导电层410的形状。
具体地，请参阅图7，第二导电层410的形状可以为方形或圆形或者其他形状等,各种不同形状可以由光刻定义出来。这里对第二导电层410的具体形状并不做限制，其可以根据实际需求设定。
之后，在步骤S811中，可以在第二基片200的第二介质层220表面形涂布光刻胶。然后经过光刻工艺形成图形化光阻。
图形化光阻开口所在区域大于且包围第二接触垫400所在区域，从而使得图形化光阻开口完全暴露第二接触垫400，且暴露第二接触垫400周围的部分第二介质层220。
在步骤S812中，对第二基片200进行刻蚀时，第二接触垫400与第二基片200(具体为其第二介质层220)具有较大选择刻蚀比，从而不会被刻蚀去除。而第二接触垫400周围的部分第二介质层220被刻蚀去除，从而使得第二接触垫400周围被挖空，其所在的第二沟槽200a被扩大。被扩大后的第二沟槽200a的宽度可为100nm～10000nm，深度可为100nm～1000nm。
被扩大后的第二沟槽200a的宽度可以与第一沟槽100a相同。当然，二者也可以不同，这里对此并没有限制。
扩大后的第二沟槽200a的槽壁与第二接触垫400之间区域，即被挖空的区域，形成容置空间。
此时，由于键合退火过程中的热膨胀作用，步骤S900将第二导电层410与焊料层320键合之后，焊料层320包覆第二接触垫400的至少部分侧壁。
在本实施例中，通过对第二基片200的二次刻蚀，简便有效地形成了第二接触垫400周围的容置空间。且此时，请参阅图5d，第二接触垫400与容置空间邻接，可以使得焊料层320包覆第二接触垫400的至少部分侧壁，从而有效增加二者的接触面积，减低电阻。且第二接触垫400与容置空间邻接，可以使得容置空间在容置焊料层320的热膨胀部分的同时，还可以对第二接触垫400(尤其是其第二导电部211)的热膨胀部分进行容置。并且，可以有效降低对第二沟槽200a以及第二沟槽100a内的填充物高度要求。
在其他实施例中，也可以通过其他方式形成第二沟槽200a以及其内的周围具有容置空间的第二接触垫400，例如也可以在步骤S700中通过一次刻蚀，形成开口较大的第二沟槽200a。然后通过掩膜板的遮盖，而只在第二沟槽200a中间的局部区域沉积第二导电层410等，从而形成第二接触垫400。
在一个实施例中，请参阅图1，步骤S900将第二导电层410与焊料层320键合之后，第二接触垫400与第二沟槽200a的槽壁之间具有空气间隙。
即，键合时退火造成的焊料层320等的膨胀，并未将第二接触垫400周围的容置空间占满。
可以理解的是，退火会造成焊料层320等膨胀，退火后，温度降低，焊 料层320等的体积可能会有所降低，但是仍然要大于未退火之前的体积。
此时，空气间隙的存在，可以使得键合后相邻接触垫结构(包括第一接触垫300与第二接触垫400)之间的耦合作用降低，从而有效减少相邻接触垫内的信号之间的干扰。
在一个实施例中，步骤S300包括：
步骤S310，请参阅图4a，于第一介质层120内形成第一沟槽100a；
步骤S330，请参阅图4b，于第一沟槽100a内以及第一介质层120上依次形成第一导电材料层311与焊料材料层321，其中，第一导电材料层分布在所述第一沟槽的侧壁表面和底部表面，第一沟槽中未被所述第一导电材料层覆盖的部分形成空隙，所述空隙内具有焊料材料层321；
步骤S350，请参阅图4c，进行第一平坦化处理，去除第一沟槽100a外的第一导电材料层311与焊料材料层321，以形成第一导电层310与焊料层320。
其中，在步骤S310中，请参阅图4a，可以通过光刻、刻蚀等工艺在第一介质层120的远离第一衬底110的一侧，形成第一沟槽100a。此时，第一沟槽100a的形状，决定了第一沟槽100a内的第一接触垫300的形状。
具体地，请参阅图7，第一接触垫300的形状可以为方形或圆形或者其他形状等,各种不同形状可以由光刻定义出来。这里对第一接触垫300的具体形状并不做限制，其可以根据实际需求设定。
在步骤S330中，请参阅图4b，可以通过溅射或者电镀等方式，依次形成第一导电材料层311与焊料材料层321。
在步骤S350中，请参阅图4c，可以通过化学机械抛光(CMP)等方式，进行第一平坦化处理。化学机械抛光可以停止在第一基片100的第一介质层120上，从而使得第一沟槽100a外的第一导电材料层311与焊料材料层321均可以被去除。而保留在第一沟槽100a内的第一导电材料层311形成第一导电层310，保留在第一沟槽100a内的焊料材料层321形成焊料层320。
在一个实施例中，步骤S350之后，还包括：
步骤S360，请参阅图4d，进行回流处理，以使得焊料层320表面凸起而超出第一介质层120表面。
此时，无论第二基片200上的第二导电层410低于第二沟槽200a，还是高于第二沟槽，焊料层320均比较容易与第二基片200上的第二导电层410键合。
当然，在一些实施例中，也可以不进行回流处理，而是在进行第一平坦化处理后，即通过焊料层320与第二导电层410键合，这里对此并没有限制。
在一个实施例中，步骤S310之后，还包括：
步骤S320，于第一沟槽100a表面以及第一介质层120表面形成第一阻挡材料层(未图示)。
同时，步骤S330包括：于第一阻挡材料层表面依次形成第一导电材料层311与焊料材料层321。
此时，步骤S350平坦化处理之后，第一沟槽100a外的第一阻挡材料层被去除。而保留在第一沟槽100a内的第一阻挡材料层形成第一扩散阻挡层330。
在本实施例中，请参阅图8，第一基片100上形成的第一接触垫300包括第一扩散阻挡层330。第一扩散阻挡层330可以有效防止第一导电层310中的金属扩散。
在一个实施例中，步骤S700包括：
步骤S710，于第二介质层220内形成第二沟槽200a；
步骤S720，于第二沟槽200a表面以及第二介质层220表面形成依次形成第二阻挡材料层(未图示)以及第二导电材料层411；
步骤S730，进行第二平坦化处理，去除第二沟槽200a外的第二阻挡材料层以及第二导电材料层411，以形成第二扩散阻挡层420以及第二导电层410。
其中，在步骤S710中，可以通过光刻、刻蚀等工艺在第二介质层220的远离第二衬底210的一侧，形成第二沟槽200a。
在步骤S720中，可以通过溅射或者电镀等方式，依次形成第二阻挡材料层以及第二导电材料层411。
在步骤S730中，可以通过化学机械抛光(CMP)等方式，进行第二平坦化处理。化学机械抛光可以停止在第二基片100的第二介质层220上，从而使得第二沟槽100a外的第二阻挡材料层以及第二导电材料层411均可以被去除。而保留在第二沟槽200a内的第二阻挡材料层形成第二阻挡层420，保留在第二沟槽200a内的第二导电材料层411形成第二导电层410。
在本实施例中，请参阅图9，第二基片200上形成的第二接触垫400包括第二扩散阻挡层420。第二扩散阻挡层420可以有效防止第二导电层410中的金属扩散。
在一个实施例中，第一基片100包括第一衬底110与第一介质层120，第一沟槽100a形成于第一介质层120内,。第二基片200包括第二衬底210与第二介质层220，第二沟槽200a形成于第二介质层220内。
步骤S900，请参阅图1，将第二导电层410与焊料层320键合的同时，也将第二介质层220与第一介质层110键合，从而将第一基片100与第二基片200更加良好的结合。
应该理解的是，虽然图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (15)

  1. 一种半导体结构，包括：
    第一基片，所述第一基片包括第一衬底以及所述第一衬底上的第一介质层，所述第一介质层内具有第一沟槽，所述第一沟槽内设有第一接触垫；
    第二基片，所述第二基片包括第二衬底以及所述第二衬底上的第二介质层，所述第二介质层内具有第二沟槽，所述第二沟槽内设有第二接触垫；
    基片键合结构，所述基片键合结构包括第一键合结构以及第二键合结构，所述第一介质层和所述第二介质层键合形成所述第一键合结构，所述第一接触垫与所述第二接触垫键合形成所述第二键合结构；
    其中，所述第一接触垫包括第一导电层和位于所述第一导电层表面的焊料层，所述第二接触垫包括第二导电层，所述焊料层和所述第二导电层键合形成所述第二键合结构。
  2. 根据权利要求1所述的半导体结构，其中，所述第二基片朝向所述第一基片一侧具有容置空间，所述容置空间位于所述第二接触垫周围，所述焊料层延伸至所述容置空间。
  3. 根据权利要求2所述的半导体结构，其中，所述容置空间位于所述第二接触垫与所述第二沟槽的槽壁之间，所述焊料层包覆所述第二接触垫的至少部分侧壁。
  4. 根据权利要求3所述的半导体结构，其中，在所述容置空间内，所述第二接触垫与所述第二沟槽的槽壁之间具有空气间隙。
  5. 根据权利要求1所述的半导体结构，其中，所述第一导电层分布在所述第一沟槽的侧壁表面和底部表面，所述第一沟槽中未被所述第一导电层覆盖的部分形成空隙，所述空隙内具有所述焊料层。
  6. 根据权利要求5所述的半导体结构，其中，所述焊料层还同时覆盖所述第一导电层的顶表面，所述焊料层、所述第一导电层和所述第二导电层键合形成所述第二键合结构。
  7. 根据权利要求1所述的半导体结构，其中，
    所述第一接触垫还包括第一扩散阻挡层，所述第一导电层位于所述第一扩散阻挡层表面；
    所述第二接触垫还包括第二扩散阻挡层，所述第二导电层位于所述第二扩散阻挡层表面。
  8. 一种半导体结构的制备方法，包括：
    提供第一基片，所述第一基片包括第一衬底以及形成在所述第一衬底上的第一介质层；
    于所述第一介质层内形成第一沟槽，且于所述第一沟槽内形成第一接触 垫，所述第一接触垫包括第一导电层与焊料层，所述焊料层位于所述第一导电层表面；
    提供第二基片，所述第二基片包括第二衬底以及形成在所述第二衬底上的第二介质层；
    于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫，所述第二接触垫包括第二导电层；
    将所述第二介质层与所述第一介质层键合，形成第一键合结构，同时将所述第一接触垫与所述第二接触垫键合，所述第一导电层、所述第二导电层和所述焊料层形成第二键合结构。
  9. 根据权利要求8所述的半导体结构的制备方法，其中，于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫之后，包括：
    于所述第二接触垫周围形成容置空间；
    将所述第二导电层与所述焊料层键合时，所述焊料层延伸至所述容置空间。
  10. 根据权利要求9所述的半导体结构的制备方法，其中，于所述第二导电层周围形成容置空间，包括：
    于所述第二基片表面形成图形化光阻，所述图形化光阻具有开口，所述开口所在区域大于且包围所述第二接触垫所在区域；
    基于所述图形化光阻，对所述第二基片进行刻蚀，扩大所述第二沟槽，扩大后的所述第二沟槽的槽壁与所述第二接触垫之间区域形成所述容置空间；
    将所述第二导电层与所述焊料层键合之后，所述焊料层包覆所述第二接触垫的至少部分侧壁。
  11. 根据权利要求10所述的半导体结构的制备方法，其中，将所述第二导电层与所述焊料层键合之后，所述第二接触垫与所述第二沟槽的槽壁之间具有空气间隙。
  12. 根据权利要求8所述的半导体结构的制备方法，其中，于所述第一介质层内形成第一沟槽，且于所述第一沟槽内形成第一接触垫，包括：
    于所述第一介质层内形成第一沟槽；
    于所述第一沟槽内以及所述第一介质层上依次形成第一导电材料层与焊料材料层；
    进行第一平坦化处理，去除所述第一沟槽外的所述第一导电材料层与所述焊料材料层，以形成所述第一导电层与所述焊料层。
  13. 根据权利要求12所述的半导体结构的制备方法，其中，所述进行第一平坦化处理之后，还包括：
    进行回流处理，以使得所述焊料层表面凸起而超出所述第一介质层表面。
  14. 根据权利要求12所述的半导体结构的制备方法，其中，
    于所述第一介质层内形成第一沟槽之后，包括：
    于所述第一沟槽表面以及所述第一介质层表面形成第一阻挡材料层；
    于所述第一沟槽内以及所述第一介质层上依次形成第一导电材料层与焊料材料层，包括：
    于所述第一阻挡材料层表面依次形成第一导电材料层与焊料材料层；
    所述第一阻挡材料层在所述平坦化处理之后，形成第一扩散阻挡层。
  15. 根据权利要求8所述的半导体结构的制备方法，其中，于所述第二介质层内形成第二沟槽，且于所述第二沟槽内形成第二接触垫，包括：
    于所述第二介质层内形成第二沟槽；
    于所述第二沟槽表面以及所述第二介质层表面形成依次形成第二阻挡材料层以及第二导电材料层；
    进行第二平坦化处理，去除所述第二沟槽外的所述第二阻挡材料层以及所述第二导电材料层，以形成第二扩散阻挡层以及第二导电层。
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CN109309074A (zh) * 2017-07-27 2019-02-05 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
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