JP2021064782A - チップのパッケージング方法及びパッケージング構成 - Google Patents

チップのパッケージング方法及びパッケージング構成 Download PDF

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Abstract

【課題】チップ内部の回路のサイズが、チップの体積が縮むに連れて小さくなければならないために回路の性能を確保することができないという問題を解決すること。【解決手段】ウェハのパッドに不活性化層を配置し、不活性化層に第１接合層を形成し、基板に第２接合層を形成し、第１接合層と第２接合層との接合を介して、基板とウェハとを接合しパッケージングしており、パッドと接合層との間には不活性化層が設けられるから、不活性化層は、パッドを接合層ではなく、導電構成のみとして機能させ、これによって、パッドの上方且つ接合層から避けた位置にシリコン貫通孔を配置し、ウェハと基板との間の機能回路領域をチップのパッケージング構成の外部に電気的に接続させ、即ち、シリコン貫通孔をパッドの上方に配置する。【選択図】図２

Description

本発明は半導体機器製造という技術分野に関わり、特にチップのパッケージング方法及びパッケージング構成に関する。
半導体チップのパッケージング過程において、一般的なウェハ接合工程を利用して、接合材質によって、製造された２つのウェハを接合させ、接合されたウェハでの機能回路を外部に接続して、信号の伝達を実現するために、従来技術において、いろんな方式で実現する。
半導体機器の体積が漸減するにつれて、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａｓ：シリコン貫通ビア）技術はだんだん主流技術になっている。図１は、従来技術においてＴＳＶによって形成された弾性表面波フィルタのチップのパッケージング構成の模式図であり、接着剤０３を介してウェハ０１とパッケージング基板０２とが接合され、そして、シリコン貫通孔に導電物質０４と銅柱０５を充填することで、回路における構成をチップの外部に接続し、ボールマウント（ｂａｌｌ ｍｏｕｎｔ）によって、完全なフィルタチップを形成する。
ただし、チップの体積が小さくなるにつれて、前記構成における回路構成も小さくなり、回路の性能を保証することができない。
これに鑑みると、従来技術における、チップ内部の回路のサイズが、チップの体積が縮むに連れて小さくなければならないために回路の性能を確保することができないという問題を解決するために、本発明はチップのパッケージング方法及びパッケージング構成を提供する。
前記目的を実現するために、本発明は以下の技術案を提供し、
チップのパッケージング方法であって、前記方法において、
ウェハを提供し、前記ウェハは対向配置された第１表面と第２表面とを有し、前記ウェハの第１表面には、少なくとも２つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成され、
前記パッドに不活性化層を形成し、
前記不活性化層に第１接合層を形成し、
基板を提供し、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には第２接合層が形成され、
前記第１接合層と前記第２接合層とを接合させ、前記第３表面と、前記不活性化層の前記ウェハから離反した表面とを貼り合わせ、
前記基板を薄くすることで、薄くされた基板を取得し、
開孔を作り出し、前記開孔は少なくとも順に前記基板、前記不活性化層を貫通し、前記パッドを露出させ、
前記開孔を充填し、
隣接する前記パッドの間の領域に沿って切断することで、複数のチップのパッケージング構成を形成する。
好ましくは、前記前記不活性化層に第１接合層を形成し、具体的に、
前記不活性化層に第１凹溝を開けて、
象嵌工程で前記第１凹溝を充填し、前記第１接合層を形成し、前記第１接合層の前記不活性化層から離反した表面を、前記不活性化層の前記パッドから離反した表面に合わせる。
好ましくは、前記第１接合層を形成した後、さらに、
前記第１接合層を前記不活性化層の表面に合わせるように、前記第１接合層と前記不活性化層の表面を平坦化することを含む。
好ましくは、基板を提供し、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内に第２接合層が形成されることは、具体的に、
対向配置された第３表面と第４表面とを有する基板基体を提供し、
前記第３表面に第２凹溝を開け、
象嵌工程で前記第２凹溝を充填することで、前記第２接合層を形成し、前記第２接合層は前記基板から離反した表面が、前記第３表面に合わせることを含む。
好ましくは、さらに、
前記第３表面に第３凹溝を設け、前記第３凹溝の位置と、接合された前記ウェハでの機能回路領域の位置とは対向配置されることを含む。
好ましくは、前記第２接合層を形成した後、さらに、
前記第２接合層を前記基板基体の表面に合わせるように、前記第２接合層と前記基板基体の表面を平坦化することを含む。
好ましくは、開孔を作り出すことは、具体的に、
前記薄くされた基板の前記第３表面から離反した表面で、エッチング工程を介して、順に前記基板、前記第２接合層及び前記不活性化層に対してエッチングを行って、前記パッドを露出させるように、開孔を形成する。
好ましくは、開孔を作り出すことは、具体的に、
前記薄くされた基板の前記第３表面から離反した表面で、エッチング工程を介して、順に前記基板、前記第２接合層、前記第１接合層及び前記不活性化層に対してエッチングを行うことで、前記パッドを露出させるように、開孔を形成することを含む。
好ましくは、さらに、
充填された開孔の上方にボールマウントを行うことを含む。
好ましくは、前記第１接合層和及び前記第２接合層の材質は、同じような金属材質である。
好ましくは、前記第１接合層の材質は銅、金または銅スズ合金を含む。
本発明はさらに、前記のいずれか１項に記載のチップのパッケージング方法で製造され形成されたチップのパッケージング構成を提供し、前記チップのパッケージング構成は、
対向配置されたウェハ及び基板であって、前記ウェハの前記基板に向かう表面には、機能回路領域と、前記機能回路領域の周囲にあるパッドとが配置されるウェハ及び基板と、
前記パッドに位置するとともに、前記基板表面に貼り合わせた不活性化層と、
前記不活性化層の前記ウェハから離反した表面内にある第１接合層と、
前記基板の、前記ウェハに向かう表面内にある第２接合層であって、前記第１接合層と前記第２接合層との間には接合界面が形成される第２接合層と、
前記基板内にある導電構成であって、少なくとも前記基板と前記不活性化層を貫通するとともに、前記パッドに電気的に接続される導電構成と、を備える。
好ましくは、さらに、前記導電構成にあるマウントボールを有する。
好ましくは、前記第１接合層の厚さ範囲は１００ｎｍ〜１０００ｎｍであり、端点値が含まれる。
好ましくは、前記不活性化層の厚さ範囲は１μｍ〜５μｍであり、端点値が含まれる。
好ましくは、前記不活性化層の材質は、Ｓｉ、アモルファス状態のＡｌＮ、Ｓｉ３Ｎ４または酸化シリコンを含む。
好ましくは、前記第１接合層と前記第２接合層との材質は同様である。
好ましくは、前記第１接合層の材質は銅、金または銅スズ合金を含む。
好ましくは、前記第２接合層の厚さ範囲は１μｍ〜５μｍであり、端点値が含まれる。
好ましくは、前記基板の厚さ範囲は３０μｍ〜１００μｍであり、端点値が含まれる。
好ましくは、前記基板の、前記ウェハに向かう表面に、且つ前記機能回路領域に対応する領域にはさらに第３凹溝が設けられる。
好ましくは、前記チップのパッケージング構成はフィルタを有するチップであり、前記フィルタに対応する前記機能回路領域は、共振回路である。
好ましくは、前記基板はウェハ構成であり、前記ウェハ構成は、
対向配置された第１表面及び第２表面であって、前記第１表面には少なくとも２つの第２機能回路領域と、前記第２機能回路領域の周囲にある複数の第２パッドが形成される第１表面及び第２表面と、
前記第２パッドに形成された第２不活性化層であって、前記第２接合層は前記第２不活性化層の前記第２パッドから離反した表面内にある第２不活性化層と、を備える。
前記技術案から分かるように、本発明により提供されたチップのパッケージング方法において、ウェハのパッドに不活性化層を配置し、不活性化層に第１接合層を形成し、基板に第２接合層を形成し、第１接合層と第２接合層との接合を介して、基板とウェハとを接合してパッケージングしており、パッドと接合層との間には不活性化層が設けられるから、不活性化層は、パッドを接合層ではなく、導電構成のみとして機能させ、パッドの上方且つ接合層から避けた位置にシリコン貫通孔を配置し、ウェハと基板との間の機能回路領域をチップのパッケージング構成の外部に電気的に接続させ、即ち、シリコン貫通孔をパッドの上方に配置し、銅柱を配置することで機能回路領域の面積を占有する必要がなくなり、機能回路領域の利用面積を向上させ、チップの体積が小さくなる際、機能回路領域もそれに連れて小さくなることを避け、さらにチップの回路性能を保証する。
本発明の実施例または従来技術における技術案をより明確に説明するために、以下に実施例または従来技術の記載にとって必要な図面を簡単に紹介し、明らかに、以下の記載における図面は、本発明の実施例のみであり、当業者にとって、進歩性に値する労働をしない前提で、さらに提供された図面に応じて他の図面を取得できる。
従来技術により提供されたチップのパッケージング構成の模式図である。 本発明の実施例により提供されたチップのパッケージング方法のフローチャートである。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング方法に対応する工程図である。 本発明の実施例により提供されたチップのパッケージング構成の模式図である。 本発明の実施例により提供された他のチップのパッケージング構成の模式図である。 本発明の実施例により提供された他のチップのパッケージング構成の模式図である。 本発明の実施例により提供された他のチップのパッケージング構成の模式図である。
背景技術に記載されるように、従来技術におけるチップのパッケージング構成はチップの体積が縮むに連れて小さくなり、回路構成もそれとともに小さくなり、回路の性能を保証することができない。
発明者が発見したように、前記現象の出現原因は以下の通り、図１に示すように、回路構成をチップの外部に連通させるために、ウェハ０１とパッケージング基板０２との間に銅柱０５を配置してから、銅柱の上方にシリコン貫通孔０４を形成し、このように、銅柱０５の配置は回路構成の一部の空間を占めることで、回路構成はチップの体積が小さくなるに連れて小さくなり、小さくなった回路構成の間のショートのリスクが増えるから、性能が需求を満たすことができない。
これに基づき、本発明はチップのパッケージング方法を提供し、前記方法において、
ウェハを提供し、前記ウェハは対向配置された第１表面と第２表面とを有し、前記ウェハの第１表面には、少なくとも２つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成され、
前記パッドに不活性化層を形成し、
前記不活性化層に第１接合層を形成し、
基板を提供し、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には第２接合層が形成され、
前記第１接合層と前記第２接合層とを接合させ、前記第３表面と、前記不活性化層の前記ウェハから離反した表面とを貼り合わせ、
前記基板を薄くすることで、薄くされた基板を取得し、
開孔を作り出し、前記開孔は少なくとも順に前記基板、前記不活性化層を貫通し、前記パッドを露出させ、
前記開孔を充填し、
隣接する前記パッドの間の領域に沿って切断することで、複数のチップのパッケージング構成を形成する。
本発明により提供されたチップのパッケージング方法において、ウェハのパッドに不活性化層を配置し、不活性化層に第１接合層を形成し、基板に第２接合層を形成し、第１接合層と第２接合層との接合を介して、基板とウェハとを接合しパッケージングしており、パッドと接合層との間には不活性化層が設けられるから、不活性化層は、パッドを接合層ではなく、導電構成のみとして機能させ、パッドの上方且つ接合層から避けた位置にシリコン貫通孔を配置し、ウェハと基板との間の機能回路領域をチップのパッケージング構成の外部に電気的に接続させ、即ち、シリコン貫通孔をパッドの上方に配置しており、銅柱を配置することで機能回路領域の面積を占有する必要がなくなり、機能回路領域の利用面積を向上させ、チップの体積が小さくなる際、機能回路領域もそれに連れて小さくなることを避け、さらにチップの回路性能を保証する。
その同時に、本出願により提供されたチップのパッケージング方法において、接合層によってウェハと基板との接合を実現し、金属の接合作用力が大きいことから、チップの確実性を向上させる。
以下は本発明の実施例における図面を参照し、本発明の実施例における技術案を明らか且つ完全に記載し、明らかに、記載の実施例は全ての実施例ではなく、本発明の一部の実施例のみである。本発明における実施例に基づき、当業者が進歩性に値する労働をしない前提で取得した他の全ての実施例は、いずれも本発明の保護範囲に該当する。
図２を参照し、図２は本発明の実施例により提供されたチップのパッケージング方法のフローチャートであり、前記チップのパッケージング方法は以下のステップを有する。
Ｓ１０１：ウェハを提供する。
前記ウェハは対向配置された第１表面と第２表面とを有し、前記ウェハの第１表面には、少なくとも２つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成される。
説明しようとするのは、本発明の実施例はチップの具体的なタイプを限定するものでなく、フィルタチップを例として説明し、フィルタチップは弾性表面波またはバルク音波という原理によって設計することで得られており、パッケージングする場合、共振回路ユニットの側に、いずれの媒体も接触していない空気室を形成することで、音波は伝導及び消費されることがなく、且つ設計されたモードに応じて共振するように保証し、これによって、必要な周波数出力を取得するから、全てのフィルタチップをパッケージングする場合、共振ユニットの側は１つの空胴を必要とする。
図３を参照し、図３はウェハの断面構成模式図であり、ウェハは対向配置された第１表面と第２表面を有し、図３において第１表面は上面で、第２表面は下面であり、本実施例において符号で示されていない。ウェハ１の第１表面にはフィルタの共振回路１１とパッド１２とが形成され、説明しようとするのは、ウェハを切断する前に、一般的に、ウェハにアレイ配置されたフィルタユニット１０を設けることで、量産を実現する。フィルタユニット１０はいずれも共振回路１１とパッド１２とを有する。
本実施例において、フィルタチップに対応する機能回路領域は共振回路であり、他の実施例において、チップ機能に対する設計の違いに応じて、機能回路領域の回路は異なる構成であってもよい。
Ｓ１０２：前記パッドに不活性化層を形成する。
図４に示すように、パッド１２に不活性化層２を形成し、説明しようとするのは、不活性化層２はパッドの一部の領域をカバーし不活性化、絶縁という作用を実現すればよく、本実施例において、不活性化層の具体的な位置を限定していない。本実施例において、不活性化層の形成工程は堆積工程であってもよく、堆積するようにパッドの表面に不活性化層を形成する。不活性化層の材質はＳｉ、アモルファス状態のＡｌＮ、Ｓｉ３Ｎ４または酸化シリコンのうちの１種であってもよい。不活性化層の堆積をうまく実施するために、好ましくは、隣接する２つの機能回路領域の間のパッドに形成された不活性化層は、１つの領域として接続されることで、不活性化層の製造がうまく実施される。
本実施例において、前記不活性化層の具体的な厚さを限定するものでなく、形成されたチップ構成の違いに応じて、異なる厚さを配置してもよく、説明しようとするのは、フィルタチップを例として、フィルタチップの共振回路は空胴内に配置されなければならないから、本実施例において、不活性化層の厚さによって、形成された空胴の厚さを制御できる。本実施例において、好ましくは、不活性化層の、端点値が含まれた厚さの範囲は１μｍ〜５μｍである。
Ｓ１０３：前記不活性化層に第１接合層を形成する。
説明しようとするのは、本実施例において、第１接合層の形成の具体的な方式を限定するものではなく、後続を保証するために、第１接合層と第２接合層とを接合した後、基板の表面と不活性化層の表面とを貼り合わせる。
図５を参照し、本実施例において、不活性化層２に第１接合層を形成することは、具体的に以下のように形成すればよく、即ち、前記不活性化層２に第１凹溝２０を設けて、実施例において、第１凹溝の位置を限定するものではなく、所定の接合位置に応じて設計すればよい。
図６に示すように、象嵌工程で前記第１凹溝２０を充填することで、前記第１接合層３を形成し、前記第１接合層３の前記不活性化層２から離反した表面を、前記不活性化層２の前記パッド１２から離反した表面に合わせる。即ち、図６中に示すように、第１接合層３を不活性化層２の上面に合わせる。
前記象嵌工程は、第１接合層を前記不活性化層の表面に合わせるように、第１接合層材質を前記第１凹溝内に嵌め込む。
第１接合層と第２接合層との接合をより確実にするために、本実施例においてさらに、前記第１接合層を前記不活性化層の表面に合わせるように、前記第１接合層と前記不活性化層の表面を平坦化することを含む。
本実施例において、好ましくは、前記第１接合層の形成は蒸着工程を介して形成されてもよい。
説明しようとするのは、不活性化層の不活性化作用を保証するために、前記第１凹溝の底部はパッドの上方にあり、且つ第１接合層とパッドとの間に不活性化層を残すように保証しなければならない。本実施例において、好ましくは、第１接合層の厚さ範囲は１００ｎｍ〜１０００ｎｍであり、端点値が含まれる。
Ｓ１０４：基板を提供し、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には第２接合層が形成される。
本実施例において、基板の提供は以下を含む。
対向配置された第３表面と第４表面とを有する基板基体を提供し、
図７に示すように、基板４の第３表面に第２凹溝４０を開けて、
図８に示すように、象嵌工程で前記第２凹溝４０を充填することで、前記第２接合層５を形成し、前記第２接合層５は前記基板４の表面から離反し、前記第３表面に合わせる。即ち、図８に示すように、第２接合層５の上面を基板４の上面に合わせる。
本実施例において、第２接合層５の位置は第１接合層３の位置に応じて、相応的に配置される。
また、第１接合層と第２接合層とを接合した後、基板の第３表面と不活性化層の表面とが貼り合わせられることを保証するために、さらに、前記第２接合層を前記基板基体の表面に合わせるように、前記第２接合層と前記基板基体の表面を平坦化することを含む。
説明しようとするのは、フィルタチップの空胴を形成する際、不活性化層の厚さを制御することで、空胴の厚さを制御できることに加えて、さらに、前記第３表面に第３凹溝を開けて、前記第３凹溝の位置と、接合された前記ウェハでの機能回路領域の位置とは対向配置されることを含む。
第３凹溝を配置することで、空胴の厚さが大きいフィルタチップを形成し、本実施例において、第３凹溝の形状を限定するものではなく、第３表面に垂直な断面図において、第３凹溝は角形、または弧形の凹溝であってもよく、本実施例はこれについて限定するものではない。
Ｓ１０５：前記第１接合層と前記第２接合層とを接合させ、前記第３表面と、前記不活性化層の前記ウェハから離反した表面とを貼り合わせる。
図９に示すように、接合工程で、第１接合層と第２接合層とを接合するとともに、不活性化層の表面と基板の表面とをぴったりと貼り合わせる。
本実施例において、第１接合層及び第２接合層の材質を限定するものではなく、好ましくは、第１接合層及び第２接合層の材質は同じような金属材質である。本実施例において、金属材質によって接合すると、形成されるのは金属接合であり、接着剤による形成される他の接合構成よりも、金属接合は確実であるから、チップのパッケージング構成は高い確実性を有する。本実施例において、より好ましくは、前記第１接合層の材質は銅、金または銅スズ合金を含む。
本発明の実施例において、第１接合層及び第２接合層のウェハでの投影面積の大きさ、並びに、第１接合層及び第２接合層の具体的な位置を限定するものではなく、両者を接合した後、ウェハと基板とを接合すればよく、チップの確実性を保証する。
Ｓ１０６：前記基板を薄くすることで、薄くされた基板を取得する。
図１０に示すように、後続の開孔の作り出しのために準備するように、基板を薄くするから、薄くされた基板４’の厚さは開孔の要求に達する。本実施例において、薄くされた基板の具体的な厚さを限定するものではなく、後続の開孔の作り出しをうまく実施して、チップの確実性の要求を満たすために、好ましくは、薄くされた基板の、厚さＨの範囲は３０μｍ〜１００μｍであり、端点値が含まれる。
Ｓ１０７：開孔を作り出し、前記開孔は少なくとも前記基板、前記不活性化層を貫通し、前記パッドを露出させる。
図１１に示すように、基板の薄くされた面からエッチングを行って、順に基板基体と不活性化層に対してエッチングを行うことで、開孔６を取得し、開孔６はパッド１２を露出させる。
説明しようとするのは、本実施例において、開孔の位置は第１接合層と第２接合層に接触しておらず、基板と不活性化層のみを貫通してもよい。開孔の側壁は単独に第１接合層、または単独に第２接合層に接触し、或いは、第１接合層と第２接合層にいずれも接触してもよく、本実施例はこれについて限定するものではない。
説明しようとするのは、前記薄くされた基板の前記第３表面から離反した表面で、エッチング工程を介して、順に前記基板、前記第２接合層及び前記不活性化層に対してエッチングを行って、前記パッドを露出させるように、開孔を形成する。
本発明の他の実施例において、回路内部の構成を導出することで、アースするために、本実施例において、さらに、図１２に示すように、前記薄くされた基板４’の前記第３表面から離反した表面で、エッチング工程を介して、順に前記基板４’、前記第２接合層５、前記第１接合層３及び前記不活性化層２に対してエッチングを行うことで、前記パッド１２を露出させ、開孔を形成する。即ち、後続で開孔を充填した後、開孔内の金属が第１接合層及び第２接合層の金属に電気的に接続されることで、アースを実現する。
または、開孔を作り出す際、基板、第２接合層、不活性化層のみを貫通し、または、開孔を作り出す際、基板、第１接合層、不活性化層のみを貫通してもよい。本実施例はこれについて限定するものではなく、ただアースをするように配置する場合、金属接合層を併せてアースリングとして機能させることで、さらにチップの空間を節約する。
Ｓ１０８：前記開孔を充填する。
前記開孔に導電材料を充填し、導電構成７を形成し、ウェハでのパッドを外部に電気的に接続させる。本実施例において、他の素子に直接的に電気的に接続されるチップ構成を形成するために、開孔を充填し、導電構成を形成した後、さらに、充填された開孔の上方にボールマウントを行って、マウントボールが導電構成に電気的に接続されることを含む。図１３を参照すればよい。
Ｓ１０９：隣接する前記パッドの間の領域に沿って切断することで、複数のチップのパッケージング構成を形成する。
図１３の点線を参照し、点線はウェハの切断線であり、ウェハを切断することで、複数の単独のチップのパッケージング構成を得る。図１４は、本発明の実施例により提供されたチップのパッケージング構成の模式図である。
本発明の実施例により提供されたチップのパッケージング方法は、ウェハのパッドに不活性化層を配置し、不活性化層に第１接合層を形成し、基板に第２接合層を形成し、第１接合層と第２接合層との接合を介して、基板とウェハとを接合してパッケージングし、パッドと接合層との間には不活性化層が設けられるから、不活性化層は、パッドを接合層ではなく、導電構成のみとして機能させ、これによって、パッドの上方且つ接合層から避けた位置にシリコン貫通孔を配置し、ウェハと基板との間の機能回路領域をチップのパッケージング構成の外部に電気的に接続させ、即ち、シリコン貫通孔をパッドの上方に配置し、銅柱を配置することで機能回路領域の面積を占有する必要がなくなり、機能回路領域の利用面積を向上させ、チップの体積が小さくなる際、機能回路領域もそれに連れて小さくなることを避け、さらにチップの回路性能を保証する。
また、接合層の材質が金属材質である場合、金属の接合作用力が大きいから、チップの確実性を向上させる。
同じ発明構想に基づき、本発明はさらに、前記チップのパッケージング方法で製造され形成されたチップのパッケージング構成を提供する。図１４を参照し、前記チップのパッケージング構成は、
対向配置されたウェハ１及び基板４’であって、前記ウェハ１の前記基板４’に向かう表面には、機能回路領域と、前記機能回路領域の周囲にあるパッド１２とが配置されるウェハ１及び基板４’と、
前記パッド１２に位置するとともに、前記基板４’の表面に貼り合わせた不活性化層２と、
前記不活性化層２の前記ウェハ１から離反した表面内にある第１接合層３と、
前記基板４’の前記ウェハ１に向かう表面内にある第２接合層５であって、前記第１接合層３と前記第２接合層５との間には接合界面が形成される第２接合層５と、
前記基板４’内にある導電構成７であって、少なくとも前記基板４’と前記不活性化層２を貫通するとともに、前記パッド１２に電気的に接続される導電構成７とを備える。
後続でチップが直接的に利用されるために、本実施例において、導電構成の上方はさらにマウントボール８を有してもよい。
本発明の実施例において、各構成のパラメータ及び材質を限定するものではなく、好ましくは、前記第１接合層の厚さ範囲は１００ｎｍ〜１０００ｎｍであり、端点値が含まれる。前記不活性化層の厚さ範囲は１μｍ〜５μｍであり、端点値が含まれる。前記不活性化層の材質は、Ｓｉ、アモルファス状態のＡｌＮ、Ｓｉ３Ｎ４または酸化シリコンを含む。前記第１接合層及び前記第２接合層の材質は同様である。前記第１接合層の材質は銅、金または銅スズ合金を含む。前記第２接合層の、端点値が含まれる厚さ範囲は１μｍ〜５μｍである。前記基板の、端点値が含まれる厚さ範囲は３０μｍ〜１００μｍである。
前記チップ構成がフィルタチップである場合、基板の、前記ウェハに向かう表面に、且つ前記機能回路領域に対応する領域にはさらに凹溝９が設けられ、図１５に示すように、基板には、共振回路に対応する凹溝が設けられ、前記凹溝は弧形、または角形の凹溝であってもよく、本実施例においてこれを限定するものではなく、図１５に示すように、弧形の凹溝である。
また、共振回路における信号をチップの外部に接続しようとすると、さらに、チップの中間にＴＳＶ通孔を配置してもよく、同じように、配置構成は接合領域（即ち、第１接合層、第２接合層、及びＴＳＶがある領域）と同様であり、図１６の符号２０に示すように、接合構成はウェハにあるパッドと、パッドにある不活性化層と、不活性化層にある第１接合層及び第２接合層と、順に基板、第２接合層、第１接合層、不活性化層を貫通し、パッドを露出させるＴＳＶ開孔とを備える。
本実施例において、前記基板は他のウェハであってもよく、説明の便宜上、本実施例において、第２ウェハと呼ばれて、前記第２ウェハは同じように対向配置された第１表面と第２表面を有し、前記第１表面には少なくとも２つの第２機能回路領域と、前記第２機能回路領域の周囲にある複数の第２パッドが形成される。接合された２つのウェハの機能回路領域は対向配置され、パッドも対向配置される。前記第２パッドには第２不活性化層が設けられ、第２接合層が前記第２不活性化層の第２パッドから離反した表面内にあり、図１７に示すように、第１ウェハ１００と第２ウェハ２００とは互いに接合される。
前記第２接合層は不活性化層の表面内に設けられ、２つのウェハが接合された後、２つのウェハの不活性化層を互いにぴったりと貼り合わせることで、後続の開孔の作り出しを実施し易くする。
説明しようとするのは、本発明の構想に基づき、さらにいろんな構成のチップのパッケージング構成を提供することができ、本発明の実施例はこれについて、一々詳しく記載していない。
また、本発明の実施例により提供されたパッケージング方法は、複数のフィルタのウェハ構成を同時にパッケージングすることで、複数のフィルタのパッケージング構成を取得することができ、２ｉｎ１、３ｉｎ１、４ｉｎ１などの集約型のフィルタ製品、さらに、デュプレクサ、クアドプレクサ、ヘキサプレクサ、オクタプレクサなどのマルチプレクサ製品を含み、直接的に最小の製品構成及び最適な性能を実現する。
本発明の実施例により提供されたチップのパッケージング構成は上述の実施例に記載のチップのパッケージング方法を採用するから、直接的に従来の工程技術及び機器を利用でき、且つ成熟の材料を有して、全てのタイプのフィルタ（ＳＡＷとＢＡＷという全てのタイプ）のパッケージングに適用されるとともに、単一及び複数のフィルタのパッケージングにも適用され、そして、色々なセルラー端末に必要な、フィルタが含まれた無線周波数フロントエンドモジュール（ＳＩＰ ｍｏｄｕｌｅ）のパッケージングに適用される。セルラー端末は２Ｇ/３Ｇ/４Ｇ/５Ｇの携帯電話、ＷｉＦｉ、Ｐａｄ、スマートウォッチ、ＩＯＴ、自動車などの端末シーンにおける端末機器を含む。
本発明の実施例により提供されたチップのパッケージング構成は、上述の実施例に記載のチップのパッケージング方法によってパッケージングすることで得られており、ウェハのパッドに不活性化層を配置し、不活性化層に第１接合層を形成し、基板に第２接合層を形成し、第１接合層と第２接合層との接合を介して、基板とウェハとを接合しパッケージングし、パッドと接合層との間には不活性化層が設けられるから、不活性化層は、パッドを接合層ではなく、導電構成のみとして機能させることで、パッドの上方且つ接合層から避けた位置にシリコン貫通孔を配置し、ウェハと基板との間の機能回路領域をチップのパッケージング構成の外部に電気的に接続させ、即ち、シリコン貫通孔をパッドの上方に配置し、銅柱を配置することで機能回路領域の面積を占有する必要がなくなり、機能回路領域の利用面積を向上させ、チップの体積が小さくなる際、機能回路領域もそれに連れて小さくなることを避け、さらにチップの回路性能を保証する。
説明しようとするのは、本明細書における各実施例に対していずれも漸進という方式で記載し、各実施例が主に説明するのは、他の実施例との相違点であり、各実施例の間の同様または類似の部分について互に参照すればよい。
さらに説明しようとするのは、本明細書において、第１及び第２等のような関係用語は、これらの実体または操作の間にはいずれのこのような実際の関係または順序が存在するように要求し、または暗示するとは限らず、ただ１つの実体または操作と他の実体または操作とを区別するために用いられる。そして、用語「含む」、「包含」またはそのいずれの他の変体は、非排他的な包含をカバーすることを目的とすることで、一連の要素を有する物品または機器は、これらの要素だけではなく、さらに明らかに挙げられていない他の要素、またはこのような物品或いは機器の固有要素を含む。より多い限定がない場合、語句「１つ……を含む」によって限定された要素は、前記要素を含む物品または機器には、さらに他の同じ要素が含まれることを排除しない。
開示された実施例に対する前記説明によって、当業者は本発明を実現または使用できる。これらの実施例に対する色々な補正は、当業者にとって自明であり、本明細書に定義された一般的な原理は、本発明の精神または範囲から逸脱していない場合、他の実施例において実現されることができる。従って、本発明は本明細書に開示されたこれらの実施例に限定されず、本明細書に開示された原理と新規特点と一致する、最も幅広い範囲に合わせなければならない。

Claims (23)

  1. チップのパッケージング方法であって、
    ウェハを提供することであって、前記ウェハは対向配置された第１表面と第２表面とを有し、前記ウェハの第１表面には、少なくとも２つの機能回路領域と、前記機能回路領域の周囲にある複数のパッドが形成されることと、
    前記パッドに不活性化層を形成することと、
    前記不活性化層に第１接合層を形成することと、
    基板を提供することであって、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には第２接合層が形成されることと、
    前記第１接合層と前記第２接合層とを接合させ、前記第３表面と、前記不活性化層の前記ウェハから離反した表面とを貼り合わせることと、
    前記基板を薄くすることで、薄くされた基板を取得することと、
    開孔を作り出すことであって、前記開孔は少なくとも順に前記基板、前記不活性化層を貫通し、前記パッドを露出させることと、
    前記開孔を充填することと、
    隣接する前記パッドの間の領域に沿って切断することで、複数のチップのパッケージング構成を形成することとを含むことを特徴とするチップのパッケージング方法。
  2. 前記不活性化層に第１接合層を形成することは、具体的に、
    前記不活性化層に第１凹溝を開けることと、
    象嵌工程で前記第１凹溝を充填し、前記第１接合層を形成し、前記第１接合層の前記不活性化層から離反した表面を、前記不活性化層の前記パッドから離反した表面に合わせることとを含むことを特徴とする請求項１に記載のチップのパッケージング方法。
  3. 前記第１接合層が形成された後、さらに、
    前記第１接合層を前記不活性化層の表面に合わせるように、前記第１接合層と前記不活性化層の表面を平坦化することを含むことを特徴とする請求項２に記載のチップのパッケージング方法。
  4. 基板を提供することであって、前記基板は対向配置された第３表面と第４表面とを有し、前記基板の第３表面内には第２接合層が形成されることは、具体的に、
    対向配置された第３表面と第４表面とを有する基板基体を提供し、
    前記第３表面に第２凹溝を開け、
    象嵌工程で前記第２凹溝を充填することで、前記第２接合層を形成し、前記第２接合層の前記基板から離反した表面を、前記第３表面に合わせることを含むことを特徴とする請求項２に記載のチップのパッケージング方法。
  5. さらに、前記第３表面に第３凹溝を開け、前記第３凹溝の位置と接合された前記ウェハでの機能回路領域の位置とは対向配置されることを含むことを特徴とする請求項４に記載のチップのパッケージング方法。
  6. 前記第２接合層を形成した後、さらに、
    前記第２接合層を前記基板基体の表面に合わせるように、前記第２接合層と前記基板基体の表面を平坦化することを含むことを特徴とする請求項４に記載のチップのパッケージング方法。
  7. 開孔を作り出すことは、具体的に、
    前記薄くされた基板の前記第３表面から離反した表面で、エッチング工程を介して、順に前記基板、前記第２接合層及び前記不活性化層に対してエッチングを行って、前記パッドを露出させるように、開孔を形成することを含むことを特徴とする請求項１に記載のチップのパッケージング方法。
  8. 開孔を作り出すことは、具体的に、
    前記薄くされた基板の前記第３表面から離反した表面で、エッチング工程を介して、順に前記基板、前記第２接合層、前記第１接合層及び前記不活性化層に対してエッチングを行うことで、前記パッドを露出させるように、開孔を形成することを含むことを特徴とする請求項１に記載のチップのパッケージング方法。
  9. さらに、充填された開孔の上方にボールマウントを行うことを含むことを特徴とする請求項１に記載のチップのパッケージング方法。
  10. 前記第１接合層和及び前記第２接合層の材質は、同じような金属材質であることを特徴とする請求項１に記載のチップのパッケージング方法。
  11. 前記第１接合層の材質は銅、金または銅スズ合金を含むことを特徴とする請求項１０に記載のチップのパッケージング方法。
  12. 請求項１〜１１のいずれか１項に記載のチップのパッケージング方法で製造され形成されたチップのパッケージング構成であって、
    対向配置されたウェハ及び基板であって、前記ウェハの前記基板に向かう表面には、機能回路領域と、前記機能回路領域の周囲にあるパッドとが配置されるウェハ及び基板と、
    前記パッドに位置するとともに、前記基板表面に貼り合わせた不活性化層と、
    前記不活性化層の前記ウェハから離反した表面内にある第１接合層と、
    前記基板の、前記ウェハに向かう表面内にある第２接合層であって、前記第１接合層と前記第２接合層との間には接合界面が形成される第２接合層と、
    前記基板内にある導電構成であって、少なくとも前記基板と前記不活性化層を貫通するとともに、前記パッドに電気的に接続される導電構成と、を備えることを特徴とするチップのパッケージング構成。
  13. さらに前記導電構成にあるマウントボールを有することを特徴とする請求項１２に記載のチップのパッケージング構成。
  14. 前記第１接合層の厚さ範囲は１００ｎｍ〜１０００ｎｍであり、端点値が含まれることを特徴とする請求項１２に記載のチップのパッケージング構成。
  15. 前記不活性化層の厚さ範囲は１μｍ〜５μｍであり、端点値が含まれることを特徴とする請求項１２に記載のチップのパッケージング構成。
  16. 前記不活性化層の材質は、Ｓｉ、アモルファス状態のＡｌＮ、Ｓｉ３Ｎ４または酸化シリコンを含むことを特徴とする請求項１２に記載のチップのパッケージング構成。
  17. 前記第１接合層及び前記第２接合層の材質は同様であることを特徴とする請求項１２に記載のチップのパッケージング構成。
  18. 前記第１接合層の材質は銅、金または銅スズ合金を含むことを特徴とする請求項１２に記載のチップのパッケージング構成。
  19. 前記第２接合層の厚さ範囲は１μｍ〜５μｍであり、端点値が含まれることを特徴とする請求項１２に記載のチップのパッケージング構成。
  20. 前記基板の厚さ範囲は３０μｍ〜１００μｍであり、端点値が含まれることを特徴とする請求項１２に記載のチップのパッケージング構成。
  21. 前記基板の、前記ウェハに向かう表面に、且つ前記機能回路領域に対応する領域にはさらに第３凹溝が設けられることを特徴とする請求項１２に記載のチップのパッケージング構成。
  22. 前記チップのパッケージング構成はフィルタを有するチップであり、前記フィルタに対応する前記機能回路領域は、共振回路であることを特徴とする請求項２１に記載のチップのパッケージング構成。
  23. 前記基板はウェハ構成であり、前記ウェハ構成は、
    対向配置された第１表面及び第２表面であって、前記第１表面には少なくとも２つの第２機能回路領域と、前記第２機能回路領域の周囲にある複数の第２パッドが形成される第１表面及び第２表面と、
    前記第２パッドに形成された第２不活性化層であって、前記第２接合層は前記第２不活性化層の前記第２パッドから離反した表面内にある第２不活性化層と、を備えることを特徴とする請求項１２に記載のチップのパッケージング構成。
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