KR101341436B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

일 실시 예에 따르는 반도체 패키지가 개시된다. 상기 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 반도체 칩, 상기 패키지 기판 상에서 상기 반도체 칩을 몰딩하는 패시베이션층,및 상기 패시베이션층을 관통하여 형성되는 비아층을 통해 상기 패키지 기판과 전기적으로 연결되며 상기 패시베이션층 상에 배치되는 수동 소자를 포함한다. 이때, 상기 수동 소자의 제1 전극 및 제2 전극은 상기 패시베이션층 상부의 서로 다른 평면 상에 배치된다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 출원은 대체로 반도체 패키지에 관한 것으로서, 보다 상세하게는 수동소자를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 패키지 기술은 고성능화, 고집적화, 소형화, 경량화, 박형화의 추세를 가속화하고 있다. 이러한 추세를 이끄는 기술은 플립칩 기술, 멀티칩모듈(Multi Chip Module) 기술, 적층 패키징 기술, 패키지-온-패키지(Package on Package) 기술, 관통 실리콘 비아 (Through Silicon Via) 기술 등을 예로 들 수 있으며, 현재 다양한 패키지 제품에 적용되고 있다.
또한, 상술한 패키지 기술이 소형화, 경량화, 박형화, 고집적화됨에 따라, 하나의 패키지 내에 다양한 기능의 칩이 내장된 시스템-인-패키지(System-In-Package, SIP)와 같은 패키지 기술이 나타나게 되었다. 그리고, 인덕터, 캐패시터 등과 같은 수동 소자들을 패키지 기판 내에 실장하여 다양한 기능을 구현하는 집적 수동 소자(Integrated Passive Device, IPD) 기술도 등장하였다.
이와 같은 SIP 패키지 기술은 일 예로서, 무선 통신 칩에 적용되고 있으며, 능동 소자 칩뿐만 아니라, 상술한 수동 소자들도 함께 패키지 내에 집적되고 있다. 한편, 최근에 SIP 패키지 내에 채용되는 수동 소자의 증가 추세는 능동 소자의 증가 추세를 앞지르게 되었지만, 상기 수동 소자를 충분히 수용할 만큼 패키지의 면적 및 부피가 충분하지 않다는 데에 어려움이 있다. 일 예로서, 무선 통신 칩 패키지 내에서 무선 송수신용의 내장형 안테나가 요구되고 있지만, 종래의 경우, 별도의 안테나 칩을 제공하거나 별도로 제작된 내장용 안테나를 패키지 기판에 삽입하여 패키징해야 하는 상황이다. 이와 같은 문제점은 패키지의 박형화 소형화 추세에 있어서 극복해야할 과제에 해당되며, 최근에 이에 대한 연구가 최근에 활발히 진행되고 있다.
본 출원이 이루고자 하는 기술적 과제는, 패키지의 크기의 소형화 박형화를 이루기 위해 충분한 성능의 수동 소자를 내장하는 반도체 패키지를 제공하는 것이다.
본 출원이 이루고자 하는 다른 기술적 과제는 상술한 충분한 성능의 수동 소자를 내장하는 반도체 패키지를 제조하는 방법을 제공하는 것이다.
상기의 기술적 과제를 이루기 위한 본 출원의 일 실시 예에 따른 반도체 패키지가 개시된다. 상기 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 반도체 칩, 상기 패키지 기판 상에서 상기 반도체 칩을 몰딩하는 패시베이션층, 및 상기 패시베이션층을 관통하여 형성되는 비아층을 통해 상기 패키지 기판과 전기적으로 연결되며 상기 패시베이션층 상에 배치되는 수동 소자를 포함한다. 이때, 상기 수동 소자의 제1 전극 및 제2 전극은 상기 패시베이션층 상부의 서로 다른 평면 상에 배치된다.
상기의 기술적 과제를 이루기 위한 본 출원의 다른 실시 예에 따른 반도체 패키지가 개시된다. 상기 반도체 패키지는 적어도 하나의 반도체 칩, 상기 반도체 칩의 외곽부를 따라 배치되는 전도성 플레이트, 상기 반도체 칩 및 상기 전도성 플레이트를 몰딩하는 패시베이션층, 및 상기 패시베이션층 내에 형성되는 비아층을 통해 상기 전도성 플레이트와 전기적으로 연결되며 상기 패시베이션층 상에 배치되는 수동 소자를 포함한다. 이때, 상기 수동 소자의 제1 전극 및 제2 전극은 서로 다른 평면 상에 배치된다.
상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 패키지의 제조 방법이 개시된다. 상기 반도체 패키지의 제조 방법에 있어서, 먼저, 집적 회로를 포함하는 패키지 기판을 제공한다. 상기 패키지 기판 상에 적어도 하나 이상의 비아층을 형성한다. 상기 패키지 기판 상에 반도체 칩을 실장한다. 상기 비아층 및 상기 반도체 칩을 몰딩하는 패시베이션층을 형성한다. 상기 패시베이션층 상에 수동 소자를 형성한다. 이때, 상기 수동 소자의 제1 전극 및 제2 전극은 상기 패시베이션층 상부의 서로 다른 평면 상에 배치된다.
상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 패키지의 제조 방법이 개시된다. 상기 반도체 패키지의 제조 방법에 있어서, 먼저, 패키징을 위한 기판을 제공한다. 홀 패턴을 구비하는 전도성 플레이트를 상기 기판 상에 형성한다. 상기 전도성 플레이트의 상기 홀 패턴 내부에 적어도 하나의 반도체 칩을 배치한다. 상기 반도체 칩 및 상기 전도성 플레이트를 몰딩하는 패시베이션층을 형성한다. 상기 패시베이션층을 관통하여 상기 전도성 플레이트와 연결되는 적어도 하나의 비아층을 형성한다. 상기 비아층을 통해 상기 전도성 플레이트와 전기적으로 연결되는 수동 소자를 상기 패시베이션층 상에 형성한다. 이때, 상기 적어도 하나의 반도체 칩 중 적어도 하나는 상기 전도성 플레이트와 전기적으로 연결된다.
본 출원의 일 실시 예에 따르면, 반도체 칩을 매몰하는 패시베이션층의 상면에 수동소자를 형성할 수 있다. 종래의 경우, 별도로 제작하여 패키지 기판 내에 도입하던 수동 소자를 패키지 공정 과정에서 상기 패시베이션층 형성 공정 이후에 연속하여 제조할 수 있다. 이로서, 공정 단순화와 아울러, 반도체 패키지의 소형화 및 박형화를 이루어낼 수 있다.
또한, 이에 의해, 상기 패시베이션층의 상면의 면적을 상기 수동 소자에 충분히 이용할 수 있다. 즉, 상기 패시베이션층의 상부에서, 상기 수동 소자의 각각의 전극층을 별도의 평면 상에 형성할 수 있다. 이로서, 수동 소자, 즉, 캐패시터의 경우, 충분한 정전용량을 획득할 수 있으며, 인덕터의 경우, 충분한 인덕턴스를 확보할 수 있다. 일 예로서, 무선 칩 패키지에 적용되는 경우, 주파수필터, EMC, 무선 안테나 등을 종래보다 감소된 패키지 면적 및 체적 내에서 용이하게 구현할 수 있게 된다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 도면이다.
도 2는 본 출원의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 도면이다.
도 3은 본 출원의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 도면이다.
도 4는 본 출원의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 순서도이다.
도 5 내지 도 9는 본 출원의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.
도 10은 본 출원의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 순서도이다.
도 11 내지 도 17은 본 출원의 다른 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.
도 18 내지 도 24는 본 출원의 또다른 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다”등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서 "상면" 또는 "하면"은 관찰자의 시점에서 상대적으로 기술되는 것으로서, 경우에 따라, 상기 "상면"이 "하면"으로, 상기 "하면"이 "상면"으로 서로 교체되어 해석될 수 있는 개념이다.
본 명세서에서 사용되는 패키지 기판이라는 용어는 반도체 칩이 실장되는 기판 또는 반도체 칩 다이 자체를 의미하도록 확장되어 사용될 수 있다. 일 예로서, 패키지 기판은 능동 소자의 칩 다이와 같이 광의로 해석될 수 있다. 상기 패키지 기판은 다양한 재료로 이루어질 수 있다. 즉, 실리콘, 게르마늄, 갈륨비소 등과 같은 반도체 재료, 유리, 글라스, 쿼츠, 금속카바이드와 같은 세라믹 재료, 폴리머 등과 같은 유기 재료를 포함한다. 또한, 패키지 기판은 단층의 기판 뿐만 아니라, 라미네이트된 복층의 기판을 의미할 수도 있다. 또한, 상기 패키지 기판은 반도체 칩과 타 기판의 접속을 위한 인터포져를 의미할 수 있다. 패키지 기판은 내부 및 표면에 집적 회로를 포함할 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 도면이다. 구체적으로, 도 1의 (a)는 일 실시 예인 반도체 패키지의 단면도이며, 도 1의 (b)는 일 실시 예인 반도체 패키지의 투시 평면도이다.
도 1의 (a)를 참조하면, 반도체 패키지(100)는 패키지 기판(110), 패키지 기판(110) 상에 실장되는 반도체 칩(120), 패키지 기판(110) 상에서 반도체 칩(120)을 몰딩하는 패시베이션층(140), 및 패시베이션층(140) 상에 배치되는 수동 소자(150)을 포함한다. 또한, 반도체 패키지(100)는 수동 소자(150)가 배치되는 패시베이션층(140) 상부에 배치되는 범프 구조물(190)을 포함한다.
반도체 칩(120)은 일 예로서, 범프(125)를 이용하여 패키지 기판(110)의 접속 패드(미도시)와 접합될 수 있다. 다른 예로서, 반도체 칩(120)은 와이어 본딩 방법에 의하여 패키지 기판(110)의 접속 패드(미도시)와 접합될 수 있다. 반도체 칩(120)은 패키지 기판(110)에 배치되는 집적 회로(미도시)와 전기적으로 연결될 수 있으며, 상기 집적 회로를 통해 패키지 기판(110)에 실장되는 수동 소자(150) 및 패키지 기판(110) 외부의 회로와 전기적으로 연결될 수 있다.
패시베이션층(140) 내부에는 적어도 하나 이상의 비아층(130)이 배치된다. 비아층(130)은 패시베이션층(140)을 관통하여 패키지 기판(110)과 전기적으로 접속된다. 일 실시 예에 의하면, 비아층(130)은 패시베이션층(140) 내부에 복수개 배치되며, 수동 소자(150)의 전극부와 패키지 기판(110)의 접속 패드(미도시)를 전기적으로 연결할 수 있다. 또한, 도시되지는 않았지만, 비아층(130)은 패키지 기판(110)과 접속 패드(180) 및 범프 구조물(190)과 전기적으로 연결될 수도 있다.
수동 소자(150)는 패시베이션층(140) 상에 배치되며, 비아층(130)을 통해 패키지 기판(110)과 전기적으로 연결된다. 수동 소자(150)는 일 예로서, 인덕터 또는 캐패시터를 포함할 수 있다. 반도체 칩(120)이 무선 칩일 경우, 수동 소자(150)는 일 예로서, 무선(RF) 안테나 또는 주파수 필터를 포함할 수 있다.
도시된 바와 같이, 수동 소자(150)는 제1 전극(152) 및 제2 전극(154)를 포함하는 캐패시터일 수 있다. 수동 소자(150)의 제1 전극(152)는 복수의 비아층(130) 중 어느 하나와 전기적으로 연결되며, 패시베이션층(140) 상의 일면에 배치된다. 제1 전극(152) 상에는 제1 절연체층(160)이 배치된다. 제1 절연체층(160) 상에는 수동 소자(150)의 제2 전극(154)이 배치되며, 제2 전극(154)은 복수의 비아층(130) 중 다른 하나와 전기적으로 연결된다. 수동 소자(150)가 캐패시터인 경우, 제1 절연체층(160)은 상기 캐패시터의 유전층으로 기능할 수 있다.
도면을 참조하면, 수동 소자(150)의 제1 전극(152) 및 제2 전극(154)은 서로 다른 평면 상에 배치되며, 제1 절연체층(160)에 의하여 서로 전기적으로 절연된다. 도 1의 (a) 및 (b)를 다시 참조하면, 수동 소자(150)의 제1 전극(152) 및 제2 전극(154)은 각각 배치되는 평면 상에서 충분한 면적을 갖도록 설계되어진다. 제1 전극(152) 및 제2 전극은 서로 겹쳐지는 영역(156)을 가질 수 있으며, 상기 겹쳐지는 영역(156)의 면적에 의해 정의되는 캐패시턴스를 발생시킬 수 있다. 즉, 본 출원의 일 실시 예에 의하면, 제1 전극(152) 및 제2 전극(154)을 충분한 겹침 영역(156)을 가지도록 형성하여, 수동 소자(150)가 충분한 캐패시턴스를 가지도록 할 수 있다. 결과적으로, 반도체 패키지(100)가 점유하는 전체 면적 내에서, 상기 캐패시터가 배치되는 면적을 충분히 확보할 수 있다.
다른 실시 예에 있어서, 수동 소자(150)는 무선 안테나로서 적용될 수 있다. 도시되지는 않았지만, 각각 별개의 평면내에서 안테나는 충분한 길이를 가지도록 배치될 수 있다. 이로서, 반도체 패키지(100)가 점유하는 전체 면적 내에서, 상기 안테나가 배치되는 면적을 충분히 확보할 수 있다.
수동 소자(150)의 제2 전극(154) 상에는 제2 절연체층(170)이 배치될 수 있다. 제2 절연체층(170)에는 접속 패드(180)가 배치되며, 접속 패드(180) 상에는 범프 구조물(190)이 배치될 수 있다. 범프 구조물(190)은 반도체 패키지(100)를 외부의 다른 기판과 전기적 접속을 위해 배치될 수 있다. 도시되지는 않았지만, 접속 패드(180)는 패키지 기판(110) 또는 반도체 칩(120)과 전기적으로 연결될 수 있다.
몇몇 실시 예들에 있어서는, 제2 절연체층(170)이 생략될 수 있다. 수동 소자(150)가 안테나인 경우, 제2 절연층(170)이 생략되고, 제2 전극(154)이 외부로 노출될 수 있다. 이 경우, 전극 패드(180)은 제1 절연체층(160) 상에 배치될 수 있다.
도 2는 본 출원의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 도면이다. 구체적으로, 도 2의 (a)는 일 실시 예인 반도체 패키지의 단면도이며, 도 2의 (b)는 일 실시 예인 반도체 패키지의 투시 평면도이다.
도 2의 (a)를 참조하면, 반도체 패키지(200)는 패키지 기판(210), 패키지 기판(210)의 일면 상에 배치되며 홀 패턴을 가지는 전도성 플레이트(215), 상기 홀 패턴 내부에 실장되는 적어도 하나의 반도체 칩(220), 적어도 하나의 반도체 칩(220) 및 전도성 플레이트(215)를 몰딩하는 패시베이션층(240) 및 패시베이션층(240) 상에 배치되는 수동 소자(250)를 포함한다.
전도성 플레이트(215)는 반도체 칩(220)이 실장될 영역을 정의하는 전도층으로 기능한다. 일 실시 예에 있어서, 전도성 플레이트(215)는 후술할 도 11에 도시된 평면도에서와 같이, 반도체 칩(220)이 실장될 영역을 에워싸도록 형성될 수 있다. 전도성 플레이트(215)는 일 예로서, 공지의 내장 접지면(embedded ground plane, 이하, EGP)과 같이, 내부에 홀 패턴을 가지며 외곽의 테두리가 일체로 연결되는 형상을 가질 수 있다. 전도성 플레이트(215)는 금속 재질로 이루어질 수 있으며, 일 예로서, 구리, 알루미늄 등을 포함할 수 있다. 전도성 플레이트(215)의 높이는 반도체 칩(220)의 높이보다 낮을 수 있다. 전도성 플레이트(215)는 패키지 기판(210)에 내장된 집적 회로를 통하여, 반도체 칩(220)과 전기적으로 연결될 수 있다. 몇몇 실시 예에서는, 도 11에 도시된 평면도와는 달리, 전도성 플레이트(215)의 외곽의 테두리는 일체로서 연결되지 않을 수 있다. 반도체 칩(220)이 실장될 영역을 정의하는 기능을 수행하는 한도 내에서, 상기 외곽의 테두리는 불연속적으로 분리되어 분포할 수 있다. 즉, 상기 외곽의 테두리는 서로 전기적으로 절연되는 복수의 전도성 패턴들이 불연속적으로 배치되는 형상을 가질 수 있다.
적어도 하나의 반도체 칩(220)은 전도성 플레이트(215)의 홀 패턴 내부에 실장되어 배치된다. 반도체 칩(220)은 범프(225)를 이용하여 패키지 기판(210)의 접속 패드(미도시)와 연결될 수 있다. 다르게는, 반도체 칩(220)은 와이어 본딩을 통하여 패키지 기판(210)의 접속 패드(미도시)와 연결될 수 있다.
패시베이션층(210)이 적어도 하나의 반도체 칩(220) 및 전도성 플레이트(215)을 몰딩하도록 배치되고, 패시베이션층(210) 내부에는 적어도 하나의 비아층(230)이 배치된다. 비아층(230)은 전도성 플레이트(215) 상에 배치될 수 있으며, 수동 소자(250)와 전도성 플레이트(215)를 전기적으로 연결시킬 수 있다.
수동 소자(250)는 패시베이션층(240) 상에 배치되며, 비아층(230)을 통해 패키지 기판(210)과 전기적으로 연결된다. 수동 소자(250)는 일 예로서, 인덕터 또는 캐패시터를 포함할 수 있다. 반도체 칩(220)이 무선 칩일 경우, 수동 소자(250)는 일 예로서, 무선(RF) 안테나 또는 주파수 필터를 포함할 수 있다.
도시된 바와 같이, 수동 소자(250)는 제1 전극(252) 및 제2 전극(254)를 포함하는 캐패시터일 수 있다. 수동 소자(250)의 제1 전극(252)는 복수의 비아층(230) 중 어느 하나와 전기적으로 연결되며, 패시베이션층(240) 상의 일면에 배치된다. 제1 전극(252) 상에는 제1 절연체층(260)이 배치된다. 제1 절연체층(260) 상에는 수동 소자(250)의 제2 전극(254)이 배치되며, 제2 전극(254)은 복수의 비아층(230) 중 다른 하나와 전기적으로 연결된다. 수동 소자(250)가 캐패시터인 경우, 제1 절연체층(260)은 상기 캐패시터의 유전층으로 기능할 수 있다. 이와 같이, 수동 소자(250)의 제1 전극(252) 및 제2 전극(254)은 서로 다른 평면 상에 배치되며, 제1 절연체층(260)에 의하여 서로 전기적으로 절연된다. 도 2의 (a) 및 (b)를 참조하면, 수동 소자(250)의 제1 전극(252) 및 제2 전극(254)은 각각 배치되는 평면 상에서 충분한 면적을 갖도록 설계되어진다. 제1 전극(252) 및 제2 전극은 서로 겹쳐지는 영역(256)을 가질 수 있으며, 상기 겹쳐지는 영역(256)의 면적에 의해 정의되는 캐패시턴스를 가질 수 있다. 즉, 본 출원의 일 실시 예에 의하면, 캐패시터로서의 수동 소자(250)에 있어서, 제1 전극(252) 및 제2 전극(254)이 충분한 겹침 영역(256)을 가지도록, 각각 별도의 평면에 배치할 수 있다. 따라서, 반도체 패키지(200)가 점유하는 전체 면적 내에서, 상기 캐패시터가 배치되는 면적을 충분히 확보할 수 있다. 다른 실시 예에 있어서, 수동 소자(250)는 무선 안테나로서 적용될 수 있다. 도시되지는 않았지만, 각각 별개의 평면 내에서 안테나는 충분한 길이를 가지도록 배치될 수 있다. 이로서, 반도체 패키지(200)가 점유하는 전체 면적 내에서, 상기 안테나가 배치되는 면적을 충분히 확보할 수 있다.
수동 소자(250)의 제2 전극(254) 상에는 제2 절연체층(270)이 배치될 수 있다. 반도체 칩(220)이 실장되는 패키지 기판(210)의 상기 일면의 반대쪽 면에는 범프 구조물(290)이 배치될 수 있다. 범프 구조물(290)은 반도체 패키지(200)를 외부의 다른 기판과 전기적으로 접속하기 위해 배치될 수 있다. 도시되지는 않았지만, 접속 패드(280)는 수동 소자(250) 또는 반도체 칩(220)과 전기적으로 연결될 수 있다. 몇몇 실시 예들에 있어서는, 제2 절연체층(270)이 생략될 수 있다. 수동 소자(250)이 안테나인 경우, 제2 절연층(270)이 생략되고, 제2 전극(254)이 외부로 노출될 수 있다. 이경우, 전극 패드(280)은 제1 절연체층(260) 상에 배치될 수 있다.
도 3은 본 출원의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 도면이다. 도 3에 도시되는 반도체 패키지(300)은 적어도 하나의 반도체 칩(320) 및 전도성 플레이트(215)의 하부에 별도의 패키지 기판(210)을 적용되지 않는다는 구성을 제외하고는 도 2의 반도체 패키지(200)와 실질적으로 동일하다. 따라서, 중복을 배제하기 위해 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
적어도 하나의 반도체 칩(320)이 제공되고, 상기 적어도 하나의 반도체 칩(320)의 외곽부를 따라 전도성 플레이트(215)가 배치된다. 도 2의 실시 예에서와 마찬가지로, 적어도 하나의 반도체 칩(320)은 전도성 플레이트(215)에 구비되는 홀 패턴 내부에 배치된다.
패시베이션층(240)이 적어도 하나의 반도체 칩(320), 전도성 플레이트(215) 및 적어도 하나의 비아층(215)을 몰딩한다. 수동 소자는 패시베이션층(240) 상에 배치된다.
도시된 바와 같이, 적어도 하나의 반도체 칩(320) 및 전도성 플레이트(215)의 하부에는 재배선층(370), 제3 절연층(360)이 배치된다. 재배선층(370)과 전기적으로 연결되는 접속 패드(380)가 제4 절연층(370) 내에 배치된다. 접속 패드(380) 상에는 접속 구조물(290)이 배치된다.
상술한 바와 같이, 본 출원의 실시 예들에 따르는 반도체 패키지는 반도체 칩을 매몰하는 패시베이션층 상에 배치되는 수동소자를 포함한다. 종래의 경우, 별도로 제작하여 패키지 기판 내에 도입하던 수동 소자를 패키지 공정 과정에서 상기 패시베이션층 형성 공정 이후에 연속하여 제조함으로써 배치할 수 있다. 이로서, 반도체 패키지의 소형화 및 박형화를 이루어낼 수 있다.
또한, 이에 의해, 상기 패시베이션층의 상면의 면적을 상기 수동 소자에 충분히 이용할 수 있다. 즉, 상기 패시베이션층의 상부에서, 상기 수동 소자의 각각의 전극층을 별도의 평면 상에 배치할 수 있다. 이로서, 수동 소자, 즉, 캐패시터의 경우, 충분한 정전용량을 획득할 수 있으며, 인덕터의 경우, 충분한 인덕턴스를 확보할 수 있다. 일 예로서, 무선 칩 패키지에 적용되는 경우, 주파수필터, EMC, 무선 안테나 등을 종래보다 감소된 패키지 면적 및 체적 내에서 용이하게 구현할 수 있게 된다.
이하에서는, 본 출원의 일 실시 예에 의한 반도체 패키지의 제조 방법에 대하여 기술하도록 한다.
도 4는 본 출원의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 순서도이다. 도 4를 참조하면, 410 블록에서 집적 회로를 포함하는 패키지 기판을 제공한다. 420 블록에서, 상기 패키지 기판 상에 적어도 하나 이상의 비아층을 형성한다. 상기 비아층은 일 예로서, 전기 도금법에 의하여 형성할 수 있다. 430 블록에서, 상기 패키지 기판 상에 반도체 칩을 실장한다. 340 블록에서, 상기 비아층 및 상기 반도체 칩을 몰딩하는 패시베이션층을 형성한다. 450 블록에서, 상기 패시베이션층 상에 수동 소자를 형성한다. 상기 수동 소자는 일 예로서, 인덕터 또는 캐패시터를 포함할 수 있다. 상기 반도체 칩이 무선 칩일 경우, 상기 수동 소자는 일 예로서, 무선(RF) 안테나 또는 주파수 필터를 포함할 수 있다. 일 실시 예에 의하면, 상기 수동 소자의 제1 전극 및 제2 전극을 스퍼터링 또는 도금법에 의하여 패시베이션층 상부에 형성할 수 있다. 상기 제1 전극 및 상기 제2 전극은 서로 다른 평면 상에 형성될 수 있다. 몇몇 실시 예에서는 상기 수동 소자의 상부에 범프 구조물을 형성할 수 있다.
도 5 내지 도 9는 본 출원의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다. 도 5를 참조하면, 패키지 기판(110) 및 반도체 칩(120)을 준비한다. 패키지 기판(110)은 집적 회로를 포함할 수 있다. 패키지 기판(110)은 능동 소자의 칩 다이를 포함하거나 능동 소자의 칩 다이 자체일 수 있다. 반도체 칩(120)은 범프(125)을 일면 상에 구비할 수 있다.
도 6을 참조하면, 패키지 기판(110) 상에 적어도 하나 이상의 비아층(130)을 형성한다. 일 실시 예에 의하면, 비아층(130)은 전기 도금법에 의하여 형성할 수 있다. 도시되지는 않았지만, 상기 비아층(130)을 형성하는 방법은 먼저, 패키지 기판(110) 상에 시드 금속층을 전면 증착한다. 상기 시드 금속층은 일 예로서, 타이타늄, 타이타늄질화물, 텅스텐 또는 구리를 포함하여 이루어질 수 있다. 상기 시드 금속층은 단일 층 또는 다층 구조로 이루어질 수 있다. 그리고, 상기 시드 금속층 상에 레지스트 패턴을 형성한다. 전기 도금법으로 상기 레지스트 패턴의 내부를 구리층으로 채워서 비아층을 형성한다. 상기 비아층이 형성된 후에, 상기 레지스트 패턴을 제거한다. 그리고, 상기 레지스트 패턴이 제거됨으로써, 하부에 노출되는 노출되는 상기 시드 금속층을 식각하여 제거한다. 이로서, 비아층(130)을 패키지 기판(110) 상에 형성할 수 있다.
도 6을 다시 참조하면, 패키지 기판(110) 상에 반도체 칩(120)을 실장한다. 반도체 칩(120)의 범프(125)를 패키지 기판(110) 상에 배치되는 소정의 패드와 접합시킴으로써, 패키지 기판(110) 상에 반도체 칩(120)을 실장할 수 있다.
도 7을 참조하면, 비아층(130) 및 반도체 칩(120)을 몰딩하는 패시베이션층(140)을 형성한다. 패시베이션층(140)은 전기적 절연 물질로 이루어질 수 있으며, 일 예로서, 절연 수지를 포함할 수 있다. 패시베이션층(140)은 공지의 코팅법 또는 증착법 등을 이용하여 형성할 수 있다. 일 실시 예에 있어서, 패시베이션층(140)의 높이가 비아층(130)의 높이와 일치하도록, 패시베이션층(140)의 형성이후에, 평탄화 작업을 추가로 진행할 수 있다.
도 8을 참조하면, 패시베이션층(140) 상에 수동 소자를 형성한다. 일 실시 예에 있어서, 상기 수동 소자는 제1 전극(152) 및 제2 전극(154)를 포함할 수 있다. 도면을 참조하면, 먼저, 복수의 비아층(130) 중 어느 하나와 전기적으로 연결되는 제1 전극(152)을 형성한다. 동시에, 복수의 비아층(130) 중 다른 하나와 전기적으로 연결되는 트렌치 패턴층(152-1)을 형성한다. 제1 전극(152) 및 트렌치 패턴층(152-1)은 일 예로서, 스퍼터링 법에 의한 구리층의 증착 및 패터닝 하는 공정 또는 전기도금법에 의한 구리층의 증착 공정을 적용하여 형성할 수 있다.
일 예로서, 상기 수동 소자가 캐패시터인 경우, 제1 전극(152)의 면적은 상기 캐패시터의 캐패시턴스 용량에 근거하여 결정될 수 있다. 다른 예로서, 상기 수동 소자가 안테나인 경우, 제1 전극(152)의 길이는 상기 안테나의 송수신 기능에 근거하여 결정될 수 있다.
도 9를 참조하면, 제1 전극(152) 및 트렌치 패턴층(152-1) 상에 제1 절연층(160)을 형성한다. 제1 절연층(160)은 공지의 코팅법 또는 증착법 등을 이용하여 형성할 수 있다. 상기 수동 소자가 캐패시터인 경우, 제1 절연층(160)은 캐패시터의 유전층으로 기능할 수 있다. 제1 절연층(160)의 유전물질 또는 두께는 상기 캐패시터의 용량에 근거하여 결정될 수 있다. 트렌치 패턴층(152-1)과 전기적으로 연결되는 상기 수동 소자의 제2 전극(154)을 제1 절연층 내부 및 상면에 형성한다. 제2 전극(154)은 일 예로서, 스퍼터링 법에 의한 구리층의 증착 및 패터닝 공정 또는 전기도금법에 의한 구리층 패턴의 형성 공정을 적용하여 형성할 수 있다. 구체적으로, 제1 절연층(160)을 선택적으로 식각하여 트렌치 패턴층(152-1)을 노출하는 컨택홀을 형성하고, 상기 컨택홀 내부 및 제1 절연층(160)의 상면에 구리층을 형성함으로써, 제2 전극(154)를 형성할 수 있다. 몇몇 다른 실시 예들에서는, 트렌치 패턴층(152-1)을 제1 전극(152)과 동시에 형성하지 않을 수 있다. 이 경우, 제1 절연층(160)을 선택적으로 식각하여 하부의 비아층(130)을 직접 노출시키는 컨택홀을 형성하고, 상기 컨택홀 내부 및 제1 절연층(160)의 상면에 구리층을 형성함으로써, 제2 전극(154)을 형성할 수 있다.
패시베이션층(140) 상에 형성되는 상기 수동 소자가 캐패시터인 경우, 제2 전극(154)의 면적은 상기 캐패시터의 캐패시턴스 용량에 근거하여 결정될 수 있다. 다른 예로서, 상기 수동 소자가 안테나인 경우, 제2 전극(154)의 길이는 상기 안테나의 송수신 기능에 근거하여 결정될 수 있다.
도 9를 다시 참조하면, 제2 전극(154) 상에 제2 절연층(170)을 형성할 수 있다. 제2 절연층(170)은 공지의 코팅법 또는 증착법 등을 이용하여 형성할 수 있다. 제2 절연체층(170)에는 접속 패드(180)를 형성할 수 있다. 도시되지는 않았지만, 접속 패드(180)는 패지지 기판(110)의 상기 집적 회로와 전기적으로 연결되도록 형성할 수 있다. 접속 패드(180) 상에는 범프 구조물(190)을 형성할 수 있다. 범프 구조물(190)을 형성하는 공정은 공지의 범프 형성 방법을 이용할 수 있다.
몇몇 실시 예들에 있어서는, 제2 절연체층(170)의 형성 공정이 생략될 수 있다. 수동 소자(150)이 안테나인 경우, 제2 절연층(170)이 없이, 제2 전극(154)이 외부로 노출되도록 형성할 수 있다. 이경우, 전극 패드(180)를 제1 절연체층(160) 상에 형성할 수 있다.
도 10은 본 출원의 일 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 순서도이다. 도 10을 참조하면, 1010 블록에서 패키징을 위한 기판을 제공한다. 상기 기판은 집적회로를 포함하는 패키지 기판 또는 패키징을 돕기 위한 캐리어 기판일 수 있다. 1020 블록에서, 홀 패턴을 구비하는 전도성 플레이트를 상기 패키지 기판 상에 형성한다. 일 예로서, 상기 전도성 플레이트는 별도로 제조되어, 상기 패키지 기판 상에 배치될 수 있다. 상기 전도성 플레이트는 상기 전도성 플레이트는 금속 재질로 이루어질 수 있으며, 일 예로서, 구리, 알루미늄 등을 포함할 수 있다. 1030 블록에서, 상기 전도성 플레이트의 상기 홀 패턴 내부에 적어도 하나의 반도체 칩을 배치한다. 1040 블록에서, 상기 반도체 칩 및 상기 전도성 플레이트를 몰딩하는 패시베이션층을 형성한다. 1050 블록에서, 상기 패시베이션층을 관통하여 상기 전도성 플레이트와 연결되는 적어도 하나 이상의 비아층을 형성한다. 일 예로서, 상기 적어도 하나 이상의 비아층은 상기 전도성 플레이트 상에 형성될 수 있다. 상기 비아층은 일 예로서, 전기 도금법에 의하여 형성할 수 있다. 1060 블록에서, 상기 비아층을 통해 상기 전도성 플레이트와 전기적으로 연결되는 수동 소자를 상기 패시베이션층 상에 형성한다. 상기 수동 소자는 일 예로서, 인덕터 또는 캐패시터를 포함할 수 있다. 상기 반도체 칩이 무선 칩일 경우, 상기 수동 소자는 일 예로서, 무선(RF) 안테나 또는 주파수 필터를 포함할 수 있다. 일 실시 예에 의하면, 상기 수동 소자의 제1 전극 및 제2 전극을 스퍼터링 또는 도금법에 의하여 패시베이션층 상부에 형성할 수 있다. 상기 제1 전극 및 상기 제2 전극은 서로 다른 평면 상에 형성할 수 있다. 몇몇 실시 예에서는 상기 반도체 칩이 실장되는 상기 패키지 기판의 상기 일면의 반대쪽 면에 범프 구조물을 형성할 수 있다. 이로서, 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 반도체 패키지를 형성할 수 있다.
도 11 내지 도 17은 본 출원의 다른 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다. 도 11의 (a) 및 (b)를 참조하면, 패키지 기판(210)이 제공된다. 패키지 기판(210)은 집적 회로(미도시)를 포함할 수 있다.
도 12의 (a) 및 (b)를 참조하면, 패키지 기판(210) 상에 홀 패턴(1215)을 포함하는 전도성 플레이트(215)를 형성한다. 전도성 플레이트(215)는 반도체 칩이 실장될 영역을 정의하는 전도층으로 기능한다. 일 실시 예에 있어서, 전도성 플레이트(215)는 반도체 칩이 실장될 영역을 에워싸는 형상으로 형성될 수 있다. 일 실시 예에 있어서, 전도성 플레이트(215)는 공지의 내장 접지면(embedded ground plane, 이하, EGP)과 같이, 내부에 홀 패턴(1215)을 가지며 외곽의 테두리가 연결되는 형상으로 별도로 제조될 수 있다. 전도성 플레이트(215)는 금속 재질로 형성될 수 있으며, 일 예로서, 구리, 알루미늄 등을 포함할 수 있다. 전도성 플레이트(215)의 높이는 실장하려고 하는 반도체 칩의 높이보다 낮도록 제조될 수 있다. 이와 같이, 별도로 제조되는 전도성 플레이트(215)를 패키지 기판(210)의 소정의 영역에 접합시킴으로써, 전도성 플레이트(215)를 패키지 기판(210) 상에 형성할 수 있다. 다른 몇몇 실시 예들에 있어서는, 전도성 플레이트(215)를 공지의 증착 및 패터닝법을 적용하여, 패키지 기판(210) 상에서 형성할 수 있다.
도면에서는, 전도성 플레이트(215)의 외곽의 테두리가 일체로 연결되는 사각형 형태로 형성되나, 다른 몇몇 실시예들에서는 전도성 플레이트(215)의 외곽의 테두리가 적어도 둘이상의 부분으로 물리적으로 분리되도록 형성될 수 있다. 이 때, 전도성 플레이트(215)의 상기 외곽 테두리는 서로 전기적으로 절연되는 복수의 전도성 패턴들이 불연속적으로 배치되는 형상을 가질 수 있다. 전도성 플레이트(215)의 형상은 내부의 홀 패턴(1215)에 반도체 칩의 실장 영역을 정의할 수 있는 요건을 만족하는 한, 다양한 형상으로 형성될 수 있다.
도 13의 (a) 및 (b)를 참조하면, 전도성 플레이트(215)의 홀 패턴(1215) 내부에 적어도 하나의 반도체 칩(220)을 실장한다. 반도체 칩(220)의 범프(225)를 패키지 기판(210) 상에 배치되는 소정의 패드와 접합시킴으로써, 패키지 기판(210) 상에 반도체 칩(220)을 실장할 수 있다.
도 14를 참조하면, 반도체 칩(220) 및 전도성 플레이트(215)를 몰딩하는 패시베이션층(240)을 패키지 기판(210) 상에 형성한다. 패시베이션층(240)은 전기적 절연 물질로 이루어질 수 있으며, 일 예로서, 절연 수지를 포함할 수 있다. 패시베이션층(240)은 공지의 코팅법 또는 증착법 등을 이용하여 형성할 수 있다. 일 실시 예에 있어서, 패시베이션층(240)의 높이가 비아층(230)의 높이와 일치하도록, 패시베이션층(240)의 형성 이후에, 평탄화 작업을 추가로 진행할 수 있다.
도 15를 참조하면, 패시베이션층(240) 상에 수동 소자를 형성한다. 일 실시 예에 있어서, 상기 수동 소자는 제1 전극(252) 및 제2 전극(254)를 포함할 수 있다. 도면을 참조하면, 먼저, 패시베이션층(240)을 관통하여, 전도성 플레이트(215)와 연결되는 적어도 하나의 이상의 비아층(230)을 형성한다. 일 실시 예에 의하면, 패시베이션층(240)을 선택적으로 패터닝하여, 전도성 플레이트(215)를 노출시키는 비아홀 패턴을 형성한다. 그리고, 도금법 또는 인쇄법을 이용하여 상기 비아홀 패턴 내부를 구리막으로 채운다. 상기 도금법은 일 예로서, 전기 도금법 또는 화학 도금법일 수 있다. 상기 인쇄법은 스크린 인쇄법, 잉크젯 인쇄법 등 일 수 있다. 이로서, 적어도 하나의 비아층(230)을 형성시킬 수 있다.
상기 수동 소자는 적어도 하나 이상의 비아층(230)을 통해 전도성 플레이트(215)와 전기적으로 연결되도록 패시베이션층(240)의 상부에 형성할 수 있다. 구체적으로는, 먼저, 복수의 비아층(230) 중 어느 하나와 전기적으로 연결되는 제1 전극(252)을 형성한다. 동시에, 복수의 비아층(230) 중 다른 하나와 전기적으로 연결되는 트렌치 패턴층(252-1)을 형성한다. 제1 전극(252) 및 트렌치 패턴층(252-1)은 일 예로서, 스퍼터링 법에 의한 구리층의 증착 및 패터닝 공정 또는 전기도금법에 의한 구리층 패턴의 형성 공정을 적용하여 형성할 수 있다. 일 예로서, 상기 수동 소자가 캐패시터 소자인 경우, 제1 전극(252)의 면적은 상기 캐패시터 소자의 캐패시턴스 용량에 근거하여 결정될 수 있다. 다른 예로서, 상기 수동 소자가 안테나인 경우, 제1 전극(252)의 길이는 상기 안테나의 송수신 기능에 근거하여 결정될 수 있다.
도 15를 다시 참조하면, 제1 전극(252) 및 트렌치 패턴층(252-1) 상에 제1 절연층(260)을 형성한다. 상기 수동 소자가 캐패시터 소자인 경우, 제1 절연층(260)은 상기 캐패시터 소자의 유전층으로 기능할 수 있다. 제1 절연층(260)의 유전물질 또는 두께는 상기 캐패시터 소자의 용량에 근거하여 결정될 수 있다.
도 16을 참조하면, 트렌치 패턴층(252-1)과 전기적으로 연결되는 상기 수동 소자의 제2 전극(254)을 제1 절연층(260) 상에 형성한다. 제2 전극(254)은 일 예로서, 스퍼터링 법에 의한 구리층의 증착 및 패터닝 공정 또는 전기도금법에 의한 구리층 증착 공정을 적용하여 형성할 수 있다. 구체적으로, 제1 절연층(260)을 선택적으로 식각하여 트렌치 패턴층(252-1)을 노출하는 컨택홀을 형성하고, 상기 컨택홀 내부 및 제1 절연층(260)의 상면에 구리층을 형성함으로써, 제2 전극(254)를 형성할 수 있다.
몇몇 다른 실시 예들에서는, 트렌치 패턴층(252-1)을 제1 전극(252)과 동시에 형성하지 않을 수 있다. 이 경우, 제1 절연층(260)을 선택적으로 식각하여 하부의 비아층(230)을 직접 노출시키는 컨택홀을 형성하고, 상기 컨택홀 내부 및 제1 절연층(260)의 상면에 구리층을 형성함으로써, 제2 전극(254)을 형성할 수 있다.
패시베이션층(240) 상에 형성되는 상기 수동 소자가 캐패시터 소자인 경우, 제2 전극(254)의 면적은 상기 캐패시터 소자의 캐패시턴스 용량에 근거하여 결정될 수 있다. 다른 예로서, 상기 수동 소자가 안테나인 경우, 제2 전극(254)의 길이는 상기 안테나의 송수신 기능에 근거하여 결정될 수 있다.도 16을 다시 참조하면, 제2 전극(254) 상에 제2 절연층(270)을 형성할 수 있다. 제2 절연층(270)은 공지의 코팅법 또는 증착법 등을 이용하여 형성할 수 있다. 몇몇 실시 예들에 있어서는, 제2 절연체층(270)의 형성 공정을 생략할 수 있다. 수동 소자(250)가 안테나인 경우, 제2 절연층(270)이 없이, 제2 전극(254)이 외부로 노출되도록 형성할 수 있다.
도 17을 참조하면, 반도체 칩(220)이 실장되는 패키지 기판(210)의 상기 일면의 반대쪽 면에 접속 패드(280)을 형성할 수 있다. 도시되지는 않았지만, 접속 패드(280)는 패지지 기판(210)의 집적 회로와 전기적으로 연결되도록 형성할 수 있다. 접속 패드(280) 상에는 범프 구조물(290)을 형성할 수 있다. 범프 구조물(290)을 형성하는 공정은 공지의 범프 형성 방법을 이용할 수 있다. 이로서, 도 2에 도시된 반도체 패키지(200)와 실질적으로 동일한 반도체 패키지를 형성할 수 있다.
도 18 내지 도 24는 본 출원의 또다른 실시 예에 따르는 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도이다. 도 18의 (a) 및 (b)를 참조하면, 일 면에 접착제층(312)을 포함하는 캐리어 기판(310)을 준비한다.
도 19를 참조하면, 캐리어 기판(310)의 접착제층(312) 상에 홀 패턴(1215)를 구비하는 전도성 플레이트(215)를 형성한다. 반도체 칩의 위치를 정의하는 홀 패턴(1215)를 가지는 전도성 플레이트(215)을 별도로 제작하고, 전도성 플레이트(215)를 접착제층(312) 상에 부착시킨다.
도 20의 (a) 및 (b)를 참조하면, 전도성 플레이트(215)의 홀 패턴(1215) 내부에 적어도 하나의 반도체 칩(220)을 배치한다. 반도체 칩(220)을 캐리어 기판(310)의 접착체층(312) 상에 접착시킴으로써, 반도체 칩(220)을 배치할 수 있다.
도 21을 참조하면, 반도체 칩(220) 및 전도성 플레이트(215)를 몰딩하는 패시베이션층(240)을 패키지 기판(210) 상에 형성한다. 그리고, 패시베이션층(240) 상에 수동 소자를 형성한다. 비아층(230), 제1 전극(252), 트렌치 패턴층(252-1), 제2 전극(254), 제1 절연층(260) 및 제2 절연층(270)을 형성하는 공정은 도 15 및 도 16과 관련하여 상술한 실시 예에서와 실질적으로 동일하다.
도 22를 참조하면, 패시베이션층(240) 상에 상기 수동소자를 형성한 후에, 상기 수동소자, 전도성 플레이트(215) 및 반도체 칩(320)을 포함하는 구조물과 캐리어 기판(310)을 서로 분리시킨다. 구체적으로, 패시베이션층(240)의 일 면과 접착제층(312)의 캐리어 기판(310)이 이루는 계면을 경계로 하여, 상기 구조물로부터 캐리어 기판(310)을 박리시킨다.
도 23을 참조하면, 분리된 패시베이션층(240)의 상기 일면 상에 재배선 층을 형성하기 위한 제3 절연층 패턴(360)을 형성한다. 제3 절연층 패턴(360)은 감광성 레지스트 패턴으로 형성될 수 있다.
도 24를 참조하면, 제3 절연층 패턴(360)을 이용하여 재배선 패턴(370)을 형성한다. 재배선 패턴(370)은 일 예로서, 도금법 또는 인쇄법으로 형성할 수 있다. 상기 도금법은 일 예로서, 전기 도금법 또는 화학 도금법일 수 있다. 상기 인쇄법은 일 예로서, 스크린 인쇄법 또는 잉크젯 인쇄법일 수 있다. 재배선 패턴(370) 상에 제4 절연층(390)을 형성한다. 제4 절연층(390)을 부분적으로 패터닝하여, 재배선 패턴(370)의 일부분과 전기적으로 연결되는 접속 패드(380) 및 범프구조물(290)을 순차적으로 형성한다. 이로서, 도 3에 도시된 반도체 패키지(300)와 실질적으로 동일한 반도체 패키지를 형성할 수 있다.
상술한 바와 같은 본 출원의 실시 예들의 제조 방법에 따르면, 반도체 칩을 매몰하는 패시베이션층의 상면에 수동소자를 형성할 수 있다. 종래의 경우, 별도로 제작하여 패키지 기판 내에 도입하던 수동 소자를 패키지 공정 과정에서 상기 패시베이션층 형성 공정 이후에 연속하여 제조할 수 있다. 이로서, 공정 단순화와 아울러, 반도체 패키지의 소형화 및 박형화를 이루어낼 수 있다.
또한, 이에 의해, 상기 패시베이션층의 상면의 면적을 상기 수동 소자 제조에 충분히 이용할 수 있다. 즉, 상기 패시베이션층의 상부에서, 상기 수동 소자의 각각의 전극층을 별도의 평면 상에 형성할 수 있다. 이로서, 수동 소자, 즉, 캐패시터의 경우, 충분한 정전용량을 획득할 수 있으며, 인덕터의 경우, 충분한 인덕턴스를 확보할 수 있다. 이로서, 일 예로서, 무선 칩 패키지에 적용되는 경우, 주파수필터, EMC, 무선 안테나 등을 종래보다 감소된 패키지 면적 및 체적 내에서 용이하게 구현할 수 있게 된다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 패키지, 110: 패키지 기판, 120: 반도체 칩, 125: 범프, 130: 비아층, 140: 패시베이션층, 150: 수동 소자, 152: 수동 소자의 제1 전극, 152-1: 트렌치 패턴층, 154: 수동 소자의 제2 전극, 156: 제1 전극과 제2 전극이 겹쳐지는 영역, 160: 제1 절연체층, 170: 제2 절연체층, 180: 접속 패드, 190: 범프 구조물,
200: 반도체 패키지, 210: 패키지 기판, 215: 전도성 플레이트, 220: 반도체 칩, 225: 범프, 230: 비아층, 240: 패시베이션층, 250: 수동 소자, 252: 수동 소자의 제1 전극, 252-1: 트렌치 패턴층, 254: 수동 소자의 제2 전극, 256: 제1 전극과 제2 전극이 겹쳐지는 영역, 260: 제1 절연체층, 270: 제2 절연체층, 280: 접속 패드, 290: 범프 구조물, 1215: 홀 패턴.

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 패키지 기판;
    상기 패키지 기판 상에 실장되는 적어도 하나의 반도체 칩;
    상기 반도체 칩의 외곽부를 따라 배치되며, 상기 패키지 기판 내의 집적 회로를 통해서 상기 반도체 칩과 전기적으로 연결되는 전도성 플레이트;
    상기 반도체 칩 및 상기 전도성 플레이트를 몰딩하는 패시베이션층;
    상기 패시베이션층 내에 형성되는 적어도 하나 이상의 비아층을 통해 상기 전도성 플레이트와 전기적으로 연결되며 상기 패시베이션층 상에 배치되는 수동 소자를 포함하고,
    상기 수동 소자의 제1 전극 및 제2 전극은 서로 다른 평면 상에 배치되는
    반도체 패키지.
  8. 제7 항에 있어서,
    상기 수동 소자는 인덕터 또는 캐패시터를 포함하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 수동 소자는 RF 장치의 안테나 또는 주파수 필터를 포함하는 반도체 패키지.
  10. 제7 항에 있어서,
    상기 적어도 하나의 반도체 칩은 상기 전도성 플레이트에 구비되는 홀 패턴 내부에 배치되는 반도체 패키지.
  11. 제7 항에 있어서,
    상기 비아층은 상기 전도성 플레이트 상에 배치되는 반도체 패키지.
  12. 제7 항에 있어서,
    상기 패키지 기판에 배치되는 재배선 패턴 및 범프 구조물을 추가적으로 구비하는 반도체 패키지.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 반도체 패키지의 제조 방법에 있어서,
    (a) 집적 회로를 포함하는 패키지 기판을 제공하는 단계;
    (b) 홀 패턴을 구비하는 전도성 플레이트를 상기 패키지 기판 상에 형성하는 단계;
    (c) 상기 전도성 플레이트의 상기 홀 패턴 내부에 적어도 하나의 반도체 칩을 배치하는 단계;
    (d) 상기 반도체 칩 및 상기 전도성 플레이트를 몰딩하는 패시베이션층을 형성하는 단계;
    (e) 상기 패시베이션층을 관통하여 상기 전도성 플레이트와 연결되는 적어도 하나의 비아층을 형성하는 단계;
    (f) 상기 비아층을 통해 상기 전도성 플레이트와 전기적으로 연결되는 수동 소자를 상기 패시베이션층 상에 형성하는 단계를 포함하되,
    상기 전도성 플레이트는 상기 집적 회로를 통하여 상기 반도체 칩과 전기적으로 연결되며,
    상기 수동 소자의 제1 전극 및 제2 전극은 상기 패시베이션층 상부의 서로 다른 평면 상에 형성되는
    반도체 패키지의 제조 방법.
  19. 제18 항에 있어서,
    (f) 단계는
    (f1) 상기 비아층 중 어느 하나와 전기적으로 연결되는 상기 수동 소자의 제1 전극층을 상기 패시베이션층 상에 형성하는 단계;
    (f2) 상기 제1 전극층 상에 절연층을 형성하는 단계; 및
    (f3) 상기 비아층 중 다른 하나와 전기적으로 연결되는 상기 수동 소자의 제2 전극층을 상기 절연층 상에 형성하는 단계를 포함하는
    반도체 패키지의 제조 방법.
  20. 제18 항에 있어서,
    (e) 단계는
    (e1) 상기 패시베이션층을 선택적으로 식각하여 상기 전도성 플레이트를 노출시키는 비아홀 패턴을 형성하는 단계; 및
    (e2) 도금법 또는 인쇄법을 이용하여 상기 비아홀 패턴 내부를 구리막으로 채우는 단계를 포함하는
    반도체 패키지의 제조 방법.
  21. 제18 항에 있어서,
    상기 패시베이션층 상에 상기 수동소자를 형성한 후에, 상기 패시베이션층의 일 면과 상기 기판의 계면을 경계로 하여, 상기 수동소자, 상기 전도성 플레이트 및 상기 반도체 칩을 포함하는 구조물과 상기 기판을 서로 분리시키는 단계;
    상기 분리된 패시베이션층의 상기 일면 상에 재배선 층을 형성하는 단계; 및
    상기 재배선층의 일부분에 접속 패드 및 범프구조물을 형성하는 단계를 추가적으로 포함하는
    반도체 패키지의 제조 방법.
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