JP2005217382A - キャパシタ装置とそれを備えた半導体装置、及びキャパシタ装置の製造方法 - Google Patents

キャパシタ装置とそれを備えた半導体装置、及びキャパシタ装置の製造方法 Download PDF

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Abstract

【課題】 配線長が最短になって寄生インダクタンスが低減され、デカップリングキャパシタとしての効果を大きくできるキャパシタ装置を提供する。
【解決手段】 一対の端子２０ａ，２０ｃを備えたキャパシタ部品２０が、その下面が絶縁膜１６で被覆されない状態で絶縁膜１６に埋設され、一対の端子２０ａ，２０ｃ上の絶縁膜１６に形成されたビアホール１６ｘを介して、一対の端子２０ａ，２０ｃの上面に接続された上側配線パターン２２が絶縁膜１６の上面にそれぞれ形成され、一対の端子２０ａ，２０ｃの下面に接続された下側配線パターン２４が絶縁膜１６の下面側にそれぞれ形成されていることを含む。
【選択図】 図５

Description

本発明はキャパシタ装置とそれを備えた半導体装置及びキャパシタの製造方法に係り、さらに詳しくは、高速動作するＬＳＩが実装される回路基板に配設され、電源電圧を安定させると共に、高周波ノイズを低減するデカップリングキャパシタに適用できるキャパシタ装置及びそれを備えた半導体装置及びキャパシタ装置の製造方法に関する。
近年、マイクロプロセッサをはじめとするデジタルＬＳＩは、演算速度の高速化及び低消費電力化による電源電圧の低減が進められている。このようなデジタルＬＳＩでは、ＬＳＩのインピーダンスが急激に変動したときなどにＬＳＩの電源電圧が不安定になりやすい。また、高速動作デジタルＬＳＩでは、さらなる高周波（ＧＨｚ）領域での安定した動作が要求されており、高周波ノイズによるＬＳＩの誤動作防止が必要となる。
このため、電源電圧を安定させ、かつ高周波ノイズを低減させる目的で、ＬＳＩの電源ラインとグランドラインとの間にデカップリングキャパシタが配置される。
従来のデカップリングキャパシタを備えた回路基板には、回路基板の一方の面（表面）にＬＳＩチップとキャパシタ部品が実装され、回路基板の他方の面（裏面）に接続端子が設けられたものがある（表面実装型）。表面実装型では、ＬＳＩチップとキャパシタ部品との間で配線の引き回しが必要であることから、リード間で比較的大きなインダクタンスが存在するので、デカップリングキャパシタとしての効果が小さくなってしまう。
そこで、図１に示すように、ＬＳＩチップとデカップリングキャパシタとの間の配線長を短くするために、相互接続された配線パターン１０２を両面に備えた回路基板１００の一方の面（表面）にＬＳＩチップ１０４が実装され、他方の面（裏面）にキャパシタ部品１０６が実装されたものがある（裏面実装型）。
また、多層配線構造を容易にするため、キャパシタ部品が回路基板の絶縁層に埋設されて実装されたものがある（例えば特許文献１）。
さらには、特許文献２には、コア基板に設けられた凹部に、充填樹脂に埋め込まれた状態で積層セラミックキャパシタが実装され、その上下に樹脂絶縁層や配線層を備えたものが記載されている。
特開２００２−２６１４４９号公報 特開２０００−２４３８７３号公報
しかしながら、図１に示された裏面実装型では、表面実装型よりはＬＳＩチップとデカップリングキャパシタとの配線長を短くできるものの、回路基板１００の裏面にキャパシタ部品１０６が実装されることから、裏面における接続端子１０８が配置される領域が制限されてしまう。しかも、図１の破線で示すように、回路基板１００の裏面側においてはキャパシタ部品１０６から接続端子１０８まで配線を水平方向に引き回す必要があるので、寄生インダクタンスの低減には限界があり、デカップリングキャパシタとしての効果が小さくなってしまう場合が想定される。さらには、配線密度を向上させる際に容易に対応できないといった問題も残る。
また、特許文献１では、ＬＳＩチップとデカップリングキャパシタとの配線長を短くして寄生インダクタンスを最小にすることは十分に考慮されていない。さらに、特許文献２では、上下に接続パッドを有する積層セラミックコンデンサに接続される配線のインダクタンスを低減する効果はあるものの、コア基板を複雑に加工する必要があるので製造工程が煩雑になると共に、コア基板を貫通して配線を形成する必要があるので寄生インダクタンスの低減には限界がある。
本発明は以上の課題を鑑みて創作されたものであり、配線長が最短になって寄生インダクタンスが低減され、デカップリングキャパシタとしての効果を大きくできるキャパシタ装置とそれを備えた半導体装置及びキャパシタ装置の製造方法を提供することを目的とする。
上記課題を解決するため、本発明はキャパシタ装置に係り、絶縁膜と、両端側に端子をそれぞれ備え、前記両端側の端子が水平方向に配置されるキャパシタ部品であって、前記キャパシタ部品の下面が前記絶縁膜で被覆されない状態で、前記絶縁膜に埋設された前記キャパシタ部品と、前記両端側の端子上の前記絶縁膜の部分にそれぞれ形成されたビアホールと、前記絶縁膜の上面側に形成され、前記ビアホールを介して前記両端側の端子の上面にそれぞれ接続された上側配線パターンと、前記絶縁膜の下面側に形成され、前記両端側の端子の下面にそれぞれ接続された下側配線パターンとを有することを特徴とする。
本発明では、両端側に端子をそれぞれ備えたキャパシタ部品が、その両端側の端子が水平方向になって配置され、かつその下面が絶縁膜で被覆されない状態で絶縁膜に埋設されている。つまり、好適には、キャパシタ部品は、その下面が絶縁膜の下面と同一面となった状態で絶縁膜の中に埋設されている。
また、キャパシタ部品の両端側の端子上の絶縁膜の部分にビアホールが形成されており、このビアホールを介して両端側の端子の上面にそれぞれ接続される上側配線パターンが絶縁膜の上面側に形成されている。さらに、キャパシタ部品の両端側の端子の下面にはビアホールを介さずに下側配線パターンがそれぞれ直接接続されている。
このように、本発明のキャパシタ装置では、キャパシタ部品の両端側の端子の上及び下の配線パターンの部分に、接続端子が接続される接続部がそれぞれ配置されるようにしたので、従来技術と違って、キャパシタ部品から接続部まで不必要な配線の引き回しを必要としない。従って、直列等価インダクタンスを低下させることができるので、高速動作のＬＳＩに対しての電源電圧変動の抑制及び高周波ノイズの低減の効果が大きくなる。特に、キャパシタ部品の両端側の端子と下側配線パターンとはビアホールを介さずに直接接続されているので、この配線部分の直列等価インダクタンスが大幅に低減される。
また、絶縁膜をコア部材として使用するため、キャパシタ部品の厚みに合わせて絶縁膜の薄膜化が容易になり、しかも下側配線パターンはビアホールを介さずに両端側の端子にそれぞれ接続されるので、キャパシタ装置を薄型化する際に容易に対応できるようになる。
また、上記課題を解決するため、本発明はキャパシタ装置の製造方法に係り、支持体の上に剥離層を介して金属箔を形成する工程と、前記金属箔上に、両端側に端子をそれぞれ備えたキャパシタ部品を前記両端側の端子が水平方向に配置されるようにして実装する工程と、前記キャパシタ部品を被覆する絶縁膜を形成する工程と、前記キャパシタ部品の両端側の端子上の前記絶縁膜の部分にビアホールをそれぞれ形成する工程と、前記ビアホールを介して前記両端側の端子の上面にそれぞれ接続される上側配線パターンを前記絶縁膜の上面側に形成する工程と、前記金属箔を前記剥離層との界面から剥離することにより、前記金属箔、前記キャパシタ部品、前記絶縁膜及び前記上側配線パターンにより構成されるキャパシタ部材を得る工程と、前記キャパシタ部材の前記金属箔をパターニングすることにより、前記両端側の端子の下面にそれぞれ接続される下側配線パターンを前記絶縁膜の下面側に形成する工程とを有することを特徴とする。
本発明では、まず、剛性を有する支持体（金属板や樹脂板）上に剥離できる状態で金属箔（銅箔など）が形成された後に、両端側に端子を備えたキャパシタ部品が、その端子が水平方向になって金属箔上に実装される。その後、キャパシタ部品を被覆する絶縁膜（樹脂など）が形成され、次いで絶縁膜に形成されたビアホールを介してキャパシタ部品の両端側の端子の上面にそれぞれ接続される上側配線パターンが絶縁膜の上面側に形成される。次いで、キャパシタ部品が実装された金属箔が剥離層との界面から剥離された後に、絶縁膜の下面上の金属箔がパターニングされて、両端側の端子の下面にそれぞれ接続される下側配線パターンが絶縁膜の下面側に形成される。
このような製造方法を採用することにより、上記した構成のキャパシタ装置を容易に製造することができる。
以上説明したように、本発明のキャパシタ装置では、配線長が最短になって直列等価インダクタンスを低下させることができるので、デカップリングキャパシタとしての効果が大きくなる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
図２〜図５は本発明の実施形態のキャパシタ装置の製造方法を示す断面図である。
本発明の第１実施形態のキャパシタ装置の製造方法は、図２（ａ）に示すように、まず、剛性を有する支持体１０を用意する。支持体１０としては、銅などよりなる金属板、又は樹脂板などが好適に使用される。
その後に、図２（ｂ）に示すように、支持体１０の一方面に接着機能を有する樹脂よりなる剥離層１２を形成する。次いで、図２（ｃ）に示すように、剥離層１２上に厚みが５〜４０μｍの銅箔１４（金属箔）を貼着する。この剥離層１２の下面は支持体１０と強固な密着性をもつが、剥離層１２の上面は銅箔１４と密着性が低い状態で貼着される特性をもっており、後に銅箔１４を剥離層１２との界面から容易に剥離できるようになっている。
続いて、図２（ｄ）に示すように、第１端子２０ａ、キャパシタ部２０ｂ及び第２端子２０ｃより構成される複数のキャパシタ部品２０を用意する。このキャパシタ部品２０は、一般的なチップキャパシタであり、第１端子２０ａ及び第２端子２０ｃがキャパシタ部２０ｂの両端側にそれぞれ設けられており、それらの端子２０ａ，２０ｂが水平方向に配置された状態で実装される。
なお、特に明記されていないが、キャパシタ部２０ｂは、例えば、複数の電極層と誘電体層とが積層された構造を有し、所定の電極層が第１端子２０ａ又は第２端子２０ｃに電気的に接続されている。あるいは、両端側に対の電極が複数個設けられた構造のキャパシタ部品を使用してもよい。
そして、キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃが配置される銅箔１４上の部分にはんだペースト（不図示）を選択的に塗布し、キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃがはんだベーストに対応するようにして、キャパシタ部品２０を銅箔１４上に配置する。
続いて、リフロー加熱を行ってはんだペーストをリフロー・硬化させることにより、キャパシタ部品２０を銅箔１４上に固着する。このとき、キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃの側面外側部にはんだ層２１が電気的に接続された状態で残される。また、キャパシタ部品２０は、銅箔１４上の所定位置に位置合わせされた状態で固着される。
次いで、図３（ａ）に示すように、銅箔１４及びキャパシタ部品２０上にエポキシ樹脂などよりなる樹脂フィルムをラミネートするなどして、キャパシタ部品２０を被覆する絶縁膜１６を形成する。これにより、キャパシタ部品２０は絶縁膜１６の中に埋設された状態となり、しかも絶縁膜１６はその上面が概ね平坦化された状態で形成される。
続いて、図３（ｂ）に示すように、キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃ上、及び銅箔１４上の絶縁膜１６の部分をレーザにより加工することにより、キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃ及び銅箔１４の所定部にそれぞれ到達する深さのビアホール１６ｘを形成する。その後に、デスミア処理が施されて、ビアホール１６ｘ内がクリーニングされる。
次いで、図３（ｃ）に示すように、無電解めっき又はスパッタ法により、絶縁膜１６及びビアホール１６ｘの内面にシードＣｕ膜（不図示）を形成した後に、このシードＣｕ膜をめっき給電層に利用した電解めっきにより、シードＣｕ膜上にＣｕ膜１７を形成する。Ｃｕ膜１７はビアホール１６ｘに埋め込まれて形成されると共に、その上面が概ね平坦化された状態で形成される。
さらに、図３（ｄ）に示すように、フォトリソグラフィにより、上側配線パターンを形成するためのレジスト膜１９をＣｕ膜１７上にパターニングし、そのレジスト膜１９をマスクにしてＣｕ膜１７をエッチングする。その後に、レジスト膜１９が除去される。
これにより、図４（ａ）に示すように、キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃの上面及び銅箔１４にビアホール１６ｘを介して接続された上側配線パターン２２が絶縁膜１６の上面側に形成される。
次いで、図４（ｂ）に示すように、銅箔１４を剥離層１２との界面から剥離することにより、図４（ａ）の構造体から支持体１０及び剥離層１２を分離する。これにより、図４（ｃ）に示すように、銅箔１４と、その上に実装されたキャパシタ部品２０と、キャパシタ部品２０を被覆する絶縁膜１６と、絶縁膜１６のビアホール１６ｘを介してキャパシタ部品２０の第１及び第２端子２０ａ，２０ｃ、及び銅箔１４に接続された上側配線パターン２２とにより構成されるキャパシタ部材３０が得られる。
続いて、図４（ｄ）に示すように、下側配線パターンを形成するためのレジスト膜１９ａをキャパシタ部材３０の銅箔１４の下面上にフォトリソグラフィによりパターニングし、このレジスト膜１９ａをマスクにして銅箔１４をエッチングする。その後に、レジスト膜１９ａが除去される。
これにより、図５に示すように、絶縁膜１６の下面側に下側配線パターン２４が形成される。下側配線パターン２４は、キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃ及びはんだ層２１の下面にそれぞれ直接接続されて形成される。また、他の下側配線パターン２４はビアホール１６ｘを介して上側配線パターン２２に接続される。
以上により、本発明の実施形態のキャパシタ装置１が得られる。
本実施形態のキャパシタ装置１では、図５に示すように、両端側に第１端子２０ａ及び第２端子２０ｃが設けられた構造のキャパシタ部品２０が、その一対の端子２０ａ，２０ｃが水平方向に配置された状態で絶縁膜１６中に埋設されている。そして、キャパシタ部品２０の下面は絶縁膜１６で被覆されておらず、キャパシタ部品２０の下面と絶縁膜１６の下面とが同一面となっている。本実施形態では、絶縁膜１６がキャパシタ装置１のコア部材として機能する。
キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃはその上の絶縁膜１６の部分に形成されたビアホール１６ｘを介して上側配線パターン２２に接続され、第１及び第２端子２０ａ，２０ｃの好適には真上に第１接続部２２ｘがそれぞれ画定される。
また、キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃの下面にはビアホールを介さずに下側配線パターン２４が直接接続され、第１及び第２端子２０ａ，２０ｃの好適には直下に第２接続部２４ｘが画定される。下側配線パターン２４は、第１及び第２端子２０ａ，２０ｃの下面以外に、それらの側面に接続されたはんだ層２１の下面にも接続されているので、コンタクト抵抗が低減された状態で第１及び第２端子２０ａ，２０ｃに接続される。
また、キャパシタ部品２０が実装されていない絶縁膜１６の部分には、絶縁膜１６を貫通するビアホール１６ｘが設けられており、そのビアホール１６ｘを介して相互接続された上側配線パターン２２及び下側配線パターン２４が絶縁膜１６の両面側にそれぞれ形成されている。
本実施形態のキャパシタ装置１では、第１及第２端子２０ａ，２０ｃの直上に配置される第１接続部２２ｘが電子部品に電気的に接続され、第１及第２端子２０ａ，２０ｃの直下に配置される第２接続部２４ｘが配線基板（マザーボード）に電気的に接続される。そして、キャパシタ部品２０は電源ラインとグランドラインとの間に配置されてデカップリングキャパシタとして機能する。
このように、第１実施形態のキャパシタ装置１では、キャパシタ部品２０の第１及び第２端子２０ａ，２０ｃの直上及び直下に第１及び第２接続部２２ｘ，２４ｘが配置されるようにしたので、従来技術と違って、キャパシタ部品から接続部まで不必要な配線の引き回しを必要としない。従って、直列等価インダクタンスを低下させることができるので、高速動作のＬＳＩに対しての電源電圧変動の抑制及び高周波ノイズの低減の効果が大きくなる。特に、第１及び第２端子２０ａ，２０ｃと下側配線パターン２４とはビアホールを介さずに直接接続されているので、この部分の直列等価インダクタンスが大幅に低減される。
また、キャパシタ装置１の配線密度を容易に向上させることができるので、キャパシタ装置１を小型化する際に都合がよい。
さらには、絶縁膜１６をコア部材として使用するため、キャパシタ部品２０の厚みに合わせて絶縁膜１６の薄膜化が容易になり、しかも下側配線パターン２４はビアホールを介さずに、第１及び第２端子２０ａ，２０ｃに直接接続されるので、キャパシタ装置１を薄型化する際に容易に対応できるようになる。
（第２の実施形態）
図６は本発明の第２実施形態のキャパシタ装置を示す断面図である。第２の実施形態は、第１実施形態の図５のキャパシタ装置に接続端子を設けた形態である。図６に示すように、第２実施形態のキャパシタ装置１ａでは、図５のキャパシタ装置１の両面側の第１接続部２２ｘ及び第２接続部２４ｘ上などに開口部２６ｘが設けられたソルダレジスト膜２６がそれぞれ形成されている。さらに、キャパシタ装置１ａの両面側の第１及び第２接続部２２ｘ，２４ｘ上などに接続端子２８が設けられている。接続端子２８は、例えばはんだボールが搭載されて形成される。
次に、第２実施形態のキャパシタ装置１ａに、半導体チップが実装された回路基板が接続された構成の半導体装置について説明する。まず、半導体チップ４０が実装された回路基板５０を用意する。この回路基板５０では、コア基板５２の両面側に第１配線パターン５４がそれぞれ形成されており、コア基板５２に設けられた貫通孔５２ｘに充填された貫通電極５２ａを介して両面側の第１配線パターン５４が相互接続されている。そして、回路基板５０の両面側に第１配線パターン５４上に開口部５６ｘが設けられた絶縁膜５６がそれぞれ形成されている。
さらに、コア基板５２の両面側の絶縁膜５６の開口部５６ｘには第１配線パターンに接続される第２配線パターン５４ａがそれぞれ形成されている。また、コア基板５２の両面側に、第２配線パターン５４ａ上に開口部５８ｘが設けられたソルダレジスト膜５８が形成されている。さらに、ソルダレジスト膜５８の開口部５８ｘには第２配線パターン５４ａに接続される接続端子６０がそれぞれ形成されている。さらに、回路基板５０の上側の接続端子６０に半導体チップ４０が接続されて実装されている。
そして、上記した半導体チップ４０が実装された回路基板５０の下側の接続端子６０が、図６のキャパシタ装置１ａの上側の接続端子２８に接続されている。
以上のようにして、半導体チップ４０が実装された回路基板５０が図６のキャパシタ装置１ａ上に３次元的に積層されて接続され、キャパシタ部品２０が内蔵された半導体装置２が構成されている。半導体装置２に内蔵されたキャパシタ部品２０は、半導体装置２の電源ラインとグランドラインとの間に配置され、デカップリングコンデンサとして機能する。
本実施形態の半導体装置２では、インダクタンスが低減されたキャパシタ装置１ａの上に半導体チップ４０が実装され、しかもキャパシタ装置１ａと半導体チップ４０とが水平方向に配線を引き回すことなく接続されるで、配線長が最短となり、寄生インダクタンスの大幅な低減を図ることができる。これにより、高速動作するＬＳＩに対しての電源電圧変動の抑制及び高周波ノイズの低減の効果が大きくなる。
（第３の実施の形態）
図８は本発明の第３実施形態のキャパシタ装置（その１）を示す断面図、図９は本発明の第３実施形態のキャパシタ装置（その２）を示す断面図、図１０は図９のキャパシタ装置上に半導体チップが実装された半導体装置を示す断面図である。
図８に示すように、第３実施形態のキャパシタ装置（その１）１ｂでは、図５のキャパシタ装置１の両面側の第１及び第２接続部２２ｘ，２２ｙ上に開口部１６ｙが設けられた絶縁膜１６ａがそれぞれ形成されている。さらに、この絶縁膜１６ａの開口部１６ｙ内には第１及び第２接続部２２ｘ，２４ｘにそれぞれ接続される２層目配線２３がそれぞれ形成されている。
このように、第１実施形態の図５のキャパシタ装置１の上側配線パターン２２及び下側配線パターン２４に絶縁膜の開口部を介して接続される配線層がそれぞれ一層以上形成され、ｎ層（ｎは２以上の整数）の多層配線を備えた形態としてもよい。
また、図９に示すように、第３実施形態のキャパシタ装置（その２）１ｃでは、図８のキャパシタ装置（その１）１ｂの両面側の２層目配線２３上の所要部に開口部２６ｘが設けられたソルダレジスト膜２６が形成されている。さらに、両面側に形成されたソルダレジスト膜２６の開口部２６ｘに２層目配線２３に接続されたはんだボールなどの接続端子２８がそれぞれ設けられている。
さらに、第３実施形態では、図１０に示すように、図９のキャパシタ装置１ｃの上側の接続端子２８に半導体チップ４０が接続されて、キャパシタ部品２０を備えた半導体装置２ａとなる。なお、半導体チップ４０に設けられた接続端子をキャパシタ装置１ｃの上側の２層目配線２３に接続するようにしてもよい。
第３実施形態の半導体装置２ａにおいても、インダクタンスが低減されたキャパシタ装置１ｃ上に半導体チップ４０が接続されているので、第２実施形態と同様な効果を奏する。
なお、第２実施形態のキャパシタ装置１ａ（図６）の上側の接続端子２８に半導体チップが同様に直接接続された形態としてもよい。
図１は従来技術に係るキャパシタ装置を示す断面図である。 図２は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その１）である。 図３は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その２）である。 図４は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その３）である。 図５は本発明の第１実施形態のキャパシタ装置を示す断面図である。 図６は本発明の第２実施形態のキャパシタ装置を示す断面図である。 図７は本発明の第２実施形態のキャパシタ装置を備えた半導体装置を示す断面図である。 図８は本発明の第３実施形態のキャパシタ装置（その１）を示す断面図である。 図９は本発明の第３実施形態のキャパシタ装置（その２）を示す断面図である。 図１０は本発明の第３実施形態のキャパシタ装置を備えた半導体装置を示す断面図である。
符号の説明
１，１ａ,１ｂ，１ｃ…キャパシタ装置、２，２ａ…半導体装置、１０…支持体、１２…剥離層、１４…銅箔、１６，１６ａ，５６…絶縁膜、１６ｘ…ビアホール、１７…Ｃｕ膜、１９，１９ａ…レジスト膜、２０…キャパシタ部品、２０ａ…第１端子、２０ｂ…キャパシタ部、２０ｃ…第２端子、２２…上側配線パターン、２２ｘ…第１接続部、２３…２層目配線、２４…下側配線パターン、２４ｘ…第２接続部、２６，５８…ソルダレジスト膜、２６ｘ，５６ｘ，５８ｘ…開口部、２８，６０…接続端子、３０…キャパシタ部材、４０…半導体チップ、５０…回路基板、５２…コア基板、５２ｘ…貫通孔、５２ａ…貫通電極、５４…第１配線パターン、５４ａ…第２配線パターン。

Claims (14)

  1. 絶縁膜と、
    両端側に端子をそれぞれ備え、該両端側の端子が水平方向に配置されるキャパシタ部品であって、前記キャパシタ部品の下面が前記絶縁膜で被覆されない状態で、前記絶縁膜に埋設された前記キャパシタ部品と、
    前記両端側の端子上の前記絶縁膜の部分にそれぞれ形成されたビアホールと、
    前記絶縁膜の上面側に形成され、前記ビアホールを介して前記両端側の端子の上面にそれぞれ接続された上側配線パターンと、
    前記絶縁膜の下面側に形成され、前記両端側の端子の下面にそれぞれ接続された下側配線パターンとを有することを特徴とするキャパシタ装置。
  2. 前記両端側の端子の上の前記上側配線パターンの部分に第１接続部がそれぞれ画定され、前記両端側の端子の下の前記下側配線パターンの部分に第２接続部がそれぞれ画定されており、前記第１接続部及び第２接続部にそれぞれ接続端子が設けられていることを特徴とする請求項１に記載のキャパシタ装置。
  3. 前記キャパシタ部品の両端側の端子の側面外側部にはそれぞれはんだ層が接続されて形成されており、前記下側配線パターンは、はんだ層の下面にさらに接続されていることを特徴とする請求項１に記載のキャパシタ装置。
  4. 前記キャパシタ部品が埋設されていない前記絶縁膜の部分を貫通するビアホールがさらに形成されており、前記上側配線パターン及び前記下側配線パターンは、前記絶縁膜を貫通するビアホールを介して相互接続される配線パターンをそれぞれ含むことを特徴とする請求項１に記載のキャパシタ装置。
  5. 前記キャパシタ装置の両面側の前記上側配線パターン及び前記下側配線パターンに、絶縁膜の開口部を介して接続される配線層がそれぞれ一層以上形成されていることを特徴とする請求項１又は４に記載のキャパシタ装置。
  6. 前記キャパシタ部品の前記両端側の端子上の最上の前記配線層の部分に接続端子がそれぞれ設けられ、前記キャパシタ部品の前記両端側の端子の下の最下の前記配線層の部分に接続端子がそれぞれ設けられていることを特徴とする請求項５に記載のキャパシタ装置。
  7. 前記絶縁膜は、樹脂よりなることを特徴とする請求項１乃至６のいずれか一項に記載のキャパシタ装置。
  8. 請求項２に記載のキャパシタ装置と、
    下面側に接続端子を備えた回路基板と、
    前記回路基板の上面側に実装された半導体チップとを有し、
    前記半導体チップが実装された前記回路基板の接続端子が、前記キャパシタ装置の上側の前記接続端子に接続されていることを特徴とする半導体装置。
  9. 請求項２又は６に記載のキャパシタ装置と、
    前記キャパシタ装置の上側の前記接続端子に接続された半導体チップとを有することを特徴とする半導体装置。
  10. 支持体の上に剥離層を介して金属箔を形成する工程と、
    前記金属箔上に、両端側に端子をそれぞれ備えたキャパシタ部品を前記両端側の端子が水平方向に配置されるようにして実装する工程と、
    前記キャパシタ部品を被覆する絶縁膜を形成する工程と、
    前記キャパシタ部品の両端側の端子上の前記絶縁膜の部分にビアホールをそれぞれ形成する工程と、
    前記ビアホールを介して前記両端側の端子の上面にそれぞれ接続される上側配線パターンを前記絶縁膜の上面側に形成する工程と、
    前記金属箔を前記剥離層との界面から剥離することにより、前記金属箔、前記キャパシタ部品、前記絶縁膜及び前記上側配線パターンにより構成されるキャパシタ部材を得る工程と、
    前記キャパシタ部材の前記金属箔をパターニングすることにより、前記両端側の端子の下面にそれぞれ接続される下側配線パターンを前記絶縁膜の下面側に形成する工程とを有することを特徴とするキャパシタ装置の製造方法。
  11. 前記下側配線パターンを形成する工程の後に、前記上側配線パターン及び前記下側配線パターンに絶縁膜の開口部を介してそれぞれ接続される配線層を一層以上形成する工程をさらに有することを特徴とする請求項１０に記載のキャパシタ装置の製造方法。
  12. 前記下側配線パターンを形成する工程の後に、前記上側配線パターン及び下側配線パターンの接続部に接続端子を形成する工程をさらに有することを特徴とする請求項１０に記載のキャパシタ装置の製造方法。
  13. 前記配線層を一層以上形成する工程の後に、両面側の前記最上及び最下の前記配線層に接続される接続端子をそれぞれ形成する工程をさらに有することを特徴とする請求項１１に記載のキャパシタ装置の製造方法。
  14. 前記支持体は金属板又は樹脂板よりなり、前記金属箔は銅よりなることを特徴とする請求項１０乃至１３のいずれか一項に記載のキャパシタ装置の製造方法。
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