JP2014123725A - 高密度及び低密度基板領域を備えるハイブリッド基板及びその製造方法 - Google Patents
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Abstract
【課題】高密度基板層を低密度基板層のキャビティに内蔵させることによって、パッケージの厚さ変化なして、薄型化することができるハイブリッド基板及びその製造方法を提供する。
【解決手段】高密度及び低密度基板領域を備えるハイブリッド基板は、中間領域にキャビティ150が形成され、キャビティ150の周囲にパターン密集度の低い低密度領域から成る低密度基板層100と、低密度基板層100のキャビティ150に内蔵され、低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層300と、高密度基板層300及び低密度基板層100の上部、下部または上下部に形成された積層領域を含む絶縁支持層200と、絶縁支持層200の積層領域を貫いて高密度基板層300及び低密度基板層100のパターンと接続される絶縁層ビア410と、絶縁層ビア410と接続される回路パターン110を含み、絶縁支持層200の積層領域上に形成された外郭パターン層430とを含む。
【選択図】図1
【解決手段】高密度及び低密度基板領域を備えるハイブリッド基板は、中間領域にキャビティ150が形成され、キャビティ150の周囲にパターン密集度の低い低密度領域から成る低密度基板層100と、低密度基板層100のキャビティ150に内蔵され、低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層300と、高密度基板層300及び低密度基板層100の上部、下部または上下部に形成された積層領域を含む絶縁支持層200と、絶縁支持層200の積層領域を貫いて高密度基板層300及び低密度基板層100のパターンと接続される絶縁層ビア410と、絶縁層ビア410と接続される回路パターン110を含み、絶縁支持層200の積層領域上に形成された外郭パターン層430とを含む。
【選択図】図1
Description
本発明は、高密度及び低密度基板領域を備えるハイブリッド基板及びその製造方法に関し、特に、高密度基板層が低密度基板層のキャビティに内蔵される、高密度及び低密度基板領域を備えるハイブリッド基板及びその製造方法に関する。
最近、デバイスの高速化に伴って、フリップチップなどの高集積チップの適用が益々増加している。デバイス性能の向上によるI/O数の急激な増加は、基板回路の線帽の急激な減少が求められている。そのため、露光、めっき、エッチング技術などの関連工程のための大規模設備投資が要求される。投資を最小化すると共にデバイスの高密度化に対応するため、高密度回路基板と低密度回路基板とを共に集積させる技術が要求されている。
高密度と低密度回路とを共にパッケージ化する場合、例えばチップと直接的に接続される部分の基板には、デバイスの集積化に比例して高密度回路基板を適用し、例えばマザーボードと接続される部分の基板には、低密度回路を適用している。
従来、高密度及び低密度の基板を共にパッケージする場合、低密度基板層上に高密度基板層を実装している。しかし、低密度基板層上に高密度基板層を実装する場合、基板の厚さが増大し、基板の厚さが酷く変化するという問題がある。
本発明は上記の問題点に鑑みて成されたものであって、高密度基板層を低密度基板層のキャビティに内蔵させることによって、パッケージの厚さ変化なしで、薄型化する技術を提供することに、その目的がある。
上記の目的を解決するために、本発明の第1の形態によれば、中間領域にキャビティが形成され、該キャビティの周囲にパターン密集度の低い低密度領域から成る低密度基板層と、低密度基板層のキャビティに内蔵され、低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層と、高密度基板層及び低密度基板層の上部、下部または上下部に形成された積層領域を含む絶縁支持層と、該絶縁支持層の積層領域を貫いて高密度基板層及び低密度基板層のパターンと接続される絶縁層ビアと、該絶縁層ビアと接続される回路パターンを含み、絶縁支持層の積層領域上に形成された外郭パターン層とを含む高密度及び低密度基板領域を備えるハイブリッド基板が提供される。
一実施形態によれば、外郭パターン層の回路パターンが外部へ露出するように絶縁支持層上に形成された第1の保護層をさらに含む。
また、一実施形態によれば、絶縁支持層は、高密度基板層とキャビティとの間の空間に充填された充填領域と、高密度基板層及び低密度基板層の上部または下部に形成された積層領域とから構成され、ハイブリッド基板は、絶縁支持層が形成されない高密度基板層及び低密度基板層の残りの下部または上部に形成された回路パターンが露出するように、高密度基板層及び低密度基板層の残りの下部または上部に形成された第2の保護層をさらに含む。
また、一実施形態によれば、高密度基板層上に形成されて露出した回路パターン上にICチップが実装される。
また、上記の目的を解決するために、本発明の第2の形態によれば、ベース基板層と、該ベース基板層上に形成され、中間領域にキャビティが形成され、該キャビティの周囲にパターン密集度の低い低密度領域から成る低密度基板層と、低密度基板層のキャビティ内のベース基板層上に実装され、低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層と、高密度基板層及び低密度基板層の上部に形成された積層領域から成る絶縁支持層と、絶縁支持層の積層領域を貫いて高密度基板層及び低密度基板層のパターンと接続される絶縁層ビアと、絶縁層ビアと接続される回路パターンを含み、絶縁支持層の積層領域上に形成された外郭パターン層とを含む高密度及び低密度基板領域を備えるハイブリッド基板が提供される。
一実施形態によれば、外郭パターン層の回路パターンが外部へ露出するように絶縁支持層上に形成された保護層をさらに含む。
また、一実施形態によれば、絶縁支持層は、高密度基板層とキャビティとの間の空間に充填された充填領域と高密度基板層及び低密度基板層の上部に形成された積層領域とから構成される。
また、一実施形態によれば、ベース基板層は、単層または多層の積層構造である。
また、一実施形態によれば、高密度基板層の上部に形成された回路パターン上にICチップが実装される。
また、上記の目的を解決するために、本発明の第3の形態によれば、中間領域にキャビティが形成され、該キャビティの周囲にパターン密集度の低い低密度領域から成る低密度基板層を準備するステップと、低密度基板層のキャビティに低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層を実装するステップと、高密度基板層が実装されたキャビティ間の空間に絶縁材が充填された充填領域及び高密度基板層及び低密度基板層の上部、下部または上下部に絶縁材が積層された積層領域を含む絶縁支持層を形成するステップと、絶縁支持層の積層領域を貫いて高密度基板層及び低密度基板層のパターンが露出するように絶縁層ビアホールを形成するステップと、絶縁層ビアホールを充填して絶縁層ビアを形成し、絶縁層ビアと接続されるように絶縁支持層の積層領域上に回路パターンを形成して外郭パターン層を形成するステップと、を含む高密度及び低密度基板領域を備えるハイブリッド基板の製造方法が提供される。
一実施形態によれば、低密度基板層を準備するステップでは、キャビティが形成された低密度基板層をキャリア基板の一面または両面上に付着させ、高密度基板層を実装するステップでは、高密度基板層をキャビティ内に挿入させてキャリア基板上に高密度基板層を付着させ、絶縁支持層を形成するステップでは、高密度基板層及び低密度基板層の表面に絶縁材を積層して圧着させ、高密度基板層が実装されたキャビティ間の空間を充填させて高密度基板層及び低密度基板層の表面に積層領域を形成させる。
一実施形態によれば、高密度基板層及び低密度基板層の上下部に絶縁材が積層された積層領域を形成する場合、絶縁支持層を形成するステップは、高密度基板層を実装するステップを経って外部へ露出する高密度基板層及び低密度基板層の第1の表面に絶縁材を積層して圧着させ、高密度基板層が実装されたキャビティ間の空間を充填させて高密度基板層及び低密度基板層の第1の表面に積層領域を形成させる第1の絶縁支持層形成ステップと、第1の絶縁支持層形成ステップ後にキャリア基板を除去するか第1の絶縁支持層形成ステップ後に絶縁層ビアホールを形成するステップと、外郭パターン層を形成するステップを経ってからキャリア基板を除去し、キャリア基板が除去された高密度基板層及び低密度基板層の第2の表面に絶縁材を積層して圧着させ、第2の表面積層領域を形成させる第2の絶縁支持層形成ステップと、を含む。
また、一実施形態によれば、外郭パターン層を形成するステップの後に、該外郭パターン層の回路パターンが外部へ露出するように絶縁支持層上に第1の保護層を形成するステップをさらに含む。
また、一実施形態によれば、絶縁支持層を形成するステップにて、高密度基板層を実装するステップを経って外部へ露出する高密度基板層及び低密度基板層の第1の表面に絶縁材を積層して圧着させ、高密度基板層が実装されたキャビティ間の空間を充填させて高密度基板層及び低密度基板層の第1の表面に積層領域を形成させる。本発明のハイブリッド基板の製造方法は、外郭パターン層を形成するステップの後に、キャリア基板を除去するキャリア除去ステップと、外郭パターン層の回路パターンが外部へ露出するように絶縁支持層上に第1の保護層を形成し、キャリア基板が除去された高密度基板層及び低密度基板層の第2の表面に形成された回路パターンが露出するように、高密度基板層及び低密度基板層の第2の表面に第2の保護層を形成する保護層形成ステップと、をさらに含む。
また、上記の目的を解決するために、本発明の第4の形態によれば、ベース基板層を準備するステップと、中間領域にキャビティが形成され、該キャビティの周囲にパターン密集度の低い低密度領域から成る低密度基板層をベース基板層上に形成するステップと、低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層を低密度基板層のキャビティ内のベース基板層上に実装するステップと、高密度基板層が実装されたキャビティ間の空間に絶縁材が充填された充填領域、及び高密度基板層及び低密度基板層の上部に絶縁材が積層された積層領域を含む絶縁支持層を形成するステップと、絶縁支持層の積層領域を貫いて高密度基板層及び低密度基板層のパターンが露出するように絶縁層ビアホールを形成するステップと、絶縁層ビアホールを充填して絶縁層ビアを形成し、絶縁層ビアと接続されるように絶縁支持層の積層領域上に回路パターンを形成して外郭パターン層を形成するステップと、を含む高密度及び低密度基板領域を備えるハイブリッド基板の製造方法が提供される。
一実施形態によれば、外郭パターン層の回路パターンが外部へ露出するように、絶縁支持層上に保護層を形成するステップをさらに含む。
また、一実施形態によれば、絶縁支持層を形成するステップにて、高密度基板層及び低密度基板層の上部に絶縁材を積層して圧着させ、高密度基板層とキャビティとの間の空間を充填させ、高密度基板層及び低密度基板層の上部に積層領域を形成する。
また、一実施形態によれば、ベース基板層は、単層または多層の積層構造である。
従って、本発明によれば、高密度基板層を低密度基板層のキャビティに内蔵させることによって、パッケージの厚さ変化なしで、パッケージを薄型化することができるという効果が奏する。
これによって、基板パッケージの厚さ変化をなくし、薄型化すると共に高密度基板層の領域にはチップなどの高集積素子が接続され、低密度基板層の領域には例えばマザーボードなどと接合されるようにすることができる。
また、従来の設備でも容易に製作可能で、設備投資費用を最小化することができ、デバイス特性上、基板の特定部分に特別に要求される特性がある場合、これを部分的に製作して接続が可能になるようにすることができる。
また、高密度基板及び低密度基板のパターン形成工程は差があるので、別に高密度基板及び低密度基板を形成し、高密度基板を低密度基板のキャビティに内蔵させることによって、一つの基板上に差別化されたパターン形成工程によって高密度領域と低密度領域とを共に形成することに比べて製作が容易くなる。
本発明の多様な実施形態によって直接的に言及されなかった多様な効果が本発明の実施形態による多様な構成から当該技術分野において通常の知識を持った者によって導出れることができることは、自明である。
以下、本発明の好適な実施の形態は図面を参考にして詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下示している各実施の形態に限定されることなく他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは便宜上誇張して表現されることができる。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は文句で特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び/又は素子は、一つ以上の他の構成要素、ステップ、動作及び/又は素子の存在または追加を排除しないことに理解されたい。
まず、添付の図面を参照して、本発明の第1の実施形態による高密度及び低密度基板領域を備えるハイブリッド基板について詳記する。
図1は、本発明の一実施形態による高密度及び低密度基板領域を備えるハイブリッド基板を概略的に示す断面図である。図2a〜図2gは各々、図1に示す高密度及び低密度基板領域を備えるハイブリッド基板の製造方法の各ステップを概略的に示す断面図である。
図1及び図2fに示すように、一実施形態による高密度及び低密度基板領域を備えるハイブリッド基板は、低密度基板層100、高密度基板層300、絶縁支持層200、絶縁層ビア410及び外郭パターン層430を備える。また、一実施形態によれば、高密度及び低密度基板領域を備えるハイブリッド基板は、第1の保護層500をさらに含む。また、一実施形態によれば、高密度及び低密度基板領域を備えるハイブリッド基板は、第2の保護層500をさらに含む。
詳しくは、図1及び図2fに示すように、低密度基板層100は、中間領域にキャビティ(図2aの符号150を参照)が形成される。低密度基板層100のキャビティ150の領域は、高密度基板層300の内蔵される領域になる。例えば、キャビティ150は、低密度基板層100を貫く空間であってもよい。低密度基板層100は、キャビティ150の周囲にパターン密集度の低い低密度領域から成る。通常、低密度回路基板と高密度回路基板との相違は、パターン密集度、例えば回路パターンの幅とパターン間の間隔との差によって区分される。例えば、現在、高密度の場合、パターンラインの幅は略8μm内外の程度に、またパターンライン間の間隔は略12μm内外の程度にしてパターンが形成される。一方、低密度の場合、パターンラインの幅と間隔は略35〜40μm程度に形成されている。高密度回路を形成するためには、SAP(Semi-Additive Process)やMSAP(Modified Semi-Additive Process)を使って、低密度回路を形成するためには、テンテイング(Tenting)工法を使っている。また、通常、高密度回路基板に比べて、例えば銅箔層(CCL)を使う低密度回路基板の絶縁層の表面粗さが高い。
また、図1及び図2fに示すように、高密度基板層300は、低密度基板層100の低密度領域よりパターン密集度の高い高密度領域から成る。また、高密度基板層300は、低密度基板層100のキャビティ150に内蔵される。
続いて、図1及び図2fに示すように、絶縁支持層200が形成される。この絶縁支持層200は、本実施形態によるハイブリッド基板の低密度基板層100とキャビティ150に内蔵された高密度基板層300とに結合されて互いに支持するようにする。絶縁支持層200は、積層領域から成ってもよい。絶縁支持層200の積層領域は、高密度基板層300及び低密度基板層100の上部、下部または上下部に絶縁材料で積層形成された領域である。絶縁支持層200を形成する絶縁材は誘電体であって、基板に使われる公知の絶縁層材料が使われてもよい
例えば、一実施形態によれば、絶縁支持層200は、高密度基板層300とキャビティ150との間の空間に絶縁材で充填された充填領域と、高密度基板層300及び低密度基板層100の上部または下部に絶縁材が積層形成された積層領域とから成る。
図1及び図2fは、絶縁支持層200が高密度基板層300及び低密度基板層100の上部または下部に形成されたことを示されているが、高窃度基板層300及び低密度基板層100の上下両面に絶縁支持層200が形成されてもよい。また、図1及び図2fでは、絶縁支持層200は単層構造として示されているが、適用例によって、多層構造の絶縁支持層200が形成されてもよい。
続いて、図1及び図2fに示すように、絶縁層ビア410が形成される。絶縁層ビア410は、絶縁支持層200の積層領域を貫いて高密度基板層300及び低密度基板層100のパターンと接続される。絶縁層ビア410は、高密度基板層300及び低密度基板層100のパターンの各々と絶縁支持層200上の回路パターン430を接続する。絶縁層ビア410は、導電性金属材料、例えば、Cu材料から成る。
続いて、図1及び図2fに示すように、外郭パターン層430が形成される。外郭パターン層430は、絶縁支持層200の積層領域上に形成される。外郭パターン層430は、絶縁支持層200の積層領域を貫く絶縁層ビア410と接続される回路パターン430を備える。外郭パターン層430は、Cuなどの導電性金属材料から成る。例えば、絶縁支持層200を貫いて高密度基板層300のパターンと接続される少なくとも一つの絶縁層ビア410と絶縁支持層200を貫いて低密度基板層100のパターンと接続される少なくとも一つの絶縁層ビア410とが絶縁支持層200上の回路パターン430によって接続される。
また、図1に示すように、一実施形態によれば、高密度及び低密度基板領域を備えるハイブリッド基板は、第1の保護層500をさらに含む。第1の保護層500は、外郭パターン層430の回路パターン430が外部へ露出するように絶縁支持層200上に形成される。例えば、第1の保護層500は、ソルダレジスト層である。
また、図1に示すように、一実施形態によれば、高密度及び低密度基板領域を備えるハイブリッド基板は、第2の保護層500をさらに含む。一実施形態によれば、絶縁支持層200の積層領域は、高密度基板層300及び低密度基板層100の上部または下部に形成される。第2の保護層500は、絶縁支持層200が形成されない高密度基板層300及び低密度基板層100の残りの下部または上部に形成される。第2の保護層500は第1保護層500と同様に、高密度基板層300及び低密度基板層100の残りの下部または上部に形成された回路パターン310、110が露出するように、高密度基板層300及び低密度基板層100の残りの下部または上部に形成される。例えば、第2の保護層500は、ソルダレジスト層である。
また、示されていないが、一実施形態によれば、高密度基板層300上に形成されて露出した回路パターン310上にICチップ(図示せず)が実装されてもよい。
以下、添付の図面を参照して、本発明の第2の実施形態による高密度及び低密度基板領域を備えるハイブリッド基板について詳記する。前述の第1の実施形態による高密度及び低密度基板領域を備えるハイブリッド基板に重複する説明は省略することにする。
図3は、本発明の他の実施形態による高密度及び低密度基板領域を備えるハイブリッド基板を概略的に示す断面図であり、図4a〜図4fは各々、図3に示す高密度及び低密度基板領域を備えるハイブリッド基板の製造方法の各ステップを概略的に示す断面図である。
図3及び図4eに示すように、一実施形態による高密度及び低密度基板領域を備えるハイブリッド基板は、ベース基板層50、低密度基板層100、高密度基板層300、絶縁支持層200、絶縁層ビア410及び外郭パターン層430を備える。また、図3に示すように、一実施形態によれば、高密度及び低密度基板領域を備えるハイブリッド基板は、保護層500をさらに含む。
図3及び図4eに示すように、ベース基板層50が形成される。例えば、一実施形態によれば、ベース基板層50は、単層または多層構造であってもよい。図3においては多層構造のベース基板層50が示されているが、単層構造でもよい。ベース基板層50は、低密度基板層と同じ材料または公知の基板材料から成る。また、ベース基板層50は、公知のコア基板材料から成ってもよい。
また、図3及び図4eに示すように、低密度基板層100が形成される。低密度基板層100は、ベース基板層50上に形成される。低密度基板層100は、中間領域にキャビティ(図4aの符号150参照)が形成される。また、低密度基板層100は、キャビティ150周囲にパターン密集度の低い低密度領域から成る。
続いて、図3及び図4eに示すように、高密度基板層300が形成される。高密度基板層300は、低密度基板層100のキャビティ150内のベース基板層50上に実装される。高密度基板層300は、低密度基板層100の低密度領域よりパターン密集度の高い高密度領域から成る。
続いて、図3及び図4eに示すように、絶縁支持層200が形成される。絶縁支持層200は、積層領域から成る。絶縁支持層200の積層領域は、高密度基板層300及び低密度基板層100の上部に絶縁材が積層形成された領域である。
例えば、一実施形態によれば、絶縁支持層200は、高密度基板層300とキャビティ150との間の空間に絶縁材で充填された充填領域と、高密度基板層300及び低密度基板層100の上部に絶縁材が積層形成された積層領域とから成る。
絶縁支持層200を形成する絶縁材は誘電体であって、基板に使われる公知の絶縁層材料が使われてもよい。また、図3及び図4fにおいて、絶縁支持層200は単層構造に示されているが、適用例によって、多層構造の絶縁支持層200が形成されてもよい。
続いて、図3及び図4eに示すように、絶縁層ビア410が形成される。絶縁層ビア410は、絶縁支持層200の積層領域を貫いて高密度基板層300及び低密度基板層100のパターンと接続される。絶縁層ビア410及び次の外郭パターン層430は、Cuなどの導電性金属材料から成る。
続いて、図3及び図4eに示すように、外郭パターン層430が形成される。外郭パターン層430は、絶縁支持層200の積層領域上に形成される。外郭パターン層430は、絶縁層ビア410と接続される回路パターン430を備える。
図3に示すように、一実施形態によれば、高密度及び低密度基板領域を備えるハイブリッド基板は、保護層500をさらに含む。保護層500は、外郭パターン層430の回路パターンが外部へ露出するように絶縁支持層200上に形成される。例えば、保護層500は、ソルダレジスト層である。
示されていないが、高密度基板層300上部に形成されて露出した回路パターン上にICチップ(図示せず)が実装されてもよい。図3と異なり、高密度基板層300の回路パターン310がベース基板50の方の反対方向へ向かうように形成されてもよい。この場合、高密度基板層300の回路パターン310は、絶縁支持層200及び保護層500によって覆われなく露出し、その上部にICチップが実装されてもよい。
次に、本発明の第3の実施形態による高密度及び低密度基板領域を備えるハイブリッド基板の製造方法について詳記する。前述の第1の実施形態による高密度及び低密度基板領域を備えるハイブリッド基板及び図1に重複する説明は省略することにする。
図2a〜図2gは各々、図1に示す高密度及び低密度基板領域を備えるハイブリッド基板の製造方法の各ステップを概略的に示す断面図である。
図2a〜図2fに示すように、一実施形態による高密度及び低密度基板領域を備えるハイブリッド基板の製造方法は、低密度基板層準備ステップ(図2a参照)、高密度基板層実装ステップ(図2b及び図2c参照)、絶縁支持層形成ステップ(図2d参照)、絶縁層ビアホール形成ステップ(図2e参照)及びビア/外郭パターン層形成ステップ(図2e及び図2f参照)を含む。また、図2gに示すように、高密度及び低密度基板領域を備えるハイブリッド基板の製造方法は、保護層形成ステップをさらに含む。
図2a〜図2gを参照して、具体的に説明することにする。
まず、低密度基板層準備ステップでは、低密度基板層100が準備される。低密度基板層100は、中間領域にキャビティ150が形成され、該キャビティ150周囲にパターン密集度の低い低密度領域から成る。通常、低密度回路基板と高密度回路基板との差は、パターン密集度、例えば回路パターンの幅とパターン間の間隔の差によって区分されるが、回路パターンのパターン形成工程で差がある。例えば、高密度回路パターンを形成するために、SAP(Semi-Additive Process)やMSAP(Modified Semi-Additive Process)などを使って、低密度回路パターンを形成するためには、テンティング(Tenting)工法などで銅箔層(CCL)をエッチングする方式が使われる。
例えば、図2aに示すように、一実施形態によれば、低密度基板層準備ステップでは、キャビティ150が形成された低密度基板層100をキャリア基板10の一面または両面上に付着させる。図2aでは、キャリア基板10の一面に低密度基板層100が付着されているが、図2cに示すように、キャリア基板10の両面に低密度基板層100が付着されてもよい。低密度基板層100を付着するための接着フィルム20がキャリア基板10上に形成される。図2cに示すように、キャリア基板10は、高密度及び低密度基板領域を備えるハイブリッド基板の製造方法の後続工程によって除去される。
続いて、高密度基板層実装ステップについて詳記する。高密度基板層実装ステップでは、低密度基板層100のキャビティ150に高密度基板層300が実装される。高密度基板層300は、低密度基板層100の低密度領域よりパターン密集度の高い高密度領域から成る。
例えば、図2b及び図2dで示すように、高密度基板層実装ステップでは、高密度基板層300をキャビティ150内に挿入させ、キャリア基板10上に高密度基板層300を付着させる。
続いて、絶縁支持層形成ステップについて詳記する。絶縁支持層形成ステップにおいては絶縁支持層200が形成される。絶縁支持層200は、積層領域を備える。すなわち、絶縁支持層200の積層領域は、高密度基板層300及び低密度基板層100の上部、下部または上下部に絶縁材が積層されて形成される。絶縁材は誘電体であって、基板に使われる公知の絶縁層材料を使ってもよい。また、図2d及び図2eにおいて絶縁支持層200は、単層構造で示されているが、適用例によって、多層構造の絶縁支持層200が形成されてもよい。
例えば、図2dに示すように、絶縁支持層形成ステップにて、高密度基板層300及び低密度基板層100の表面に絶縁材を積層して圧着させて絶縁支持層200を形成する。すなわち、高密度基板層300及び低密度基板層100の表面に絶縁材を積層して圧着させ、高密度基板層300が実装されたキャビティ150間の空間を充填させ、また高密度基板層300及び低密度基板層100の表面に絶縁材が積層圧着された積層領域を形成させる。
図2dに示すように、高密度基板層300及び低密度基板層100の上部または下部に絶縁材を積層して圧着させて絶縁支持層200を形成する。
示されていないが、図2fにおいて、キャリア基板10が除去された後、キャリア基板10の除去された高密度基板層300及び低密度基板層100の表面にも絶縁材を積層して圧着させて絶縁支持層200を形成する。この場合、高密度基板層300及び低密度基板層100の上部及び下部両面に絶縁支持層200を形成させる。
高密度基板層300及び低密度基板層100の上下部に絶縁材が積層された積層領域を形成する場合について詳記する。絶縁支持層形成ステップは、第1の絶縁支持層形成ステップ及び第2の絶縁支持層形成ステップを含む。第1の絶縁支持層形成ステップでは、例えば図2dに示すように、高密度基板層実装ステップを経って外部へ露出する高密度基板層300及び低密度基板層100の第1の表面に絶縁材が積層され圧着されて第1の絶縁支持層200が形成される。すなわち、高密度基板層300及び低密度基板層100の第1の表面に絶縁材を積層して圧着させ、高密度基板層300が実装されたキャビティ150間の空間を充填させ、高密度基板層300及び低舘度基板層100の第1の表面に積層領域を形成させる。例えばi高密度基板層300及び低密度基板層100の一面のみに絶縁支持層200を形成する他例では、図2dを参照して説明したように、絶縁支持層形成ステップは、第1の絶縁支持層形成ステップのみから成る。
続いて、示されていないが、第2の絶縁支持層形成ステップは、図2dの第1の絶縁支持層形成ステップの後にキャリア基板10が除去されるか、または図2dの第1の絶縁支持層形成ステップの後に絶縁層ビアホール形成ステップ及び図28のビア/外郭パターン層形成ステップを経ってから、図2fに示すようにキャリア基板10が除去された後に行われてもよい。詳しくは、第2の絶縁支持層形成ステップでは、キャリア基板10が除去された高密度基板層300及び低密度基板層100の第2の表面に絶縁材を積層して圧着させて第2の絶縁支持層200を形成する。例えば、第1の絶縁支持層形成ステップにおいて、高密度基板層300が実装されたキャビティ150間の空間が充填されるので、第2の絶縁支持層形成ステップでは、高密度基板層300及び低密度基板層100の第2の表面に絶縁材を積層させて第2の表面積層領域を形成することができる。
続いて、絶縁層ビアホール形成ステップについて詳記する。絶縁層ビアホール形成ステップでは、絶縁支持層200の積層領域を貫く絶縁層ビアホールが加工される。絶縁層ビアホール加工によって、高密度基板層300及び低密度基板層100のパターンが露出する。示されていないが、図2eの絶縁層ビア410が絶縁支持層200の積層領域を貫くように絶縁層ビアホールが形成される。ビアホールの加工は、公知の基板ビアホール加工方法、例えば、化学剤エッチング、フォト加工、レーザ加工またはCO2工などの方式によって行われる。
続いて、ビア/外郭パターン層形成ステップについて詳記する。ビア/外郭パターン層形成ステップでは、絶縁層ビアホールを充填して絶縁層ビア410を形成し、絶縁支持層200の積層領域上に回路パターン430を形成して外郭パターン層430を形成する。絶縁支持層200の積層領域上の各々路パターンは、絶縁層ビア410と接続されるように形成される。例えば、Cuメッキなどの方式によってビアホール充填及び回路パターンめっきを行う。メッキ方式は、公知のパターンメッキ方式が使われてもよい。メッキ材料として、Cuなどの導電性金属材料が使われてもよい。
図2gに示すように、一実施形態による高密度及び低密度基板領域を備えるハイブリッド基板の製造方法は、保護層形成ステップをさらに含む。保護層500は、ソルダレジスト層であってもよい。
例えば、一実施形態によれば、高密度及び低密度基板領域を備えるハイブリッド基板の製造方法は、保護層形成ステップとして第1の保護層形成ステップを含む。第1の保護層形成ステップでは、図2eのビア/外郭パターン層形成ステップの後に、外郭パターン層430の回路パターンが外部へ露出するように絶縁支持層200上に第1の保護層500を形成する。例えば、図2gにおいて、外郭パターン層430の回路パターンが露出するように絶縁支持層20O上に形成された保護層500が第1の保護層500になる。
また、図2f及び図2gに示すように、一実施形態によれば、ハイブリッド基板の製造方法は、キャリア除去ステップ(図2f参照)及び保護層形成ステップ(図2g参照)を含む。図2fに示すように、キャリア除去ステップでは、図2eのビア/外郭パターン層形成ステップの後にキャリア基板10が除去される。また、図2gに示すように、保護層形成ステップでは、第1の保護層及び第2の保護層500が形成される。第1の保護層500は、外郭パターン層430の回路パターンが外部へ露出するように絶縁支持層200上に形成される。また、第2の保護層500は、キャリア基板10が除去された高密度基板層300及び低密度基板層100の第2の表面に形成された回路パターンが露出するように、高密度基板層300及び低密度基板層100の第2の表面に形成される。
次に、本発明の第4の実施形態による高密度及び低密度基板領域を備えるハイブリッド基板の製造方法について詳記する。前述の第2の実施形態による高密度及び低密度基板領域を備えるハイブリッド基板、前述の第3の実施形態による高密度及び低密度基板領域を備えるハイブリッド基板の製造方法及び図3に重複する説明は省略することにする。
図4a〜図4fは各々、図3に示す高密度及び低密度基板領域を備えるハイブリッド基板の製造方法の各ステップを概略的に示す断面図である。
図4a〜図4eに示すように、一実施形態による高密度及び低密度基板領域を備えるハイブリッド基板の製造方法は、ベース基板準備ステップ(図4a参照)、低密度基板層形成ステップ(図4b参照)、高密度基板層実装ステップ(図4c参照)、絶縁支持層形成ステップ(図4d参照)、絶縁層ビアホール形成ステップ(図4e参照)及びビア/外郭パターン層形成ステップ(図4e参照)を含む。また、図4fに示すように、一実施形態による高密度及び低密度基板領域を備えるハイブリッド基板の製造方法は、保護層形成ステップをさらに含む。
図4aに示すように、ベース基板準備ステップでは、ベース基板層50が準備される。一実施形態によれば、ベース基板層50は、単層または多層の積層構造である。ベース基板層50は、低密度基板層と同じ材料または公知の基板材料または公知のコア材料から成ってもよい。
続いて、図4bを参照して、低密度基板層形成ステップについて詳記する。低密度基板層形成ステップでは、準備したベース基板層50上に低密度基板層100を形成する。低密度基板層100は、中間領域にキャビティ150が形成され、キャビティ150周囲にパターン密集度の低い低密度領域から成る。
続いて、図4cを参照して、高密度基板層実装ステップについて詳記する。高密度基板層実装ステップでは、低密度基板層100の低密度基板層100のキャビティ150内のベース基板層50上に高密度基板層300が実装される。高密度基板層300は、低密度基板層100の低密度領域よりパターン密集度の高い高密度領域から成る。
続いて、図4dを参照して、絶縁支持層形状ステップについて詳記する。絶縁支持層形成ステップでは、絶縁支持層200が形成される。絶縁支持層200は、積層領域を含む。この積層領域は、高密度基板層300及び低密度基板層100の上部に絶縁材が積層形成された領域である。例えば、一実施形態によれば、図4dに示すように、図4cの高密度基板層実装ステップ後に、高密度基板層及び低密度基板層300、100上に絶縁材を積層して圧着させ、高密度基板層300が実装されたキャビティ150間の空間を絶縁材で充填させ、高密度基板層300及び低密度基板層100の上部に圧着された絶縁材層によって積層領域を形成する。絶縁材は誘電体であって、基板に使われる公知の絶縁層材料を使ってもよい。また、図4dにおいて、絶縁支持層200は単層構造で示されているが、適用例によって、多層構造の絶縁支持層200が形成されてもよい。
続いて、絶縁層ビアホール形成ステップについて詳記する。図4eに示すように、絶縁層ビア410が形成される絶縁層ビアホールが加工される。絶縁層ビアホール形成ステップでは、絶縁支持層200の積層領域を貫いて高密度基板層300及び低密度基板層100のパターンが露出するように、絶縁層ビアホールが形成される。ビアホールの加工は、公知の基板ビアホール加工方法によって行われてもよい。
続いて、図4eのビア/外郭パターン層形成ステップについて詳記する。このビア/外郭パターン層形成ステップでは、絶縁層ビアホールを充填して絶縁層ビア410を形成し、絶縁支持層200の積層領域上に回路パターンを形成して外郭パターン層430を形成する。外郭パターン層430は、絶縁層ビア410と接続されるように形成される。絶縁層ビア及び外郭パターン層430は、例えば、Cuメッキなどの方式によって形成される。メッキ材料としてCuなどの導電性金属材料が使われてもよい。メッキ方式は、公知のパターンメッキ方式が使われてもよい。
図4fに示すように、一実施形態による高密度及び低密度基板領域を備えるハイブリッド基板の製造方法は、保護層形成ステップをさらに含む。保護層形成ステップでは、外郭パターン層430の回路パターンが外部へ露出するように絶縁支持層200上に保護層500を形成する。例えば、保護層500は、ソルダレジスト層である。
本発明では、高密度及び低密度回路を共に集積させ、例えば高集積素子であるチップなどに直接接続される部分の基板は、デバイスの集積化に比例して高密度回路基板を適用し、例えばマザーボードなどに接続される部分の基板は、低密度回路を適用する技術を提案している。高密度/低密度回路基板を適用したデバイスがパッケージングされて携帯電話、PCなどの最終製品に適用された場合、パッケージングの厚さが増加して最終製品の厚さに影響を及ぼす場合、最近電子機器の小型化及び薄型化に比べるようになるので、本発明では、高密度基板部分を低密度基板のキャビティ領域に実装させる方式によって解決している。
本発明の前述の実施形態によれば、ハイブリッド、基板パッケージの高密度基板層領域にはチップのような高集積素子が接続し、低密度基板層の領域は、例えばマザーボードなどと接合されるように使ってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
10 キャリア基板
20 接着フィルム
50 ベース基板層
51、110、310 パターン(または、回路パターン)
100 低密度基板層
150 キャビティ
200 絶縁支持層
300 高密度基板層
410 絶縁層ビア
430 外郭パターン層(または、回路パターン)
500 保護層、第1の保護層、第2の保護層
20 接着フィルム
50 ベース基板層
51、110、310 パターン(または、回路パターン)
100 低密度基板層
150 キャビティ
200 絶縁支持層
300 高密度基板層
410 絶縁層ビア
430 外郭パターン層(または、回路パターン)
500 保護層、第1の保護層、第2の保護層
Claims (18)
- 中間領域にキャビティが形成され、前記キャビティの周囲にパターン密集度の低い低密度領域から成る低密度基板層と、
前記低密度基板層のキャビティに内蔵され、前記低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層と、
前記高密度基板層及び前記低密度基板層の上部、下部または上下部に形成された積層領域を含む絶縁支持層と、
前記絶縁支持層の前記積層領域を貫いて前記高密度基板層及び前記低密度基板層のパターンと接続される絶縁層ビアと、
前記絶縁層ビアと接続される回路パターンを含み、前記絶縁支持層の前記積層領域上に形成された外郭パターン層と、
を含む、高密度及び低密度基板領域を備えるハイブリッド基板。 - 前記外郭パターン層の回路パターンが外部へ露出するように、前記絶縁支持層上に形成された第1の保護層をさらに含む、請求項1に記載の高密度及び低密度基板領域を備えるハイブリッド基板。
- 前記絶縁支持層は、前記高密度基板層と前記キャビティとの間の空間に充填された充填領域と、前記高密度基板層及び前記低密度基板層の上部または下部に形成された積層領域とから構成され、
前記ハイブリッド基板は、前記絶縁支持層が形成されない前記高密度基板層及び前記低密度基板層の残りの下部または上部に形成された回路パターンが露出するように、前記高密度基板層及び前記低密度基板層の残りの下部または上部に形成された第2の保護層をさらに含むことを特徴とする、請求項1または2に記載の高密度及び低密度基板領域を備えるハイブリッド基板。 - 前記高密度基板層上に形成されて露出した前記回路パターン上にICチップが実装されることを特徴とする、請求項3に記載の高密度及び低密度基板領域を備えるハイブリッド基板。
- ベース基板層と、
前記ベース基板層上に形成され、中間領域にキャビティが形成され、前記キャビティの周囲にパターン密集度の低い低密度領域から成る低密度基板層と、
前記低密度基板層のキャビティ内の前記ベース基板層上に実装され、前記低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層と、
前記高密度基板層及び前記低密度基板層の上部に形成された積層領域を含む絶縁支持層と、
前記絶縁支持層の積層領域を貫いて前記高密度基板層及び前記低密度基板層のパターンと接続される絶縁層ビアと、
前記絶縁層ビアと接続される回路パターンを含み、前記絶縁支持層の積層領域上に形成された外郭パターン層と、
を含む、高密度及び低密度基板領域を備えるハイブリッド基板。 - 前記外郭パターン層の回路パターンが外部へ露出するように、前記絶縁支持層上に形成された保護層をさらに含む、請求項5に記載の高密度及び低密度基板領域を備えるハイブリッド基板。
- 前記絶縁支持層は、前記高密度基板層と前記キャビティとの間の空間に充填された充填領域と、前記高密度基板層及び前記低密度基板層の上部に形成された積層領域とから成る、請求項5に記載の高密度及び低密度基板領域を備えるハイブリッド基板。
- 前記ベース基板層は、単層または多層の積層構造であることを特徴とする、請求項1〜7のうちのいずれか一つに記載の高密度及び低密度基板領域を備えるハイブリッド基板。
- 前記高密度基板層の上部に形成された回路パターン上にICチップが実装されることを特徴とする請求項8に記載の高密度及び低密度基板領域を備えるハイブリッド基板。
- 中間領域にキャビティが形成され、前記キャビティの周囲にパターン密集度の低い低笹度領域から成る低密度基板層を準備するステップと、
前記低密度基板層のキャビティに前記低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層を実装するステップと、
前記高密度基板層及び前記低密度基板層の上部、下部または上下部に前記絶縁材が積層された積層領域を含む絶縁支持層を形成するステップと、
前記絶縁支持層の前記積層領域を貫いて前記高密度基板層及び前記低密度基板層のパターンが露出するように絶縁層ビアホールを形成するステップと、
前記絶縁層ビアホールを充填して絶縁層ビアを形成し、前記絶縁層ビアと接続されるように、前記絶縁支持層の前記積層領域上に回路パターンを形成して外郭パターン層を形成するステップと、
を含む、高密度及び低密度基板領域を備えるハイブリッド基板の製造方法。 - 前記低密度基板層を準備するステップにて、前記キャビティが形成された前記低密度基板層をキャリア基板の一面または両面上に付着させ、
前記高密度基板層を実装するステップにて、前記高密度基板層を前記キャビティ内に挿入させて前記キャリア基板上に前記高密度基板層を付着させ、
前記絶縁支持層を形成するステップにて、前記高密度基板層及び前記低密度基板層の表面に前記絶縁材を積層して圧着させ、前記高密度基板層が実装された前記キャビティ間の空間を充填させて前記高密度基板層及び前記低密度基板層の表面に前記積層領域を形成させることを特徴とする、請求項10に記載の高密度及び低密度基板領域を備えるハイブリッド基板の製造方法。 - 前記高密度基板層及び前記低密度基板層の上下部に前記絶縁材が積層された前記積層領域を形成する場合、
前記絶縁支持層を形成するステップは、
前記高密度基板層を実装するステップを経って外部へ露出する前記高密度基板層及び前記低密度基板層の第1の表面に前記絶縁材を積層して圧着させ、前記高密度基板層が実装された前記キャビティ間の空間を充填させて前記高密度基板層及び前記低密度基板層の第1の表面に前記積層領域を形成させる第1の絶縁支持層形成ステップと、
前記第1の絶縁支持層形成ステップ後に、前記キャリア基板を除去するか、または前記第1の絶縁支持層形成ステップ後に前記絶縁層ビアホールを形成するステップ及び前記外郭パターン層を形成するステップを経ってから前記キャリア基板を除去し、前記キャリア基板が除去された前記高密度基板層及び前記低密度基板層の第2の表面に前記絶縁材を積層して圧着させて第2の表面積層領域を形成させる第2の絶縁支持層形成ステップと、
を含むことを特徴とする、請求項11に記載の高密度及び低密度基板領域を備えるハイブリッド基板の製造方法。 - 前記外郭パターン層を形成するステップの後に、前記外郭パターン層の回路パターンが外部へ露出するように前記絶縁支持層上に第1の保護層を形成するステップをさらに含む、請求項10〜12のうちのいずれか一つに記載の高密度及び低密度基板領域を備えるハイブリッド基板の製造方法。
- 前記絶縁支持層を形成するステップにて、前記高密度基板層を実装するステップを経って外部へ露出する前記高密度基板層及び前記低密度基板層の第1の表面に前記絶縁材を積層して圧着させ、前記高密度基板層が実装された前記キャビティ間の空間を充填させて前記高密度基板層及び前記低密度基板層の第1の表面に前記積層領域を形成させ、
前記ハイブリッド基板の製造方法は、
前記外郭パターン層を形成するステップの後に、
前記キャリア基板を除去するキャリア除去ステップと、前記外郭パターン層の回路パターンが外部へ露出するように前記絶縁支持層上に第1の保護層を形成し、前記キャリア基板が除去された前記高密度基板層及び前記低密度基板層の第2の表面に形成された回路パターンが露出するように前記高密度基板層及び前記低密度基板層の第2の表面に第2の保護層を形成する保護層形成ステップと、をさらに含むことを特徴とする、請求項11に記載の高密度及び低密度基板領域を備えるハイブリッド基板の製造方法。 - ベース基板層を準備するステップと、
中間領域にキャビティが形成され、前記キャビティの周囲にパターン密集度の低い低密度領域から成る低密度基板層を前記ベース基板層上に形成するステップと、
前記低密度領域よりパターン密集度の高い高密度領域から成る高密度基板層を前記低密度基板層のキャビティ内の前記ベース基板層上に実装するステップと、
前記高密度基板層及び前記低密度基板層の上部に前記絶縁材が積層された積層領域を含む絶縁支持層を形成するステップと、
前記絶縁支持層の前記積層領域を貫いて前記高密度基板層及び前記低密度基板層のパターンが露出するように絶縁層ビアホールを形成するステップと、
前記絶縁層ビアホールを充填して絶縁層ビアを形成し、前記絶縁層ビアと接続されるように前記絶縁支持層の前記積層領域上に回路パターンを形成して外郭パターン層を形成するステップと、
を含む、高密度及び低密度基板領域を備えるハイブリッド基板の製造方法。 - 前記外郭パターン層の回路パターンが外部へ露出するように前記絶縁支持層上に保護層を形成するステップをさらに含む、請求項15に記載の高密度及び低密度基板領域を備えるハイブリッド基板の製造方法。
- 前記絶縁支持層を形成するステップにて、前記高密度基板層及び前記低密度基板層の上部に前記絶縁材を積層して圧着させ、前記高密度基板層と前記キャビティ間の空間を充填させ、前記高密度基板層及び前記低密度基板層の上部に積層領域を形成する、請求項15に記載の高密度及び低密度基板領域を備えるハイブリッド基板の製造方法。
- 前記ベース基板層は、単層または多層の積層構造であることを特徴とする、請求項15〜17のうちのいずれか一つに記載の高密度及び低密度基板領域を備えるハイブリッド基板の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120150694A KR20140081193A (ko) | 2012-12-21 | 2012-12-21 | 고밀도 및 저밀도 기판 영역을 구비한 하이브리드 기판 및 그 제조방법 |
| KR10-2012-0150694 | 2012-12-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014123725A true JP2014123725A (ja) | 2014-07-03 |
Family
ID=50973742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013249924A Pending JP2014123725A (ja) | 2012-12-21 | 2013-12-03 | 高密度及び低密度基板領域を備えるハイブリッド基板及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9159693B2 (ja) |
| JP (1) | JP2014123725A (ja) |
| KR (1) | KR20140081193A (ja) |
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| US10219384B2 (en) | 2013-11-27 | 2019-02-26 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Circuit board structure |
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| US9159693B2 (en) | 2015-10-13 |
| US20140175672A1 (en) | 2014-06-26 |
| KR20140081193A (ko) | 2014-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151215 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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