CN112466850B - 晶圆级自屏蔽封装结构及其制作方法 - Google Patents
晶圆级自屏蔽封装结构及其制作方法 Download PDFInfo
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Abstract
本申请提供一种晶圆级自屏蔽封装结构及其制作方法，所述晶圆级自屏蔽封装结构包括基板和位于基板上的多个第一半导体器件和第二半导体器件，以及屏蔽墙，其中，第二半导体器件包括第一衬底、第一屏蔽层、介质层，以及位于介质层侧壁的第二屏蔽层，屏蔽墙与所述基板上的导电部电性连接，通过在第二半导体器件内部形成第一屏蔽层，结合第二屏蔽层和屏蔽墙，再与基板上的导电部电性连接进行接地，从而使得第二半导体器件本身具有电磁屏蔽结构，然后再将其贴装在基板上后，与其他半导体器件之间形成电磁屏蔽，制作工艺简单、还能起到散热作用，且避免占用产品较多的面积，实现了封装结构的小型化和轻量化。
Description
技术领域
本发明涉及半导体器件制作技术领域，尤其涉及一种晶圆级自屏蔽封装结构及其制作方法。
背景技术
近来，在电子产品市场中，便携式电子产品的消费迅速增加，因此安装在系统上的电子组件需要更加小型化和轻量化，减小单个组件的尺寸的技术，例如将单独的组件集成到单个芯片的片上系统级(SOC)技术，或将单独的组件集成到单个封装件中的系统级封装(SIP)技术，在应用射频技术的射频前端芯片领域成为常用技术。
随着SIP模块(SystemIn Package)集成密度越来越高，产品越来越复杂，现有技术中在产品表面进行金属化的屏蔽技术，只能解决模块与模块之间的电磁干扰问题，但已经无法满足模块内部各个芯片相互之间的电磁干扰问题，又或是无法满足模块内的芯片的自屏蔽效果，特别是低频段(500MHz-1.5GHz)的屏蔽，尤其是在5G普及之后的多频段芯片大量共用，50多个频段对产品设计带来了很大的挑战，所以开发相关的分区屏蔽技术成为亟待解决的问题。
而现有技术中已有的分区屏蔽技术导致产品尺寸较大，不符合电子产品小型化和轻量化的要求。
发明内容
有鉴于此，本发明提供一种晶圆级自屏蔽封装结构及其制作方法，以解决现有技术中分区屏蔽技术导致产品尺寸较大的问题。
为实现上述目的，本发明提供如下技术方案：
一种晶圆级自屏蔽封装结构，包括：
基板，所述基板上包括多个导电部；
位于所述基板的一个表面，且与所述基板的导电部电性连接的至少一个第一半导体器件和至少一个第二半导体器件；
其中，所述第二半导体器件包括：
第一衬底；
位于所述第一衬底表面的第一屏蔽层；
位于所述第一屏蔽层背离所述第一衬底表面的介质层；
位于所述介质层背离所述第一衬底一侧的器件结构；
位于所述介质层侧壁的第二屏蔽层；
与所述第二屏蔽层电性连接的屏蔽墙，所述屏蔽墙在所述第一衬底上的正投影位于所述介质层的正投影内部，且所述屏蔽墙位于所述器件结构的至少一侧，所述屏蔽墙用于屏蔽所述第二半导体器件与其他半导体器件的电磁干扰；
所述屏蔽墙与所述基板上的导电部电性连接，并接地。
优选地，所述屏蔽墙位于所述器件结构的一侧。
优选地，所述屏蔽墙位于所述器件结构的至少两侧。
优选地，所述屏蔽墙围绕所述第二半导体器件的器件结构的四周，所述屏蔽墙在所述第一衬底上的正投影为封闭结构。
优选地，还包括：塑封层，所述塑封层填充所述第一半导体器件和所述第二半导体器件之间的缝隙，将所述第一半导体器件和所述第二半导体器件塑封在塑封层内部。
优选地，还包括第三屏蔽层，所述第三屏蔽层包裹所述塑封层，并与所述基板形成所述第二半导体器件的表面相接。
优选地，与所述屏蔽墙电性连接的导电部位于所述基板的内部，以使得所述屏蔽墙内嵌在所述基板中。
优选地，还包括至少一个金属柱，所述金属柱设置在所述器件结构的一侧，并与所述器件结构电性连接，与所述屏蔽墙之间绝缘设置。
优选地，还包括第二衬底，所述第二衬底位于所述介质层背离所述衬底的表面。
优选地，所述第二衬底的材料包括Si、SiC、GaN、LiTaO3或LiNiO3。
优选地，还包括盖帽，所述盖帽与所述介质层之间形成容纳腔，用于容纳所述器件结构。
优选地，还包括第四屏蔽层，所述第四屏蔽层覆盖所述盖帽，并与所述屏蔽墙电性连接。
优选地，还包括保护层，所述保护层覆盖所述介质层和所述器件结构。
优选地，所述器件结构包括MEMS器件。
本发明还提供一种晶圆级自屏蔽封装结构的制作方法，用于制作形成上面任意一项所述的晶圆级自屏蔽封装结构，所述制作方法包括：
提供第一衬底、第一半导体器件和基板，所述基板上包括多个导电部；
在所述第一衬底表面形成第一屏蔽层；
在所述第一屏蔽层上形成介质层；
在所述介质层背离所述第一衬底的一侧形成器件结构；
形成凹槽，所述凹槽贯穿所述介质层，并暴露出所述第一屏蔽层；
在所述凹槽侧壁形成第二屏蔽层，所述第二屏蔽层与所述第一屏蔽层电性连接；
在所述器件结构的至少一侧形成屏蔽墙，所述屏蔽墙与所述第二屏蔽层电性连接；
将所述屏蔽墙背离所述第一衬底的表面与所述基板上的导电部电性连接，并将所述第一半导体器件与所述基板上的导电部电性连接。
优选地，还包括：
在所述基板朝向所述第一半导体器件的一侧进行注塑，形成塑封层。
优选地，还包括：
在所述塑封层背离所述基板的表面以及侧面形成第三屏蔽层。
优选地，还包括：在所述介质层上形成第二衬底。
优选地，在形成器件结构之后，还包括：在所述器件结构上盖帽，所述盖帽与所述介质层形成容纳所述器件结构的容纳腔。
优选地，还包括在所述盖帽上形成第四屏蔽层。
优选地，在形成器件结构之后，还包括：在所述器件结构和所述介质层上形成保护层，用于保护所述器件结构。
经由上述的技术方案可知，本发明提供的晶圆级自屏蔽封装结构，包括基板和位于基板上的多个第一半导体器件和第二半导体器件，以及屏蔽墙；多个第二半导体器件包括第一衬底和位于第一衬底上的第一屏蔽层和介质层，以及位于介质层侧壁的第二屏蔽层，其中，屏蔽墙与所述基板上的导电部电性连接，也即通过在形成第二半导体器件过程中，形成第一屏蔽层、第二屏蔽层和屏蔽墙，而通过第一屏蔽层、第二屏蔽层和屏蔽墙与基板上的导电部电性连接进行接地，从而使得第二半导体器件本身具有电磁屏蔽结构，然后再将其贴装在基板上后，与其他半导体器件之间形成电磁屏蔽。
当多个半导体器件都封装在模块中时，可以在半导体器件之间形成屏蔽，由于本申请提供的自屏蔽装置位于芯片本身内部，并不需要开槽切割形成屏蔽结构，因此，避免了开槽切割道占据的产品面积，从而达到了减小产品尺寸的目的，实现了小型化和轻量化。
另外，由于第一屏蔽层通常为金属材质，而其位于第二半导体器件内部，能够为第二半导体器件内部器件结构提供散热通道，使得第二半导体器件的散热效果更好，也即相对于现有技术中的分区屏蔽结构，在实现分区屏蔽的技术效果基础上，还能够使得半导体器件的散热效果更好。
更进一步的，由于在第二半导体器件制作过程中形成屏蔽层，相对于在贴装基板上进行塑封后，再通过开设开槽、形成屏蔽结构，再切割得到的单个芯片产品而言，工艺更加简化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种晶圆级自屏蔽封装结构示意图；
图2为本发明实施例提供的一种屏蔽墙与器件结构的位置关系俯视示意图；
图3为本发明实施例提供的屏蔽墙与器件结构的另一种位置关系俯视示意图；
图4为本发明实施例提供的设置有第四屏蔽层的第二半导体器件的另一种剖面结构示意图；
图5为本发明实施例提供的第二半导体器件的另一种剖面结构示意图；
图6为本发明实施例提供的一种晶圆级自屏蔽封装结构制作方法流程图；
图7-图21为本发明实施例提供的晶圆级自屏蔽封装结构制作方法各流程对应的示意图。
具体实施方式
正如背景技术部分所述，现有技术中的已有的分区屏蔽技术导致产品尺寸较大，不符合电子产品小型化和轻量化的要求。
发明人发现，出现上述现象的原因是，现有技术中SIP模块所使用的分区屏蔽技术，基本都是在器件贴装到基板后，才开始设置屏蔽层，注塑前在器件之间打线或者注塑后在器件之间开槽填充导电材料。接着切割成单颗产品，对产品5个面(4个侧面+1个正面)进行溅射。这样做主要的问题是工艺比较复杂，不利于降低成本，而且开槽需要考虑芯片之间的间距，直接导致产品尺寸变大。具体地，工艺复杂表现在挖槽设计并填充或者打线工艺都需要复杂的工艺步骤；而尺寸无法做到紧凑，是因为开槽后填充导电材料或者打线工艺都需要在器件之前设置较宽的距离，至少为200μm以上，但是正常器件贴装在基板上形成模块时，与其他器件的间距为50μm，因此导致产品尺寸变大。而且开槽填充导电材料时，导电材料通常为银浆，成本较高；而打线方式的工艺成本也较高。
基于此，本发明提供一种晶圆级自屏蔽封装结构，包括：
基板，所述基板上包括多个导电部；
位于所述基板的一个表面，且与所述基板的导电部电性连接的至少一个第一半导体器件和至少一个第二半导体器件；
其中，所述第二半导体器件包括：
第一衬底；
位于所述第一衬底表面的第一屏蔽层；
位于所述第一屏蔽层背离所述第一衬底表面的介质层；
位于所述介质层背离所述第一衬底一侧的器件结构；
位于所述介质层侧壁的第二屏蔽层；
与所述第二屏蔽层电性连接的屏蔽墙，所述屏蔽墙在所述第一衬底上的正投影位于所述介质层的正投影内部，且所述屏蔽墙位于所述器件结构的至少一侧，所述屏蔽墙用于屏蔽所述第二半导体器件与其他半导体器件的电磁干扰；
所述屏蔽墙与所述基板上的导电部电性连接，并接地。
本发明提供的晶圆级自屏蔽封装结构，包括基板和位于基板上的多个第一半导体器件和第二半导体器件，其中，多个第二半导体器件包括第一衬底和位于第一衬底上的第一屏蔽层和介质层，以及位于介质层侧壁的第二屏蔽层，以及屏蔽墙，其中，屏蔽墙与所述基板上的导电部电性连接，也即通过在形成第二半导体器件过程中，形成第一屏蔽层、第二屏蔽层和屏蔽墙，而通过第一屏蔽层、第二屏蔽层和屏蔽墙与基板上的导电部电性连接进行接地，从而使得第二半导体器件本身具有电磁屏蔽结构，然后再将其贴装在基板上后，与其他半导体器件之间形成电磁屏蔽。
当多个半导体器件都封装在模块中时，可以在半导体器件之间形成屏蔽，由于本申请提供的自屏蔽装置位于芯片本身内部，并不需要开槽切割形成屏蔽结构，因此，避免了开槽切割道占据的产品面积，从而达到了减小产品尺寸的目的，实现了小型化和轻量化。
另外，由于第一屏蔽层通常为金属材质，而其位于第二半导体器件内部，能够为第二半导体器件内部器件结构提供散热通道，使得第二半导体器件的散热效果更好，也即相对于现有技术中的分区屏蔽结构，在实现分区屏蔽的技术效果基础上，还能够使得半导体器件的散热效果更好。
更进一步的，由于在第二半导体器件制作过程中形成屏蔽层，相对于在贴装基板上进行塑封后，再通过开设开槽、形成屏蔽结构，再切割得到的单个芯片产品而言，工艺更加简化。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1，图1为本发明实施例提供的一种晶圆级自屏蔽封装结构，包括：基板1，所述基板上包括多个导电部11；位于所述基板1的一个表面，且与所述基板1的导电部11电性连接的至少一个第一半导体器件2和至少一个第二半导体器件3。
其中，所述第二半导体器件3包括：第一衬底31；位于所述第一衬底31表面的第一屏蔽层32；位于所述第一屏蔽层32背离所述第一衬底31表面的介质层33；位于所述介质层33背离所述第一衬底31一侧的器件结构34；位于所述介质层33侧壁的第二屏蔽层35。
与所述第二屏蔽层35电性连接的屏蔽墙36，所述屏蔽墙36在所述第一衬底31上的正投影位于所述介质层33的正投影内部，且所述屏蔽墙36位于所述器件结34构的至少一侧，所述屏蔽墙36用于屏蔽所述第二半导体器件3与其他半导体器件(例如第一半导体器件和/或其他第二半导体器件)的电磁干扰；所述屏蔽墙36与所述基板1上的导电部11电性连接，并接地。
本实施例中不限定第一半导体器件和第二半导体器件的具体个数和类型，可选的，根据实际需求进行设置。例如，第二半导体器件可以是由MEMS工艺加工形成的滤波器类型芯片，也即器件结构包括MEMS器件，更加具体的如体声波(BAW)滤波器、声表面波(SAW)滤波器、以及部分MEMS类压电器件，传感器以及MEMS类的芯片，雷达芯片等。所述晶圆级自屏蔽封装结构可以是无线蜂窝终端(2G/3G/4G/5G的手机、WiFi、Pad、智能手表、IOT、汽车等终端场景)中使用的所有射频滤波器类型(SAW和BAW的所有类型)包括滤波器单颗产品、封装了多颗滤波器多工器模块产品。
本实施例中不限定第一半导体器件的结构，第一半导体器件可以是普通的无需进行电磁屏蔽的器件，而第二半导体器件为需要屏蔽隔离其周围的电磁波干扰而正常工作的器件。本实施例中如图1所示，仅以说明发明目的而举例说明，并不代表完整的SIP模块内部设置细节，其中，第一半导体器件也可以是与第二半导体器件具有相同结构的滤波器结构。也即，本发明中第一半导体器件可以与第二半导体器件相同，也可以不相同，本实施例中对此不作限定。
本发明实施例中不限定屏蔽墙的具体结构，若电磁干扰器件仅位于第二半导体器件的一侧，则对应的屏蔽墙可以仅仅设置在第二半导体器件朝向具有电磁干扰器件的一侧，也即位于器件结构的一侧，用于屏蔽位于其旁边的半导体器件的电磁波干扰。本实施例中屏蔽墙位于第二半导体器件的介质层上，也即屏蔽墙的在第二半导体器件上的投影位于其内部。
而通常情况下，在一个基板上第二半导体器件旁边的两侧或者周围均有可能设置带有电磁波干扰的半导体器件，由此根据实际需求，本实施例中屏蔽墙36可以位于器件结构34的至少两侧，如图2中所示，图2为屏蔽墙与器件结构的位置关系俯视示意图，图2中，屏蔽墙位于器件结构的两个侧边上；还可以如图3所示，图3为屏蔽墙与器件结构的另一位置关系俯视示意图，图3中，屏蔽墙36围绕所述第二半导体器件的器件结构34的四周，所述屏蔽墙36在所述第一衬底上的正投影为封闭结构。
本实施例中不限定各个结构的材料，可选的，第一衬底的材料可以是Si衬底，而其上的第一屏蔽层可以采用低电导率金属材料形成，其中低电导率金属材料可以是包含铜、铝、镍、铁、银、金、钛、铬、钨、钯中的一种或一种以上的金属组成的合金，或者还可以是一种以上的金属和/或合金堆叠而成的复合金属层等材料或结构。本实施例中第一屏蔽层的厚度可以是0.2μm-30μm，包括端点值。为了保证第一屏蔽层的生长均匀性，本实施例中可以采用PVD工艺生长形成。
介质层可以在第一屏蔽层32上通过PVD、CVD或者旋涂的方法生长一层低介电常数的介质材料形成，所述介质材料包含SiO2、Si3N4、SiC、PSG(磷硅玻璃，即掺P的SiO2)、FSG(掺F的SiO2)，或者旋涂PI类材料并固化等，本实施例中优选的材料介电常数＜2.8；所述介质材料厚度小于5μmm，优选为2μm-3μm；介质层的作用为隔离第一屏蔽层和第二半导体器件的功能层，以减少对器件性能的影响，尤其是减少射频器件和第一屏蔽层之间的寄生效应。
需要说明的是，本实施例中可以直接在介质层上形成器件结构，也可以在介质层上通过CVD工艺生长第二衬底，如图1中的第二衬底37所示，所述第二衬底的材料可以是Si。在本发明的其他实施例中，根据后续制作的器件结构需要，可以选择其他材料，如SiC、GaN、LiTaO3或LiNiO3等材料。
在第二衬底37或介质33层上形成器件结构34，所述器件结构34根据半导体器件结构的功能不同，可以包括Fbar(薄膜体声波谐振器)、SMR-BAW(固态贴合式体声波滤波器)、CRF(耦合谐振腔滤波器)、SCF(开关电容滤波器)、SBAR(叠式体声谐振器)、RBAR(反向体声谐振器)、DBAR(双重体声谐振器)、HBAR(高次谐波体声波谐振器)SAW(声表波谐振器)、TC-SAW(温度补偿声表面波谐振器)、TF-SAW(薄膜声表面波谐振器)、IHP-SAW(超级高性能声表面波谐振器)等压电类器件，压电、红外等各类传感器、雷达、陀螺仪等MEMS类器件。
需要说明的是，针对滤波器类器件，在对器件结构制作完成后，还可以包括盖帽封装(cap layer/cap wafer)，请参见图1和图2，使器件设置在盖帽38内部，盖帽结构与长方体(6个面)相似，5面包围其内部的器件。也即，本实施例中晶圆级自屏蔽封装结构还包括盖帽38，盖帽38与第二衬底37之间形成容纳腔，用于容纳器件结构。在本发明的其他实施例中，若介质层上没有设置第二衬底，则盖帽与介质层之间形成容纳腔，用于容纳所述器件结构。
为了保证器件结构的屏蔽效果，本发明实施例中，还可以包括第四屏蔽层39，所述第四屏蔽层39覆盖所述盖帽38，并与所述屏蔽墙36电性连接，请参见图4，图4为设置有第四屏蔽层的第二半导体器件的另一种剖面结构示意图。具体的，第四屏蔽层39也可以由Ti、Al、Cu、Ag、Au中的一种或多种金属形成合金，采用一层结构或多层堆叠形成，总厚度可以优选0.2μm-2μm，本实施例中第四屏蔽层具有良好的导电性，并与所述屏蔽墙电性连接。
在本发明的另外一些实施例中，请参见图5，图5为第二半导体器件的另一种剖面结构示意图。盖帽还可以采用保护层310代替，如直接在第二衬底和器件结构上覆盖绝缘层；或者在无第二衬底的情况下，直接在介质层和器件结构上覆盖绝缘层，所述保护层(passivation layer)的材料可以是PI、SiO2、SiN、AlN等，用于保护其覆盖的器件功能电路区不受破坏。
本实施例中屏蔽墙采用电镀金属工艺形成，屏蔽墙可以由Ti、Cu、Ni、Sn、Ag中的一种或两种以上的金属或合金堆叠而成，优选地采用Cu。本实施例中不限定屏蔽墙的高度，只要高于器件结构及其上的覆盖层的总高度即可，也即，以第二衬底为基础，屏蔽墙的高度高于器件结构及其上覆盖的盖帽或保护层的厚度总和即可，以方便后续在与基板焊接在一起后，对器件结构不产生压力。本实施例中可选的，屏蔽墙相对于第二衬底的高度为5μm-100μm，包括端点值，本实施例中屏蔽墙为整个第二半导体器件自身屏蔽结构的一部分，因此，所述屏蔽墙与第一屏蔽层之间通过第二屏蔽层电性连接。且为了方便屏蔽墙与后续基板上的导电部电性连接，通过焊接工艺将屏蔽墙背离第一衬底的表面与设置有焊接部及线路的基板进行贴装。其中，基板上的导电部，也即焊接部可以是包含锡、锡银等金属材料形成的凸起结构。
另外，本实施例中与屏蔽墙电性连接的导电部还可以内嵌在基板中，请参见图1，这样屏蔽墙焊接在基板上后，屏蔽墙内嵌在基板中，一方面，可以抑制电磁波从焊接部透过而增强电磁屏蔽效果，相对于现有技术中通过铜柱与基板之间焊接形成的屏蔽层的屏蔽效果更好；另一方面，将屏蔽墙嵌入基板中，使得屏蔽墙不易从基板中脱落，增强了封装结构的整体可靠性。
需要说明的是，在将第一半导体器件和第二半导体器件贴装到基板上后，要最终形成可以直接使用的封装结构，还需要包括塑封层4，塑封层4填充所述第一半导体器件和所述第二半导体器件之间的缝隙，如图1中所示，塑封层还填充第一半导体器件2与基板1之间的缝隙，以及第二半导体器件3与基板1之间的缝隙，将所述第一半导体器件2和所述第二半导体器件3塑封在塑封层4内部。所述塑封层4采用绝缘材料通过注塑工艺填充器件结构之间的缝隙，并最终覆盖所有半导体器件结构。
本实施例中为了实现双屏蔽效果，在注塑形成塑封层后，还可以在塑封层4的外面再形成一层屏蔽层，也即，晶圆级自屏蔽封装结构还可以包括第三屏蔽层5，所述第三屏蔽层5包裹所述塑封层，并与所述基板形成所述第二半导体器件的表面相接。
另外，需要说明的是，本实施例中在器件结构外部还可以设置至少一个金属柱311，所述金属柱311设置在器件结构的单侧或多侧，与器件结构内部电性连接，且与屏蔽墙之间绝缘设置。本实施例中金属柱311起到信号连接的作用，将器件结构内部的信号传输至其外部。当屏蔽墙为四周封闭结构时，金属柱可以设置在屏蔽墙和器件结构之间。
本发明实施例提供的适用于MEMS工艺加工的芯片自有电磁屏蔽结构，特别是滤波器类型(SAW和BAW的所有类型)的芯片本身的自有(self-shielding)电磁屏蔽封装结构，当多个器件都封装在模块中时，可以在器件芯片之间相互形成屏蔽，能够减少器件内部射频信号之间的干扰，以及射频信号对外的干扰，达到分区或者分段式屏蔽的效果，增强器件内部和对外的EMI屏蔽，大幅提升不同频率之间的隔离度和滤波器器件对模组其他器件的信号隔离度，器件之间形成的分段式屏蔽可以让相邻近的频率信号大幅衰减(attenuation)，减少不必要的二次谐波、三次谐波，对于5G的高频段，超高频段具有重要意义。
同时，在塑封层外再增加设置一层屏蔽层，实现双层屏蔽作用，同时各个器件之间也是相互屏蔽的，因此可以大大提升低频段屏蔽效果。
基于相同的发明构思，本发明还提供一种晶圆级自屏蔽封装结构的制作方法，如图6所示，图6为晶圆级自屏蔽封装结构制作方法流程图，所述制作方法包括：
S101：提供第一衬底、第一半导体器件和基板，所述基板上包括多个导电部；
需要说明的是，本实施例中主要说明具有屏蔽结构的半导体器件的形成方法，对于不需要设置屏蔽结构的第一半导体器件和基板，本实施例中不进行详细说明，所述第一半导体器件和基板的制作方法可以根据现有技术中的制作方法形成，本实施例中对此不作详细赘述。
而所述第一衬底为待形成第二半导体器件的衬底，如上面实施例中所述，第一衬底可以是Si衬底，也可以是其他材料，根据实际半导体器件的结构进行设置即可。
S102：在所述第一衬底表面形成第一屏蔽层；
在Si衬底上采用PVD工艺生长低电导率金属材料，低电导率金属材料可以是包含铜、铝、镍、铁、银、金、钛、铬、钨、钯中的一种或一种以上的金属组成的合金，或者还可以是一种以上的金属和/或合金堆叠而成的复合金属层等材料或结构。本实施例中第一屏蔽层的厚度可以是0.2μm-30μm，包括端点值。
S103：在所述第一屏蔽层上形成介质层；
通过PVD、CVD或者旋涂的方法生长一层低介电常数的介质材料形成介质层，介质材料包含SiO2、Si3N4、SiC、PSG、FSG，或者旋涂PI类材料并固化等，本实施例中优选的材料介电常数＜2.8；所述介质材料厚度小于5μm，优选为2μm-3μm；介质层的作用为隔离第一屏蔽层和第二半导体器件的功能层，以减少对器件性能的影响，尤其是减少射频器件和第一屏蔽层之间的寄生效应。
需要说明的是，在本发明的其他实施例中，还可以包括：在所述介质层上形成第二衬底。如图7所示，在第一衬底31上依次形成了第一屏蔽层32、介质层33和第二衬底37。具体的，在介质层上生长一层Si。其中，Si的厚度优选50nm-20μm；Si通过CVD工艺生长。另外，生长Si因后续制作器件需要，也可以根据器件需求选择其它材料，如SiC、GaN、LiTaO3或LiNiO3等材料。特别说明的是，第二衬底是可选的，是优选的，即可以无需设置第二衬底并直接在介质材料上完成后续加工工艺，或是直接在此介质层上制作器件。
S104：在所述介质层背离所述第一衬底的一侧形成器件结构；
若介质层上无第二衬底，则直接在介质层上形成器件结构。如图8所示，若介质层33上形成了第二衬底37，则对第二衬底37进行CMP研磨和抛光，在Si上制作器件结构34。器件结构可以包括Fbar、SMR-BAW、CRF、SCF、SBAR、RBAR、DBAR、SAW、TC-SAW、TF-SAW、IHP-SAW等压电类器件，压电、红外等各类传感器、雷达、陀螺仪等MEMS类器件。本实施例中对此不作限定。
在本发明的一些实施例中，在形成器件结构之后，还可以包括：如图9所示，在所述器件结构34上形成盖帽38，所述盖帽与所述第二衬底形成容纳所述器件结构的容纳腔，以及在所述盖帽上形成第四屏蔽层。第四屏蔽层覆盖所述盖帽，后续与所述屏蔽墙电性连接，图9中未示出。具体的，第四屏蔽层也可以由Ti、Al、Cu、Ag、Au中的一种或多种金属形成合金，采用一层结构或多层堆叠形成，总厚度可以优选0.2μm-2μm，本实施例中第四屏蔽层具有良好的导电性，并与后续形成的屏蔽墙电性连接。
在本发明的另外一些实施例中，如图10所示，可以不形成容纳腔，也即通过在第二衬底或介质层上形成保护层310覆盖所述器件结构34，对器件结构进行保护。
S105：形成凹槽，所述凹槽贯穿所述介质层，并暴露出所述第一屏蔽层；
通常情况下，在一个衬底上形成多个器件结构，以实现批量化生产，因此，而为了实现屏蔽墙与第一屏蔽层的电性连接，本实施例中在多个器件结构之间形成凹槽，请参见图11，所述凹槽6暴露出第一屏蔽层32。
本实施例中凹槽通过光刻工艺和刻蚀工艺加工形成，凹槽是否设置取决于后续屏蔽墙的位置，而且凹槽紧邻屏蔽墙，用于后续在凹槽侧壁上形成第二屏蔽层以电性连接第一屏蔽层和屏蔽墙。
S106：在所述凹槽侧壁形成第二屏蔽层，所述第二屏蔽层与所述第一屏蔽层电性连接；
请参见图12，结合PVD和电镀工艺在凹槽6内制作形成第二屏蔽层35，本实施例中不限定第二屏蔽层的厚度，可选的，第二屏蔽层厚度为0.2μm-5μm，包括端点值。
S107：在所述器件结构的至少一侧形成屏蔽墙，所述屏蔽墙与所述第二屏蔽层电性连接；
请参见图13和图14，通过电镀工艺，在器件结构34的至少一侧形成屏蔽墙36，其中，图13中为采用盖帽形成容纳腔的半导体器件，而图14为采用保护层310对器件结构34进行覆盖的半导体器件结构。本实施例中屏蔽墙的位置根据实际需求进行设置，屏蔽墙可以位于器件结构的一侧，也可以位于器件结构的两侧或者四周，本实施例中对此不作限定。
S108：将所述屏蔽墙背离所述第一衬底的表面与所述基板上的导电部电性连接，并将所述第一半导体器件与所述基板上的导电部电性连接。
需要说明的是，在将屏蔽墙与基板上的导电部电性连接之前，还包括将多个第二半导体器件进行切割，得到多个单独的第二半导体器件，如图15所示，为单个第二半导体器件结构示意图。
请参见图1，为将第二半导体器件和第一半导体器件贴装到基板上后的结构。本实施例中基板上的导电部可以是焊接部，焊接部包含锡、锡银等金属材料；屏蔽墙焊接在布置有线路的基板上，与屏蔽墙连接的基板线路接地后，使得电磁屏蔽结构的电磁屏蔽功能得以发挥，并且屏蔽墙至少一部分与基板上的电路电气相连。此时WLP级别的电磁屏蔽结构加工完成。
本实施例中与屏蔽墙电性连接的导电部可以位于基板的表面上，第二半导体器件直接贴装并焊接在基板表面，如图16所示，而另外的实施例中，导电部可以位于基板内部，如图1中所示，从而使得屏蔽墙能够内嵌在基板内部。相对而言，直接贴装在基板表面的工艺相对简单，但是内嵌在基板内部的结构，可以抑制电磁波从焊接部透过而增强电磁屏蔽效果，并使得屏蔽墙不易从基板中脱落，增强了封装结构的整体可靠性。
在后续工艺中，还包括在所述基板朝向所述第一半导体器件的一侧进行注塑，形成塑封层，请参见图1中的结构。
在注塑之后，使用传统屏蔽技术在注塑表面形成新增加的一层屏蔽层，即在所述塑封层背离所述基板的表面以及侧面形成第三屏蔽层。实现双层屏蔽，同时各个器件之间是相互屏蔽的，可以大大提升低频段屏蔽的效果。
需要说明的是，本实施例中还可以包括形成金属柱的过程，在形成屏蔽墙的过程中，同时形成金属柱，需要说明的是屏蔽墙与第二屏蔽层电性连接，而金属柱与第二屏蔽层是绝缘的关系。
而当盖帽上形成第四屏蔽层时，由于盖帽上第四屏蔽层制作过程中是完全覆盖整个第二衬底表面和器件结构的，此时如图17所示，形成第四屏蔽层的过程，可以先通过PVD工艺生长种子层，然后通过电镀工艺在种子层上生长一层金属层。
然后通过电镀工艺形成屏蔽墙36和金属柱311，此时金属柱311直接形成在第四屏蔽层39上，与第四屏蔽层39之间电性连接，请参见图18。而金属柱311的作用是与器件结构内部的电路形成电性连接，因此，需要将金属柱311与第四屏蔽层39之间绝缘，因此，本实施例中还包括光刻和刻蚀工艺去除部分第二衬底上的第四屏蔽层的步骤，如图19所示。本步骤的第四屏蔽层39被部分去除，本质上使得金属柱311电学上隔离金属屏蔽结构与器件，以避免金属屏蔽层外接地后影响器件正常工作，被去除的第四屏蔽层是位于第二衬底上，且位于盖帽外侧的部分。
为了更加清楚区别金属柱和屏蔽墙的结构，请参见图20和图21所示，其中，图20中，屏蔽墙36位于器件结构34的四周，形成封闭结构；图21中，屏蔽墙36仅位于器件结构34的两个侧边，以进行电磁屏蔽。
最终，第一屏蔽层、第二屏蔽层、屏蔽墙和第四屏蔽层构成本实施例中所述的电磁屏蔽结构，植球后的金属墙接地使得电磁结构发挥其电磁屏蔽功能，使得盖帽部内部的器件不受临近的器件和/或外界电磁波干扰而正常工作。
本发明实施例提供的晶圆级自屏蔽封装结构，使用高可靠性封装方式的同时，可以使用现有工艺直接实现分区EMI屏蔽的效果，大幅度提升产品的信号隔离度。对于采用MEMS工艺加工的器件，尤其是滤波器大规模使用的终端模块，射频信号的灵敏度和带外衰减，噪声抑制等都会有质的提升。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (21)
1.一种晶圆级自屏蔽封装结构，其特征在于，包括：
基板，所述基板上包括多个导电部；
位于所述基板的一个表面，且与所述基板的导电部电性连接的至少一个第一半导体器件和至少一个第二半导体器件；
其中，所述第二半导体器件包括：
第一衬底；
位于所述第一衬底表面的第一屏蔽层；
位于所述第一屏蔽层背离所述第一衬底表面的介质层；
位于所述介质层背离所述第一衬底一侧的器件结构；
位于所述介质层侧壁的第二屏蔽层；
与所述第二屏蔽层电性连接的屏蔽墙，所述屏蔽墙在所述第二半导体器件上的投影位于所述第二半导体器件的介质层朝向所述基板的表面内，且所述屏蔽墙位于所述器件结构的至少一侧，所述屏蔽墙用于屏蔽所述第二半导体器件与其他半导体器件的电磁干扰；
所述屏蔽墙与所述基板上的导电部电性连接，并接地。
2.根据权利要求1所述的晶圆级自屏蔽封装结构，其特征在于，所述屏蔽墙位于所述器件结构的一侧。
3.根据权利要求1所述的晶圆级自屏蔽封装结构，其特征在于，所述屏蔽墙位于所述器件结构的至少两侧。
4.根据权利要求3所述的晶圆级自屏蔽封装结构，其特征在于，所述屏蔽墙围绕所述第二半导体器件的器件结构的四周，所述屏蔽墙在所述第一衬底上的正投影为封闭结构。
5.根据权利要求1所述的晶圆级自屏蔽封装结构，其特征在于，还包括：塑封层，所述塑封层填充所述第一半导体器件和所述第二半导体器件之间的缝隙，将所述第一半导体器件和所述第二半导体器件塑封在塑封层内部。
6.根据权利要求5所述的晶圆级自屏蔽封装结构，其特征在于，还包括第三屏蔽层，所述第三屏蔽层包裹所述塑封层，并与所述基板形成所述第二半导体器件的表面相接。
7.根据权利要求1所述的晶圆级自屏蔽封装结构，其特征在于，与所述屏蔽墙电性连接的导电部位于所述基板的内部，以使得所述屏蔽墙内嵌在所述基板中。
8.根据权利要求1所述的晶圆级自屏蔽封装结构，其特征在于，还包括至少一个金属柱，所述金属柱设置在所述器件结构的一侧，并与所述器件结构电性连接，与所述屏蔽墙之间绝缘设置。
9.根据权利要求1-8任意一项所述的晶圆级自屏蔽封装结构，其特征在于，还包括第二衬底，所述第二衬底位于所述介质层背离所述衬底的表面。
10.根据权利要求9所述的晶圆级自屏蔽封装结构，其特征在于，所述第二衬底的材料包括Si、SiC、GaN、LiTaO3或LiNiO3。
11.根据权利要求1-8任意一项所述的晶圆级自屏蔽封装结构，其特征在于，还包括盖帽，所述盖帽与所述介质层之间形成容纳腔，用于容纳所述器件结构。
12.根据权利要求11所述的晶圆级自屏蔽封装结构，其特征在于，还包括第四屏蔽层，所述第四屏蔽层覆盖所述盖帽，并与所述屏蔽墙电性连接。
13.根据权利要求1-8任意一项所述的晶圆级自屏蔽封装结构，其特征在于，还包括保护层，所述保护层覆盖所述介质层和所述器件结构。
14.根据权利要求1所述的晶圆级自屏蔽封装结构，其特征在于，所述器件结构包括MEMS器件。
15.一种晶圆级自屏蔽封装结构的制作方法，其特征在于，用于制作形成权利要求1-14任意一项所述的晶圆级自屏蔽封装结构，所述制作方法包括：
提供第一衬底、第一半导体器件和基板，所述基板上包括多个导电部；
在所述第一衬底表面形成第一屏蔽层；
在所述第一屏蔽层上形成介质层；
在所述介质层背离所述第一衬底的一侧形成器件结构；
形成凹槽，所述凹槽贯穿所述介质层，并暴露出所述第一屏蔽层；
在所述凹槽侧壁形成第二屏蔽层，所述第二屏蔽层与所述第一屏蔽层电性连接；
在所述器件结构的至少一侧形成屏蔽墙，所述屏蔽墙与所述第二屏蔽层电性连接；
将所述屏蔽墙背离所述第一衬底的表面与所述基板上的导电部电性连接，并将所述第一半导体器件与所述基板上的导电部电性连接。
16.根据权利要求15所述的晶圆级自屏蔽封装结构的制作方法，其特征在于，还包括：
在所述基板朝向所述第一半导体器件的一侧进行注塑，形成塑封层。
17.根据权利要求16所述的晶圆级自屏蔽封装结构的制作方法，其特征在于，还包括：
在所述塑封层背离所述基板的表面以及侧面形成第三屏蔽层。
18.根据权利要求15所述的晶圆级自屏蔽封装结构的制作方法，其特征在于，还包括：在所述介质层上形成第二衬底。
19.根据权利要求15所述的晶圆级自屏蔽封装结构的制作方法，其特征在于，在形成器件结构之后，还包括：在所述器件结构上盖帽，所述盖帽与所述介质层形成容纳所述器件结构的容纳腔。
20.根据权利要求19所述的晶圆级自屏蔽封装结构的制作方法，其特征在于，还包括在所述盖帽上形成第四屏蔽层。
21.根据权利要求15所述的晶圆级自屏蔽封装结构的制作方法，其特征在于，在形成器件结构之后，还包括：在所述器件结构和所述介质层上形成保护层，用于保护所述器件结构。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022011A (zh) * | 2011-09-23 | 2013-04-03 | 国碁电子(中山)有限公司 | 半导体封装结构及其制造方法 |
| CN103311213A (zh) * | 2012-05-04 | 2013-09-18 | 日月光半导体制造股份有限公司 | 整合屏蔽膜及天线的半导体封装件 |
| CN110752163A (zh) * | 2019-10-23 | 2020-02-04 | 杭州见闻录科技有限公司 | 一种用于通信模块产品的emi屏蔽工艺和通信模块产品 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017171813A1 (en) * | 2016-03-31 | 2017-10-05 | Intel Corporation | Electromagnetic interference shielding for semiconductor packages using bond wires |
| CN110098130B (zh) * | 2019-03-13 | 2021-11-23 | 通富微电子股份有限公司 | 一种系统级封装方法及封装器件 |
| CN111446175A (zh) * | 2020-04-07 | 2020-07-24 | 华进半导体封装先导技术研发中心有限公司 | 射频芯片集成封装结构及其制备方法 |
-
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Patent Citations (3)
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|---|---|---|---|---|
| CN103022011A (zh) * | 2011-09-23 | 2013-04-03 | 国碁电子(中山)有限公司 | 半导体封装结构及其制造方法 |
| CN103311213A (zh) * | 2012-05-04 | 2013-09-18 | 日月光半导体制造股份有限公司 | 整合屏蔽膜及天线的半导体封装件 |
| CN110752163A (zh) * | 2019-10-23 | 2020-02-04 | 杭州见闻录科技有限公司 | 一种用于通信模块产品的emi屏蔽工艺和通信模块产品 |
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