CN107452720A - 芯片扇出封装结构、多芯片集成模块及晶圆级封装方法 - Google Patents

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Abstract

本发明公开了一种带天线的芯片扇出封装结构、多芯片集成模块及晶圆级封装方法，通过将天线形成于载板上用于容置射频芯片的第一凹槽内，并延伸至载板第一表面，然后在射频芯片及载板第一表面上形成第一金属重布线层，实现了天线与芯片间的互联，从而达到了在芯片级集成天线的功能，不占用芯片中金属互连层面积，制作成本大大降低。多芯片集成模块，同时实现了功能芯片的电磁干扰屏蔽和射频芯片的天线集成，相比传统方法，生产工艺简单，不耗时，且成本较低，且不存在封装后封装体表面较粗糙，较难保证电磁干扰屏蔽结构的连续性的问题，还更容易制作接地连接。晶圆级封装方法，低成本高效率同时集成了电磁干扰屏蔽结构和天线，制作成本大大降低。

Description

芯片扇出封装结构、多芯片集成模块及晶圆级封装方法
技术领域
本发明涉及扇出型晶圆级封装技术领域，具体是涉及一种集成天线的芯片扇出封装结构、多芯片集成模块及晶圆级封装方法。
背景技术
扇出晶圆级封装是在晶圆尺寸级实现芯片的扇出封装，也是一种I/O数较多、集成灵活性好的先进封装工艺，可实现一个封装体内垂直和水平方向多芯片集成。这样，扇出型晶圆级封装目前正在发展成为下一代封装技术，如多芯片、低轮廓封装和3D SiP。随着电子产品向更薄、更轻、更高引脚密度、更低成本方向发展，扇出晶圆级封装技术的出现为封装行业向多功能小尺寸封装发展提供了契机。
现有片上集成天线的扇出封装结构采用在额外的金属互联层上制作天线，需要占用额外的面积，制作成本较高。参见专利文献US9064787b2，US20170040266A1。现有多芯片集成模块中芯片之间(比如运算或处理芯片和射频芯片间)的电磁干扰屏蔽结构主要由埋入式的金属框架制作，成本高，生产耗时。现有普遍使用的芯片级电磁干扰屏蔽结构在封装完成后用喷涂或溅射的方法在封装表面制作一层导电层。由于为片级工艺，较耗时；且封装后的表面较粗糙，较难保证导电层的连续性，制作导电层的接地连接也较为困难。
发明内容
为了解决上述技术问题，本发明提出一种芯片扇出封装结构、多芯片集成模块及晶圆级封装方法，该芯片扇出封装结构在芯片级集成天线，不占用芯片中金属互连层面积，成本较低，在多芯片集成模块中，晶圆级低成本同时集成了电磁干扰屏蔽结构和天线。
本发明的技术方案是这样实现的：
一种集成天线的芯片扇出封装结构，包括一载板和至少一包括射频信号接收或/和发送功能的射频芯片，所述载板具有第一表面和与其相对的第二表面，所述载板上具有容置所述射频芯片的第一凹槽，所述射频芯片的焊垫面向上埋入所述第一凹槽中，所述射频芯片底部与所述第一凹槽之间形成有作为集成天线的第一导电层，且所述第一导电层从第一凹槽底部沿侧壁延伸至所述载板第一表面，所述射频芯片及所述载板第一表面上形成有第一金属重布线层，所述第一金属重布线层将所述射频芯片的焊垫与所述载板第一表面上的第一导电层电连接，并将其电性导出。
进一步的，所述载板为硅载板，所述第一导电层形成于所述第一凹槽内铺设的一层第一绝缘层上，所述第一绝缘层从第一凹槽底部沿侧壁延伸至所述载板第一表面，所述射频芯片通过第一粘结层贴装到所述第一凹槽底部的第一导电层上。
进一步的，所述第一金属重布线层包括第一金属布线、第一绝缘介质层和第一保护层，所述第一绝缘介质层覆盖所述射频芯片、所述载板第一表面及其上的第一导电层上，且所述第一绝缘介质层填充所述射频芯片与所述第一凹槽及所述第一导电层之间的间隙，所述第一绝缘介质层上开设有暴露所述射频芯片的焊垫及所述载板第一表面的第一导电层的第一开口，所述第一金属布线形成于所述第一绝缘介质层上，并电性连接该第一开口内的射频芯片的焊垫及第一导电层，所述第一保护层铺设于所述第一金属布线上，该第一保护层上预留有用于电性连接该第一金属布线的第二开口，该第二开口内形成有第一电性导出点，且有部分第一电性导出点扇出至所述载板的第一表面上。
进一步的，所述第一金属重布线层为多层结构，其中某层中制作有接地层。
进一步的，所述载板第二表面被减薄露出所述第一凹槽底部的第一绝缘层。
一种多芯片集成模块，包括集成天线的芯片扇出封装结构，还包括至少一额外集成的实现附加功能的功能芯片，所述载板上形成有容置所述功能芯片的第二凹槽，所述功能芯片的焊垫面向上埋入所述第二凹槽中，所述功能芯片与所述第二凹槽之间形成有作为电磁干扰屏蔽结构的第二导电层，且所述第二导电层从第二凹槽底部沿侧壁延伸至所述载板第一表面，所述功能芯片及所述载板第一表面上形成有第二金属重布线层，所述第二金属重布线层与所述第一金属布线层连接，且所述第二金属重布线层将所述功能芯片的焊垫及所述载板第一表面上的第二导电层的电性导出。
进一步的，所述载板为硅载板，所述第二导电层形成于所述第二凹槽内铺设的一层第二绝缘层上，该第二绝缘层从第二凹槽底部沿侧壁延伸至所述载板第一表面，所述功能芯片通过第二粘结层贴装到所述第二凹槽底部的第二导电层上。
进一步的，所述第二金属重布线层包括第二金属布线、第二绝缘介质层和第二保护层，所述第二绝缘介质层覆盖所述功能芯片、所述载板第一表面及其上的第二导电层上，且所述第二绝缘介质层填充所述功能芯片与所述第二凹槽及所述第二导电层之间的间隙，所述第二绝缘介质层上开设有暴露所述功能芯片的焊垫及所述载板第一表面的第二导电层的第三开口，所述第二金属布线形成于所述第二绝缘介质层上，并电性连接所述第一金属布线层、所述第三开口内的功能芯片的焊垫及第二导电层，所述第二保护层铺设于所述第二金属布线上，该第二保护层上预留有用于电性连接该第二金属布线的第四开口，所述第四开口内形成有第二电性导出点，且有部分第二电性导出点扇出至所述载板的第一表面上。
进一步的，所述第二金属重布线层为多层结构，其中某层中制作有接地层。
一种多芯片集成模块的晶圆级封装方法，至少包括如下步骤：
A.提供一载板，所述载板具有第一表面和与其相对的第二表面，在所述载板的第一表面形成至少一个向第二表面延伸的第一凹槽和第二凹槽；
B.在所述载板第一表面、所述第一凹槽内及所述第二凹槽内沉积绝缘层，并在该绝缘层上沉积导电层；
C.图案化所述导电层，在第一凹槽内形成作为集成天线的第一导电层，该第一导电层从第一凹槽底部沿侧壁延伸至所述载板第一表面，并在第二凹槽内形成作为功能芯片的电磁干扰屏蔽结构的第二导电层，该第二导电层从第二凹槽底部沿侧壁延伸至所述载板第一表面；
D.取至少一射频芯片粘结至第一凹槽底部的第一导电层上，其中射频芯片的焊垫面朝上；取至少一功能芯片粘结至第二凹槽底部的第二导电层上，其中功能芯片的焊垫面朝上；
E.在射频芯片、功能芯片、载板第一表面及其上的第一导电层和第二导电层形成对应射频芯片的第一金属重布线层和对应功能芯片的第二金属重布线层，所述第二金属重布线层与所述第一金属布线层连接，且所述第一金属重布线层将所述射频芯片的焊垫及所述载板第一表面上的第一导电层的电性导出，所述第二金属重布线层将所述功能芯片的焊垫及所述载板第一表面上的第二导电层的电性导出。
进一步的，形成所述第一金属重布线层和所述第二金属重布线层的方法如下：
1)在射频芯片、功能芯片、载板第一表面及其上的第一导电层和第二导电层上铺设绝缘介质层，所述绝缘介质层包括对应射频芯片的第一绝缘介质层和对应功能芯片的第二绝缘介质层，使第一绝缘介质层填充所述射频芯片与所述第一凹槽及所述第一导电层之间的间隙，使第二绝缘介质层填充所述功能芯片与所述第二凹槽及所述第二导电层之间的间隙；
2)在所述第一绝缘介质层上开设暴露所述射频芯片的焊垫及所述载板第一表面上第一导电层的第一开口，在所述第二绝缘介质层上开设暴露所述功能芯片的焊垫及所述载板第一表面上第二导电层的第三开口；
3)在所述绝缘介质层上铺设金属布线，所述金属布线包括经所述第一开口电性连接所述射频芯片的焊垫及所述载板第一表面上第一导电层的第一金属布线和经所述第三开口电性连接所述功能芯片的焊垫及所述载板第一表面上第二导电层的第二金属布线，所述第一金属布线与所述第二金属布线电性连接；
4)在所述金属布线上铺设保护层，所述保护层包括铺设于所述第一金属布线上的第一保护层和铺设于所述第二金属布线上的第二保护层，所述第一保护层上预留有用于电性连接所述第一金属布线的第二开口，所述第二开口内形成有作为电性导出的第一电性导出点，且有部分第一电性导出点扇出至所述载板的第一表面上；所述第二保护层上预留有用于电性连接所述第二金属布线的第四开口，所述第四开口内形成有作为电性导出的第二电性导出点，且有部分第二电性导出点扇出至所述载板的第一表面上。
进一步的，还包括对所述载板第二表面进行减薄，暴露出所述第一凹槽底部的绝缘层的步骤。
本发明的有益效果是：本发明提供一种集成芯片的芯片扇出封装结构、多芯片集成模块及晶圆级封装方法，其中，集成天线的芯片扇出封装结构，通过将天线形成于载板上用于容置射频芯片的第一凹槽内，并延伸至载板第一表面，然后在射频芯片及载板第一表面上形成第一金属重布线层(RDL层)，实现了天线与芯片间的互联，从而达到了在芯片级集成天线的功能，相比天线在额外的金属互联层上制作的传统方法，本申请在芯片级集成天线，不占用芯片中金属互连层面积，制作成本大大降低。多芯片集成模块中，同时实现了功能芯片的电磁干扰屏蔽和射频芯片的天线集成。其中，功能芯片的电磁干扰屏蔽结构通过在容置功能芯片的第二凹槽内沉积导电层形成，相比传统方法，在封装完成后用喷涂或溅射的方法在封装表面制作一层电磁干扰屏蔽结构，生产工艺简单，不耗时，且成本较低，且不存在封装后封装体表面较粗糙，较难保证电磁干扰屏蔽结构的连续性的问题，还比传统方法更容易制作接地连接。晶圆级封装方法，低成本高效率同时集成了电磁干扰屏蔽结构和天线，实现了多芯片集成模块中功能芯片和射频芯片间的电磁屏蔽及天线的合理设计，不占用芯片中金属互连层面积，制作成本大大降低。
附图说明
图1为本发明中集成天线的芯片扇出封装结构示意图；
图2为本发明多芯片集成模块结构示意图；
图3为本发明晶圆级封装方法中在载板上形成第一凹槽和第二凹槽的示意图；
图4为本发明晶圆级封装方法中在第一凹槽、第二凹槽及载板第一表面上沉积绝缘层及导电层的示意图
图5为本发明晶圆级封装方法中将图案化导电层，形成天线和电磁干扰屏蔽结构的示意图；
图6本发明晶圆级封装方法中将射频芯片粘贴至第一凹槽内，将功能芯片粘贴至的第一凹槽内的示意图；
图7为本发明晶圆级封装方法中在载板第一表面及功能芯片和射频芯片上形成绝缘介质层的结构示意图；
图8为本发明晶圆级封装方法中在绝缘介质层上形成金属布线、保护层及电性导出点的示意图；
图9为本发明中形成偶极天线的示意图；
图10为本发明中形成片状天线的示意图；
图11为本发明中形成CPW天线的示意图；
结合附图，作以下说明：
100-载板，101-第一凹槽，102-第二凹槽，200-射频芯片，201-焊垫，300-第一导电层，400-第一金属重布线层，401-第一金属布线，402-第一绝缘介质层，403第一保护层，404-第一电性导出点，500-功能芯片，501-焊垫，600-第二导电层，700-第二金属重布线层，701-第二金属布线，702-第二绝缘介质层，703-第二保护层，704-第二电性导出点，801-第一绝缘层，802-第二绝缘层，901-第一粘结层，902-第二粘结层。
具体实施方式
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明，其目的仅在于更好理解本发明的内容而非限制本发明的保护范围。实施例附图的结构中各组成部分未按正常比例缩放，故不代表实施例中各结构的实际相对大小。
如图1所示，一种集成天线的芯片扇出封装结构，包括一载板100和至少一包括射频信号接收或/和发送功能的射频芯片200，所述载板具有第一表面和与其相对的第二表面，所述载板上具有容置所述射频芯片的第一凹槽101，所述射频芯片的焊垫面向上埋入所述第一凹槽中，所述射频芯片底部与所述第一凹槽之间形成有作为集成天线的第一导电层300，且所述第一导电层从第一凹槽底部沿侧壁延伸至所述载板第一表面，所述射频芯片及所述载板第一表面上形成有第一金属重布线层400，所述第一金属重布线层将所述射频芯片的焊垫201与所述载板第一表面上的第一导电层电连接，并将其电性导出。其中，第一金属重布线层的部分结构实现射频芯片与集成天线的电连接，部分结构实现射频芯片的焊垫及集成天线(第一表面上的第一导电层)的电性导出(比如通过焊球或焊料凸点导出)，上述结构中，通过将天线形成于载板上用于容置射频芯片的第一凹槽内，并射频芯片及载板第一表面上形成第一金属重布线层(RDL层)，实现天线与芯片间的互联，从而达到了在芯片级集成天线的功能，相比天线在额外的金属互联层上制作的传统方法，本申请在芯片级集成天线，不占用芯片中金属互连层面积，制作成本大大降低。
优选的，载板为硅载板，这样，使用硅载板作为扇出的基体，可解决了重构圆片带来的一系列问题，如翘曲，热膨胀系数不匹配；可利用硅载板上成熟的工艺来制备制作高密度布线；还可以采用多种方法在硅基上制作垂直导电通孔，以实现三维垂直互连等
为了避免硅载板与天线之间的电性影响，所述第一导电层形成于硅载板第一凹槽内铺设的一层第一绝缘层801上，第一绝缘层从第一凹槽底部沿侧壁延伸至所述载板第一表面，所述第一绝缘层为氧化硅(PECVD或热氧化)、氮化硅或聚合物材料(旋涂或喷涂)。
在其他实施例中，载板也可由金属、锗、砷化镓等导体或半导体材料制作。这种情况下同样需要第一凹槽内制作绝缘层。
在其他实施例中，载板也可由玻璃、陶瓷、树脂聚合物等制作。这种情况下无需制作绝缘层，第一导电层直接形成于第一凹槽内，载板最后打薄时可保留一定厚度。
射频芯片的焊垫面向上埋入第一凹槽中，优选的采用粘结的方式实现，即射频芯片通过第一粘结层901贴装到硅载板第一凹槽底部的第一导电层上。
RDL层可以为单层结构，也可以为多层结构，通常包括绝缘介质层、金属布线及保护层。优选的，所述第一金属重布线层包括第一金属布线401、第一绝缘介质层402和第一保护层403，所述第一绝缘介质层覆盖所述射频芯片、所述载板第一表面及其上的第一导电层上，且所述第一绝缘介质层填充所述射频芯片与所述第一凹槽及所述第一导电层之间的间隙，所述第一绝缘介质层上开设有暴露所述射频芯片的焊垫及所述载板第一表面的第一导电层的第一开口，所述第一金属布线形成于所述第一绝缘介质层上，并电性连接该第一开口内的射频芯片的焊垫及第一导电层，所述第一保护层铺设于所述第一金属布线上，该第一保护层上预留有用于电性连接该第一金属布线的第二开口，该第二开口内形成有第一电性导出点404，且有部分第一电性导出点扇出至所述载板的第一表面上。
为改善天线性能，可在多层结构的RDL某层中制作接地层。该接地层实现集成天线或射频芯片的接地，接地层也可在对应的印刷电路板上制作。
作为射频芯片的天线的第一导电层可以为Cu、Ti、Al或其他金属的单层结构，或其组合的多层结构，可由溅射或类似工艺制作。参见图9、图10和图11，天线结构可为偶极、片状、CPW、分形或任意其他形状。天线与射频芯片间的连接可为一个或多个接口。也可以通过多个接口连接至多个天线。
为了满足天线性能的高要求，优选的，载板第二表面被减薄，并露出所述第一凹槽底部的第一绝缘层801。硅晶圆打薄可采用研磨加干法或湿法腐蚀，直至露出第一绝缘层。在天线性能要求不高时，也可保留一定厚度的硅载板，不露出绝缘层。
如图2所示，一种多芯片集成模块，包括集成天线的芯片扇出封装结构，还包括至少一额外集成的实现附加功能的功能芯片500，载板上形成有容置所述功能芯片的第二凹槽102，所述功能芯片的焊垫面向上埋入所述第二凹槽中，所述功能芯片与所述第二凹槽之间形成有作为电磁干扰屏蔽结构的第二导电层600，且所述第二导电层从第二凹槽底部沿侧壁延伸至所述载板第一表面，所述功能芯片及所述载板第一表面上形成有第二金属重布线层700，所述第二金属重布线层与所述第一金属布线层连接，且所述第二金属重布线层将所述功能芯片的焊垫501及所述载板第一表面上的第二导电层的电性导出。
功能芯片可以是电源管理芯片，微控制芯片，处理器芯片，功率放大器芯片等，作为一种优选实施例，本实施例中功能芯片为信号处理或运算芯片，这样，多芯片集成模块中，同时实现了信号处理或运算芯片的电磁干扰屏蔽和射频芯片的天线集成。其中，信号处理或运算芯片的电磁干扰屏蔽结构通过容置功能芯片的第二凹槽内沉积导电层形成，相比传统方法，在封装完成后用喷涂或溅射的方法在封装表面制作一层电磁干扰屏蔽结构，生产工艺简单，不耗时，且成本较低，且可以解决封装后封装体表面较粗糙，较难保证电磁干扰屏蔽结构的连续性的问题，且比传统方法更容易制作接地连接。
上述结构中，第一、第二凹槽的形状可以是梯形，矩形或其他可以用来表示凹槽的形状，不限于此，第一、第二凹槽深度与所封装芯片的厚度相当，并且凹槽尺寸可以满足芯片放置于内，由于第一凹槽内形成有天线，第二凹槽内形成有电磁干扰屏蔽结构，且天线及电磁干扰屏蔽结构延伸至了载板第一表面上，因此，被封装的芯片埋入凹槽内时，且焊垫面恰好与载板第一表面上的天线及电磁屏蔽结构接近或平齐。
在载板优选为硅载板时，为了避免硅载板与电磁干扰屏蔽结构之间的电性影响，所述第二导电层形成于所述第二凹槽内铺设的一层第二绝缘层802上，该第二绝缘层从第二凹槽底部沿侧壁延伸至所述载板第一表面，所述功能芯片通过第二粘结层902贴装到所述第二凹槽底部的第二导电层上。所述第二绝缘层为氧化硅(PECVD或热氧化)、氮化硅或聚合物材料(旋涂或喷涂)。
同样，优选的，所述第二金属重布线层(RDL层)包括第二金属布线701、第二绝缘介质层702和第二保护层703，所述第二绝缘介质层覆盖所述功能芯片、所述载板第一表面及其上的第二导电层上，且所述第二绝缘介质层填充所述功能芯片与所述第二凹槽及所述第二导电层之间的间隙，所述第二绝缘介质层上开设有暴露所述功能芯片的焊垫及所述载板第一表面的第二导电层的第三开口，所述第二金属布线形成于所述第二绝缘介质层上，并电性连接所述第一金属布线层、所述第三开口内的功能芯片的焊垫及第二导电层，所述第二保护层铺设于所述第二金属布线上，该第二保护层上预留有用于电性连接该第二金属布线的第四开口，所述第四开口内形成有第二电性导出点704，且有部分第二电性导出点扇出至所述载板的第一表面上。
优选的，所述第二金属重布线层为多层结构，其中某层中制作有接地层。该接地层实现功能芯片的接地，即在RDL层中制作接地层，以实现最好的屏蔽效果。
优选的，所述电磁干扰屏蔽结构通过第二金属重布线接地，以实现更好的屏蔽效果。
本申请还提出了一种多芯片集成模块的晶圆级封装方法，至少包括如下步骤：
A.参见图3，提供一载板100，所述载板具有第一表面和与其相对的第二表面，在所述载板的第一表面形成至少一个向第二表面延伸的第一凹槽101和第二凹槽102；作为一种优选实施例，预形成每个多芯片集成模块包括一第一凹槽101和一第二凹槽102，在晶圆级封装完成后，切割载板形成独立的多芯片集成模块。
B.参见图4，在所述第一凹槽和第二凹槽内沉积导电层。本实施例载板为金属、硅、锗、砷化镓等导体或半导体材料，需在所述载板第一表面、所述第一凹槽内及所述第二凹槽内沉积绝缘层，再在该绝缘层上沉积导电层；第一凹槽内沉积的绝缘层800，其上预形成天线，记为第一绝缘层801，第二凹槽内沉积的绝缘层，其上预形成电磁干扰屏蔽结构，记为第二绝缘层802。
在其他实施例中，若载板为玻璃、陶瓷、聚合物等绝缘材料，导电层可直接沉积在底凹槽和第二凹槽内。
C.参见图5，图案化所述导电层，在第一凹槽内形成作为集成天线的第一导电层300，该第一导电层从第一凹槽底部沿侧壁延伸至所述载板第一表面，并在第二凹槽内形成作为功能芯片的电磁干扰屏蔽结构的第二导电层600，该第二导电层从第二凹槽底部沿侧壁延伸至所述载板第一表面；
D.参见图6，取至少一射频芯片200粘结至第一凹槽底部的第一导电层上，其中射频芯片的焊垫面朝上；取至少一功能芯片500粘结至第二凹槽底部的第二导电层上，其中功能芯片的焊垫面朝上；
E.参见图7、图8和图9，在射频芯片、功能芯片、载板第一表面及其上的第一导电层和第二导电层形成对应射频芯片的第一金属重布线层400和对应功能芯片的第二金属重布线层700，所述第二金属重布线层与所述第一金属布线层连接，且所述第一金属重布线层将所述射频芯片的焊垫及所述载板第一表面上的第一导电层的电性导出，所述第二金属重布线层将所述功能芯片的焊垫及所述载板第一表面上的第二导电层的电性导出。
其中，形成所述第一金属重布线层和所述第二金属重布线层的方法如下：
1)参见图7，在射频芯片、功能芯片、载板第一表面及其上的第一导电层和第二导电层上铺设绝缘介质层，所述绝缘介质层包括对应射频芯片的第一绝缘介质层402和对应功能芯片的第二绝缘介质层702，使第一绝缘介质层填充所述射频芯片与所述第一凹槽及所述第一导电层之间的间隙，使第二绝缘介质层填充所述功能芯片与所述第二凹槽及所述第二导电层之间的间隙；
2)参见图8，在所述第一绝缘介质层上开设暴露所述射频芯片的焊垫及所述载板第一表面上第一导电层的第一开口，在所述第二绝缘介质层上开设暴露所述功能芯片的焊垫及所述载板第一表面上第二导电层的第三开口；
3)在所述绝缘介质层上铺设金属布线，所述金属布线包括经所述第一开口电性连接所述射频芯片的焊垫及所述载板第一表面上第一导电层的第一金属布线401和经所述第三开口电性连接所述功能芯片的焊垫及所述载板第一表面上第二导电层的第二金属布线402，所述第一金属布线与所述第二金属布线电性连接；
4)在所述金属布线上铺设保护层，所述保护层包括铺设于所述第一金属布线上的第一保护层403和铺设于所述第二金属布线上的第二保护层703，所述第一保护层上预留有用于电性连接所述第一金属布线的第二开口，所述第二开口内形成有作为电性导出的第一电性导出点404，且有部分第一电性导出点扇出至所述载板的第一表面上；所述第二保护层上预留有用于电性连接所述第二金属布线的第四开口，所述第四开口内形成有作为电性导出的第二电性导出点704，且有部分第二电性导出点扇出至所述载板的第一表面上。
优选的，还包括对所述载板第二表面进行减薄，暴露出所述第一凹槽底部的绝缘层的步骤。优选的，载板为硅晶圆，硅晶圆打薄可采用研磨加干法或湿法腐蚀，直至露出第一绝缘层参见图2。在天线性能要求不高时，也可保留一定厚度的硅载板，不露出绝缘层。
F.切割载板，形成独立的多芯片集成模块。
优选的，所述第一绝缘层、第二绝缘层为氧化硅或氮化硅或聚合物材料。
优选的，所述第一导电层、第二导电层为Cu、Ti、Al或其他金属形成的单层结构或由其组合形成的多层结构。
优选的，所述天线为偶极天线、片状天线、CPW天线或分形天线。
本优选实施例中示例出了将一个射频芯片与一个功能芯片分设于两个不同的凹槽内，即第一凹槽和第二凹槽的情况，在其他实施例中，还可以在同一个凹槽内集成射频芯片与功能芯片，也可以在一个凹槽内集成多个射频芯片，或在一个凹槽内集成多个功能芯片。
以上实施例是参照附图，对本发明的优选实施例进行详细说明。本领域的技术人员通过对上述实施例进行各种形式上的修改或变更，但不背离本发明的实质的情况下，都落在本发明的保护范围之内。

Claims (12)

1.一种集成天线的芯片扇出封装结构，其特征在于，包括一载板和至少一包括射频信号接收或/和发送功能的射频芯片，所述载板具有第一表面和与其相对的第二表面，所述载板上具有容置所述射频芯片的第一凹槽，所述射频芯片的焊垫面向上埋入所述第一凹槽中，所述射频芯片底部与所述第一凹槽之间形成有作为集成天线的第一导电层，且所述第一导电层从第一凹槽底部沿侧壁延伸至所述载板第一表面，所述射频芯片及所述载板第一表面上形成有第一金属重布线层，所述第一金属重布线层将所述射频芯片的焊垫与所述载板第一表面上的第一导电层电连接，并将其电性导出。
2.根据权利要求1所述的集成天线的芯片扇出封装结构，其特征在于，所述载板为硅载板，所述第一导电层形成于所述第一凹槽内铺设的一层第一绝缘层上，所述第一绝缘层从第一凹槽底部沿侧壁延伸至所述载板第一表面，所述射频芯片通过第一粘结层贴装到所述第一凹槽底部的第一导电层上。
3.根据权利要求1所述的集成天线的芯片扇出封装结构，其特征在于，所述第一金属重布线层包括第一金属布线、第一绝缘介质层和第一保护层，所述第一绝缘介质层覆盖所述射频芯片、所述载板第一表面及其上的第一导电层上，且所述第一绝缘介质层填充所述射频芯片与所述第一凹槽及所述第一导电层之间的间隙，所述第一绝缘介质层上开设有暴露所述射频芯片的焊垫及所述载板第一表面的第一导电层的第一开口，所述第一金属布线形成于所述第一绝缘介质层上，并电性连接该第一开口内的射频芯片的焊垫及第一导电层，所述第一保护层铺设于所述第一金属布线上，该第一保护层上预留有用于电性连接该第一金属布线的第二开口，该第二开口内形成有第一电性导出点，且有部分第一电性导出点扇出至所述载板的第一表面上。
4.根据权利要求1所述的集成天线的芯片扇出封装结构，其特征在于，所述第一金属重布线层为多层结构，其中某层中制作有接地层。
5.根据权利要求2所述的集成天线的芯片扇出封装结构，其特征在于，所述载板第二表面被减薄露出所述第一凹槽底部的第一绝缘层。
6.一种多芯片集成模块，其特征在于，包括权利要求1所述的集成天线的芯片扇出封装结构，还包括至少一额外集成的实现附加功能的功能芯片，所述载板上形成有容置所述功能芯片的第二凹槽，所述功能芯片的焊垫面向上埋入所述第二凹槽中，所述功能芯片与所述第二凹槽之间形成有作为电磁干扰屏蔽结构的第二导电层，且所述第二导电层从第二凹槽底部沿侧壁延伸至所述载板第一表面，所述功能芯片及所述载板第一表面上形成有第二金属重布线层，所述第二金属重布线层与所述第一金属布线层连接，且所述第二金属重布线层将所述功能芯片的焊垫及所述载板第一表面上的第二导电层的电性导出。
7.根据权利要求6所述的多芯片集成模块，其特征在于，所述载板为硅载板，所述第二导电层形成于所述第二凹槽内铺设的一层第二绝缘层上，该第二绝缘层从第二凹槽底部沿侧壁延伸至所述载板第一表面，所述功能芯片通过第二粘结层贴装到所述第二凹槽底部的第二导电层上。
8.根据权利要求6所述的多芯片集成模块，其特征在于，所述第二金属重布线层包括第二金属布线、第二绝缘介质层和第二保护层，所述第二绝缘介质层覆盖所述功能芯片、所述载板第一表面及其上的第二导电层上，且所述第二绝缘介质层填充所述功能芯片与所述第二凹槽及所述第二导电层之间的间隙，所述第二绝缘介质层上开设有暴露所述功能芯片的焊垫及所述载板第一表面的第二导电层的第三开口，所述第二金属布线形成于所述第二绝缘介质层上，并电性连接所述第一金属布线层、所述第三开口内的功能芯片的焊垫及第二导电层，所述第二保护层铺设于所述第二金属布线上，该第二保护层上预留有用于电性连接该第二金属布线的第四开口，所述第四开口内形成有第二电性导出点，且有部分第二电性导出点扇出至所述载板的第一表面上。
9.根据权利要求6所述的多芯片集成模块，其特征在于，所述第二金属重布线层为多层结构，其中某层中制作有接地层。
10.一种多芯片集成模块的晶圆级封装方法，其特征在于，至少包括如下步骤：
A.提供一载板，所述载板具有第一表面和与其相对的第二表面，在所述载板的第一表面形成至少一个向第二表面延伸的第一凹槽和第二凹槽；
B.在所述载板第一表面、所述第一凹槽内及所述第二凹槽内沉积绝缘层，并在该绝缘层上沉积导电层；
C.图案化所述导电层，在第一凹槽内形成作为集成天线的第一导电层，该第一导电层从第一凹槽底部沿侧壁延伸至所述载板第一表面，并在第二凹槽内形成作为功能芯片的电磁干扰屏蔽结构的第二导电层，该第二导电层从第二凹槽底部沿侧壁延伸至所述载板第一表面；
D.取至少一射频芯片粘结至第一凹槽底部的第一导电层上，其中射频芯片的焊垫面朝上；取至少一功能芯片粘结至第二凹槽底部的第二导电层上，其中功能芯片的焊垫面朝上；
E.在射频芯片、功能芯片、载板第一表面及其上的第一导电层和第二导电层形成对应射频芯片的第一金属重布线层和对应功能芯片的第二金属重布线层，所述第二金属重布线层与所述第一金属布线层连接，且所述第一金属重布线层将所述射频芯片的焊垫及所述载板第一表面上的第一导电层的电性导出，所述第二金属重布线层将所述功能芯片的焊垫及所述载板第一表面上的第二导电层的电性导出。
11.根据权利要求10所述的多芯片集成模块，其特征在于，形成所述第一金属重布线层和所述第二金属重布线层的方法如下：
1)在射频芯片、功能芯片、载板第一表面及其上的第一导电层和第二导电层上铺设绝缘介质层，所述绝缘介质层包括对应射频芯片的第一绝缘介质层和对应功能芯片的第二绝缘介质层，使第一绝缘介质层填充所述射频芯片与所述第一凹槽及所述第一导电层之间的间隙，使第二绝缘介质层填充所述功能芯片与所述第二凹槽及所述第二导电层之间的间隙；
2)在所述第一绝缘介质层上开设暴露所述射频芯片的焊垫及所述载板第一表面上第一导电层的第一开口，在所述第二绝缘介质层上开设暴露所述功能芯片的焊垫及所述载板第一表面上第二导电层的第三开口；
3)在所述绝缘介质层上铺设金属布线，所述金属布线包括经所述第一开口电性连接所述射频芯片的焊垫及所述载板第一表面上第一导电层的第一金属布线和经所述第三开口电性连接所述功能芯片的焊垫及所述载板第一表面上第二导电层的第二金属布线，所述第一金属布线与所述第二金属布线电性连接；
4)在所述金属布线上铺设保护层，所述保护层包括铺设于所述第一金属布线上的第一保护层和铺设于所述第二金属布线上的第二保护层，所述第一保护层上预留有用于电性连接所述第一金属布线的第二开口，所述第二开口内形成有作为电性导出的第一电性导出点，且有部分第一电性导出点扇出至所述载板的第一表面上；所述第二保护层上预留有用于电性连接所述第二金属布线的第四开口，所述第四开口内形成有作为电性导出的第二电性导出点，且有部分第二电性导出点扇出至所述载板的第一表面上。
12.根据权利要求10所述的多芯片集成模块，其特征在于，还包括对所述载板第二表面进行减薄，暴露出所述第一凹槽底部的绝缘层的步骤。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108417982A (zh) * 2018-05-09 2018-08-17 中芯长电半导体（江阴）有限公司 天线的封装结构及封装方法
CN109326584A (zh) * 2018-08-07 2019-02-12 清华大学 封装天线及其制造方法
CN109473404A (zh) * 2018-12-06 2019-03-15 麦堆微电子技术（上海）有限公司 一种微波芯片封装结构
CN110190376A (zh) * 2018-12-31 2019-08-30 杭州臻镭微波技术有限公司 一种天线结合液冷散热结构的射频系统级封装模块及其制作方法
CN110211888A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种嵌入式扇出封装结构及其制造方法
CN110970361A (zh) * 2018-09-28 2020-04-07 典琦科技股份有限公司 芯片封装体的制造方法
CN111584449A (zh) * 2020-05-20 2020-08-25 上海先方半导体有限公司 芯片封装结构及制备方法
CN111971852A (zh) * 2018-06-27 2020-11-20 华为技术有限公司 一种天线封装结构
CN112017973A (zh) * 2019-05-30 2020-12-01 上海新微技术研发中心有限公司 硅光模块的封装方法及硅光模块
CN112151458A (zh) * 2020-09-24 2020-12-29 维沃移动通信有限公司 功能封装模块及其制备方法、功能封装组件及电子设备
WO2021115292A1 (zh) * 2019-12-13 2021-06-17 青岛歌尔智能传感器有限公司 芯片模组及其制作方法和电子设备
CN113013605A (zh) * 2021-01-29 2021-06-22 中国电子科技集团公司第三十八研究所 基于扇出封装的多馈封装天线
CN113036425A (zh) * 2021-03-01 2021-06-25 青岛歌尔智能传感器有限公司 集成封装及移动终端
CN113270326A (zh) * 2021-07-19 2021-08-17 江苏华昶熠电子科技有限公司 一种指纹识别封装构件及其制备方法
US11239175B2 (en) 2019-06-21 2022-02-01 Samsung Electronics Co., Ltd. Semiconductor package
WO2023207972A1 (zh) * 2022-04-28 2023-11-02 维沃移动通信有限公司 封装结构、电子设备及封装方法
WO2024060639A1 (zh) * 2022-09-22 2024-03-28 天芯互联科技有限公司 一种封装体及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101656244A (zh) * 2009-07-10 2010-02-24 中国科学院上海微系统与信息技术研究所 硅基埋置型微波多芯组件的多层互连封装结构及制作方法
CN102299142A (zh) * 2010-06-23 2011-12-28 环旭电子股份有限公司 具有天线的封装结构及其制作方法
US20130105950A1 (en) * 2011-10-28 2013-05-02 Maxim Integrated Products, Inc. 3d chip package with shielded structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101656244A (zh) * 2009-07-10 2010-02-24 中国科学院上海微系统与信息技术研究所 硅基埋置型微波多芯组件的多层互连封装结构及制作方法
CN102299142A (zh) * 2010-06-23 2011-12-28 环旭电子股份有限公司 具有天线的封装结构及其制作方法
US20130105950A1 (en) * 2011-10-28 2013-05-02 Maxim Integrated Products, Inc. 3d chip package with shielded structures

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108417982B (zh) * 2018-05-09 2024-03-08 盛合晶微半导体(江阴)有限公司 天线的封装结构及封装方法
CN108417982A (zh) * 2018-05-09 2018-08-17 中芯长电半导体（江阴）有限公司 天线的封装结构及封装方法
CN111971852A (zh) * 2018-06-27 2020-11-20 华为技术有限公司 一种天线封装结构
CN109326584A (zh) * 2018-08-07 2019-02-12 清华大学 封装天线及其制造方法
CN110970361A (zh) * 2018-09-28 2020-04-07 典琦科技股份有限公司 芯片封装体的制造方法
CN109473404A (zh) * 2018-12-06 2019-03-15 麦堆微电子技术（上海）有限公司 一种微波芯片封装结构
CN110190376A (zh) * 2018-12-31 2019-08-30 杭州臻镭微波技术有限公司 一种天线结合液冷散热结构的射频系统级封装模块及其制作方法
WO2020237707A1 (zh) * 2019-05-30 2020-12-03 上海新微技术研发中心有限公司 硅光模块的封装方法及硅光模块
CN112017973A (zh) * 2019-05-30 2020-12-01 上海新微技术研发中心有限公司 硅光模块的封装方法及硅光模块
CN112017973B (zh) * 2019-05-30 2023-02-28 上海新微技术研发中心有限公司 硅光模块的封装方法及硅光模块
CN110211888A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种嵌入式扇出封装结构及其制造方法
US11239175B2 (en) 2019-06-21 2022-02-01 Samsung Electronics Co., Ltd. Semiconductor package
WO2021115292A1 (zh) * 2019-12-13 2021-06-17 青岛歌尔智能传感器有限公司 芯片模组及其制作方法和电子设备
CN111584449A (zh) * 2020-05-20 2020-08-25 上海先方半导体有限公司 芯片封装结构及制备方法
CN112151458A (zh) * 2020-09-24 2020-12-29 维沃移动通信有限公司 功能封装模块及其制备方法、功能封装组件及电子设备
CN113013605B (zh) * 2021-01-29 2021-12-10 中国电子科技集团公司第三十八研究所 基于扇出封装的多馈封装天线
CN113013605A (zh) * 2021-01-29 2021-06-22 中国电子科技集团公司第三十八研究所 基于扇出封装的多馈封装天线
CN113036425A (zh) * 2021-03-01 2021-06-25 青岛歌尔智能传感器有限公司 集成封装及移动终端
CN113036425B (zh) * 2021-03-01 2023-05-30 青岛歌尔智能传感器有限公司 集成封装及移动终端
CN113270326B (zh) * 2021-07-19 2021-09-14 江苏华昶熠电子科技有限公司 一种指纹识别封装构件及其制备方法
CN113270326A (zh) * 2021-07-19 2021-08-17 江苏华昶熠电子科技有限公司 一种指纹识别封装构件及其制备方法
WO2023207972A1 (zh) * 2022-04-28 2023-11-02 维沃移动通信有限公司 封装结构、电子设备及封装方法
WO2024060639A1 (zh) * 2022-09-22 2024-03-28 天芯互联科技有限公司 一种封装体及其制备方法

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