CN112017973A - 硅光模块的封装方法及硅光模块 - Google Patents

硅光模块的封装方法及硅光模块 Download PDF

Info

Publication number
CN112017973A
CN112017973A CN201910462224.7A CN201910462224A CN112017973A CN 112017973 A CN112017973 A CN 112017973A CN 201910462224 A CN201910462224 A CN 201910462224A CN 112017973 A CN112017973 A CN 112017973A
Authority
CN
China
Prior art keywords
chip
silicon
silicon optical
groove
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910462224.7A
Other languages
English (en)
Other versions
CN112017973B (zh
Inventor
蔡艳
汪巍
涂芝娟
曾友宏
余明斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Industrial Utechnology Research Institute
Original Assignee
Shanghai Industrial Utechnology Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Industrial Utechnology Research Institute filed Critical Shanghai Industrial Utechnology Research Institute
Priority to CN201910462224.7A priority Critical patent/CN112017973B/zh
Priority to PCT/CN2019/090064 priority patent/WO2020237707A1/zh
Publication of CN112017973A publication Critical patent/CN112017973A/zh
Application granted granted Critical
Publication of CN112017973B publication Critical patent/CN112017973B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0203—Containers; Encapsulations, e.g. encapsulation of photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Optical Couplings Of Light Guides (AREA)

Abstract

本发明提供一种硅光模块的封装方法及硅光模块，其优点在于，采用晶圆级扇出形封装方法制备硅光模块，其能够提高硅光模块的带宽、提高集成度、改善散热、降低功耗、降低封装成本；同时采用该封装方法形成的硅光模块还具有用于光纤插入的凹口，其使得光纤能够与硅光模块进行光纤耦合；即本发明封装方法在提供了良好的封装工艺的同时还保证光纤能够与硅光模块进行光纤耦合。

Description

硅光模块的封装方法及硅光模块
技术领域
本发明涉及光电领域，尤其涉及一种硅光模块的封装方法及硅光模块。
背景技术
目前半导体产业中涌现了许多新兴的大趋势应用，比如移动应用、大数据、人工智能 (AI)、5G、高性能计算(HPC)、物联网(IoT)、智能汽车、工业4.0和数据中心等。支持这些新兴大趋势的电子硬件需要高计算能力、高速度、更多带宽、低延迟、低功耗、更多功能、更多内存、系统级集成、各种传感器，以及最重要的低成本。
先进封装技术是满足各种性能要求和复杂异构集成需求的理想选择。晶圆级扇出形先进封装在比芯片更广的面积中构成凸块阵列，可对应配线密度较低的载板凸块接点尺寸与间距，因不使用既有打线，其内部连结较短，有利于缩减整体封装厚度，并可支持高速电信号的传输，且未使用打线与中介层，亦有助于降低成本。
硅光模块的封装涉及到将硅光芯片与功能芯片进行高速电互连，并与高速陶瓷基板或 PCB基板进行封装，通常使用打线或者倒装焊的封装方式。随着硅光模块的带宽、功耗、集成度等更高的性能要求，先进封装技术是解决这些问题的必需途径。除了基于硅通孔TSV 的2.5D/3D封装形式，晶圆级的扇出形封装也是提高带宽、提高集成度、改善散热、降低功耗、降低封装成本的可行方案。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
本发明所要解决的技术问题是，提供一种硅光模块的封装方法及硅光模块，其能够在提供了良好的封装工艺的同时还保证光纤能够与硅光模块进行光纤耦合。
为了解决上述问题，本发明提供了一种硅光模块的封装方法，其包括如下步骤：提供载体晶圆，所述载体晶圆划分为多个封装区，所述封装区包括至少一第一凹槽及至少一第二凹槽；提供至少一硅光芯片及至少一功能芯片，所述硅光芯片的至少一侧面具有用于光纤端面耦合的耦合区域；将所述硅光芯片设置在所述第一凹槽内，将所述功能芯片设置在所述第二凹槽内；形成重布线层，所述重布线层覆盖所述载体晶圆、所述硅光芯片及所述功能芯片的表面，所述重布线层将所述硅光芯片与所述功能芯片电互连；在所述封装区形成至少一挖槽，所述挖槽自所述重布线层延伸至所述载体晶圆内，以暴露出所述硅光芯片的所述耦合区域；切割形成多个彼此独立的硅光模块，所述挖槽位于所述载体晶圆的部分形成凹口，所述凹口用于支撑并限位光纤。
进一步，所述封装方法还包括硅光芯片的制备方法，所述硅光芯片的制备方法包括如下步骤：提供硅光晶圆，所述硅光晶圆包括多个硅光芯片单元，所述硅光芯片单元的至少一侧面具有用于光纤端面耦合的耦合区域；在所述硅光晶圆上形成至少一沟槽，所述沟槽至少暴露出所述硅光芯片单元用于光纤端面耦合的耦合区域；切割所述硅光晶圆形成所述硅光芯片，其中切割道经过所述沟槽，切割后，在所述硅光芯片的侧面所述耦合区域被暴露。
进一步，所述硅光晶圆具有衬底层及设置在所述衬底层上的介质层，在所述硅光晶圆上形成至少一沟槽的步骤包括：在相邻的两个硅光芯片单元之间的区域依次去除所述介质层及部分衬底层而形成所述沟槽，所述沟槽底部位于所述衬底层中，切割所述硅光晶圆后，沟槽底部未被切割的衬底层被保留。
进一步，所述沟槽的深度大于100微米。
进一步，在形成所述重布线层的步骤之前还包括如下步骤：在所述第一凹槽与所述硅光芯片之间的间隙及所述第二凹槽与所述功能芯片之间的间隙填充材料，形成填充层。
进一步，所述填充层的材料为有机材料。
进一步，在形成所述挖槽的步骤中，所述挖槽暴露出与所述硅光芯片的所述耦合区域对应的所述填充层。
进一步，所述填充层的材料为非透光材料，在形成所述挖槽的步骤之后，去除与所述硅光芯片的所述耦合区域对应的所述填充层。
本发明还提供一种采用上述的封装方法制备的硅光模块，其包括：载体，所述载体具有至少一第一凹槽及至少一第二凹槽；至少一硅光芯片，设置在所述第一凹槽内，所述硅光芯片的至少一侧面具有用于光纤端面耦合的耦合区域；至少一功能芯片，设置在所述第二凹槽内；重布线层，设置在所述载体上，所述重布线层覆盖所述硅光芯片及所述功能芯片且将所述硅光芯片与所述功能芯片电互连；至少一挖槽，自所述重布线层延伸至所述载体晶圆内，并暴露出所述硅光芯片的所述耦合区域，所述挖槽位于所述载体的部分形成凹口，所述凹口用于支撑并限位光纤。
进一步，所述硅光芯片包括衬底层及设置在所述衬底层上的介质层，所述介质层中设置有波导层，所述介质层的侧面被暴露于所述凹口，以作为所述硅光芯片用于光纤端面耦合的耦合区域。
进一步，所述衬底层的部分侧面也被暴露于所述凹口。
进一步，在所述第一凹槽与所述硅光芯片之间的间隙及所述第二凹槽与所述功能芯片之间的间隙处具有填充层，所述填充层能够透光。
进一步，在所述凹口对应的区域，所述填充层被去除。
本发明的优点在于，采用晶圆级扇出形封装方法制备硅光模块，其能够提高硅光模块的带宽、提高集成度、改善散热、降低功耗、降低封装成本；同时采用该封装方法形成的硅光模块还具有用于光纤插入的凹口，其使得光纤能够与硅光模块进行光纤耦合；即本发明封装方法在提供了良好的封装工艺的同时还保证光纤能够与硅光模块进行光纤耦合。
附图说明
图1是本发明硅光模块的封装方法的一具体实施方式的步骤示意图；
图2A～图2H是本发明硅光模块的封装方法的该具体实施方式的工艺流程图,其中，图 2H是图2G所示结构的侧面视图；
图3A～图3C是硅光芯片的制备方法的一具体实施方式的工艺流程图；
图4是本发明硅光模块的一具体实施方式的结构示意图；
图5是图4所示结构的侧面视图。
具体实施方式
下面结合附图对本发明提供的硅光模块的封装方法及硅光模块的具体实施方式做详细说明。
图1是本发明硅光模块的封装方法的一具体实施方式的步骤示意图。请参阅图1，本发明硅光模块的封装方法包括如下步骤：步骤S10，提供一载体晶圆，所述载体晶圆划分为多个封装区，所述封装区包括至少一第一凹槽及至少一第二凹槽；步骤S11，提供至少一硅光芯片及至少一功能芯片，所述硅光芯片的至少一侧面具有用于光纤端面耦合的耦合区域；步骤S12，将所述硅光芯片设置在所述第一凹槽内，将所述功能芯片设置在所述第二凹槽内；步骤S13，在所述载体晶圆表面形成重布线层，所述重布线层覆盖所述载体晶圆、所述硅光芯片及所述功能芯片的表面，所述重布线层将所述硅光芯片与所述功能芯片电互连；步骤 S14，在所述封装区形成至少一挖槽，所述挖槽自所述重布线层延伸至所述载体晶圆内，以暴露出所述硅光芯片的所述耦合区域；步骤S15，切割形成多个彼此独立的硅光模块，所述挖槽位于所述载体晶圆的部分形成凹口，所述凹口用于支撑并限位光纤。
图2A～图2H是本发明硅光模块的封装方法的该具体实施方式的工艺流程图。
请参阅步骤S10及图2A，提供载体晶圆200，所述载体晶圆200划分为多个封装区A，所述封装区A包括至少一第一凹槽201及至少一第二凹槽202。在本具体实施方式中，示意性地绘示两个封装区A。所述封装区A包括一个所述第一凹槽201及一个所述第二凹槽202。
在该步骤中，可通过刻蚀的方法形成所述第一凹槽201及所述第二凹槽202。所述第一凹槽201的深度与后续其需要容纳的硅光芯片210(标示于图2B中)的高度相同或者略大，所述第一凹槽201的宽度可与后续其需要容纳的硅光芯片210(标示于图2B中)的宽度相同或者略大。所述第二凹槽202的深度与后续其需要容纳的功能芯片220(标示于图2B中)的高度相同或者略大，所述第二凹槽202的宽度可与后续其需要容纳的功能芯片220(标示于图2B中)的宽度相同或者略大。所述载体晶圆200包括但不限于低阻硅衬底、高阻硅衬底等。
请参阅步骤S11及图2B，提供至少一硅光芯片210及至少一功能芯片220。
由于本发明封装方法为晶圆级的封装，则可提供多个硅光芯片210及多个功能芯片220，其中，在附图中仅示意性地绘示两个硅光芯片210及两个功能芯片220。本发明并未涉及硅光芯片210及功能芯片220内部结构的改进，所以与本发明技术方案不相关的所述硅光芯片210及功能芯片220的内部结构并未示出。
所述硅光芯片210的第一表面210A设置有多个电连接点211，所述电连接点211可与外部的不同结构电连接。例如，一部分电连接点211可与功能芯片220的电连接点221电连接，另一部分电连接点211可以与外部器件电连接。所述硅光芯片210的至少一侧面具有一用于光纤端面耦合的耦合区域210B。所述耦合区域210B指的是形成硅光模块后需要与光纤对接的区域。所述硅光芯片210可仅在一个侧面设置用于光纤端面耦合的耦合区域 210B，也可在两个及以上的侧面设置用于光纤端面耦合的耦合区域210B。在本具体实施方式中，以所述硅光芯片210仅在一个侧面设置用于光纤端面耦合的耦合区域210B为例进行说明。
所述功能芯片220的第一表面220A设置有多个电连接点221，所述电连接点221可与外部的不同结构电连接。例如，一部分电连接点221可与硅光芯片210的电连接点211电连接，另一部分电连接点221可以与外部器件电连接。所述功能芯片220包括但不限于本领域技术人员熟知的用硅光模块的功能芯片，例如，电驱动芯片。
其中，本发明还提供了上述硅光芯片的制备方法的一个具体实施方式。图3A～图3C是硅光芯片的制备方法的一个具体实施方式的工艺流程图。
请参阅图3A，提供硅光晶圆300，所述硅光晶圆300包括多个硅光芯片单元301。在图3A中示意性地绘示三个硅光芯片单元301。
所述硅光芯片单元301的第一表面301A设置有多个电连接点302，所述电连接点302 可与外部的不同结构电连接。相邻的所述电连接点302被绝缘层3020隔离。所述硅光芯片单元301的至少一侧面具有用于光纤端面耦合的区域301B(绘示于图3B)。在本具体实施方式中，所述硅光晶圆300具有衬底层310及设置在所述衬底层310上的介质层320，在所述介质层320中设置有波导层321，所述电连接点302及所述绝缘层3020设置在所述介质层320上。其中，所述衬底层310、所述介质层320、所述波导层321、所述电连接点302 及所述绝缘层3020为本领域技术人员熟知的用硅光模块的结构。例如，所述衬底层310 的材料包括但不限于硅，所述介质层320的材料包括但不限于氧化物，所述波导层321的材料包括但不限于硅、氮化硅或者是通过特殊设计的二氧化硅或氮氧化硅，所述电连接点 302的材料包括但不限于金属，所述绝缘层3020的材料包括但不限于二氧化硅。
所述硅光晶圆可包括SOI衬底晶圆及基于氮化硅的晶圆。对于SOI衬底晶圆，其包括Si衬底，2微米或者3微米厚的二氧化硅埋氧层(BOX)以及二氧化硅埋氧层上面的外延硅层，外延硅层一般厚度为几百纳米到几微米，其中所述外延硅层可作为波导层。对于基于氮化硅的晶圆，硅衬底上形成较厚的二氧化硅层，在二氧化硅层上沉积氮化硅层，其中所述氮化硅层作为波导层。
请参阅图3B，在所述硅光晶圆300上形成至少一沟槽303，所述沟槽303至少暴露出所述硅光芯片单元301用于光纤端面耦合的区域301B。具体地说，可采用刻蚀工艺形成所述沟槽303。在本具体实施方式中，可采用刻蚀工艺依次去除所述绝缘层3020、所述介质层320及部分衬底层310而形成所述沟槽303，所述沟槽303底部位于所述衬底层310中，所述沟槽303的深度大于100微米。在本发明其他具体实施方式中，所述沟槽303也可贯穿所述衬底层310。
请参阅图3C，切割所述硅光晶圆300，形成所述硅光芯片210。其中，切割所述硅光晶圆300时的切割道经过所述沟槽303，则切割后，在所述硅光芯片210的侧面所述耦合区域301B被暴露。进一步，在本具体实施方式中，沟槽303底部未被切割的衬底层310被保留，即所述衬底层310的侧面形成一台阶构型。
本发明仅列举了硅光芯片的上述的制备方法，可以理解的是，本领域技术人员也可采用其他方法形成所述硅光芯片。
请继续参阅步骤S12及图2C，将所述硅光芯片210设置在所述第一凹槽201内，将所述功能芯片220设置在所述第二凹槽202内。所述硅光芯片210未设置电连接点的表面与所述第一凹槽201的底面接触并固定，即所述硅光芯片210正装在所述第一凹槽201内。所述功能芯片220未设置电连接点的表面与所述第二凹槽202的底面接触并固定，即所述功能芯片220正装在所述第二凹槽202内。所述硅光芯片210可通过有机物胶合在所述第一凹槽201的底部，所述功能芯片220亦可通过有机物胶合在所述第二凹槽202的底部。在本具体实施方式中，在该步骤之后，所述硅光芯片210的第一表面210A及所述功能芯片 220的第一表面220A均与所述载体晶圆200的表面平齐。
可选地，请参阅图2D，在步骤S13之后，还包括如下步骤：在所述第一凹槽201与所述硅光芯片210之间的间隙及所述第二凹槽202与所述功能芯片220之间的间隙填充材料，形成填充层230。所述填充层230的材料包括但不限于有机材料。
在本具体实施方式中，为了便于硅光芯片210及功能芯片220的放置，所述第一凹槽 201的宽度大于所述硅光芯片210的宽度，所述第二凹槽202的宽度大于所述功能芯片220 的宽度，则所述第一凹槽201与所述硅光芯片210之间具有间隙，所述第二凹槽202与所述功能芯片220之间具有间隙。所述填充层230能够保护所述硅光芯片210及所述功能芯片220。
为了便于后续工艺的进行，所述硅光芯片210的电连接点211及所述功能芯片220的电连接点221未被所述填充层230覆盖。在实际工艺中，在形成所述填充层230时，填充层材料会覆盖所述硅光芯片210的电连接点211及所述功能芯片220的电连接点221，则可实施去除所述硅光芯片210的电连接点211及所述功能芯片220的电连接点221处的填充层材料的工艺，以暴露出所述硅光芯片210的电连接点211及所述功能芯片220的电连接点221。进一步，在本具体实施方式中，所述填充层230的上表面与所述硅光芯片210的第一表面210A及所述功能芯片220的第一表面220A平齐，即所述硅光芯片210的第一表面 210A及所述功能芯片220的第一表面220A未被所述填充层230覆盖。
请参阅步骤S13及图2E，在所述载体晶圆200表面形成一重布线层240，所述重布线层240覆盖所述硅光芯片200及所述功能芯片210。
所述重布线层240包括一绝缘隔离层241及设置在所述绝缘隔离层241内的互连线242。所述绝缘隔离层241的材料包括但不限于二氧化硅、氮化硅或有机物等，所述互连线242 包括但不限于金属铜或者金属铝。在同一封装区A内，所述互连线242能够将所述硅光芯片210的电连接点211与所述功能芯片220的电连接点221电互连，所述互连线242也能够将所述硅光芯片210的电连接点211及所述功能芯片220的电连接点221与外部结构电连接。在图2E中仅示意性地绘示了所述互连线242将所述硅光芯片210的电连接点211与所述功能芯片220的电连接点221电互连。
请参阅步骤S14及图2F，在所述封装区A形成至少一挖槽250。所述挖槽250自所述重布线层240延伸至所述载体晶圆200内，以暴露出所述硅光芯片210的所述耦合区域210B。在该步骤中，可仅在所述耦合区域210B对应的区域形成所述挖槽250，以暴露出所述耦合区域210B。在本具体实施方式中，在所述封装区A，在所述耦合区域210B对应的区域，将绝缘隔离层241及载体晶圆200通过干法或湿法刻蚀的方式刻蚀去除，以暴露出所述耦合区域210B。
进一步，在形成所述挖槽250的工艺中，在刻蚀所述载体晶圆200时，可在所述载体晶圆200上刻蚀出横截面形状为倒三角形、长方形或者正方形的槽，即所述挖槽250位于所述载体晶圆200的部分的横截面形状为倒三角形、长方形或者正方形。所述挖槽250的该种结构可便于支撑光纤30(标示于图2H中)。
进一步，所述挖槽250的刻蚀的深度的要求是，保证光纤的光模式端面与硅光芯片210 的耦合区域210B平行，以提高光纤耦合效率。
进一步，在本具体实施方式中，由于所述填充层230的存在，则在该步骤中，所述挖槽250暴露出与所述硅光芯片的所述耦合区域210B对应的所述填充层230。若所述填充层230的材料为透光材料，则填充层230对光纤与所述硅光芯片210的光耦合影响较小，在后续步骤中，不必去除所述耦合区域210B处的所述填充层230；若所述填充层230的材料为非透光材料，则为了加强所述光纤与所述硅光芯片210的光耦合，在形成所述挖槽250后，可去除所述耦合区域210B处的填充层230。
请参阅步骤S15、图2G及图2H，其中，图2H是图2G所示结构的侧面视图，切割，形成多个彼此独立的硅光模块20。切割道经过所述挖槽250，即在与所述挖槽250对应的区域，挖槽250底部剩余的所述载体晶圆200也被切割。
在切割后，所述挖槽250位于所述载体晶圆200的部分形成一凹口270。所述凹口270 用于支撑及限位所述光纤30，在图2H中采用虚线示意性地绘示所述光纤30。将所述光纤 30插入所述凹口270，所述光纤30的光模式端面与所述耦合区域210B进行光耦合，实现光的输入与输出。所述凹口270起到支撑及限位所述光纤端部的作用。
在切割所述挖槽270后，所述挖槽270位于所述载体晶圆200的部分作为所述凹口270，则所述凹口270的横截面形状取决于挖槽250位于载体晶圆200的部分的横截面的形状。在本具体实施方式中，所述凹口270的横截面形状为倒三角形，所述凹口270能够支撑及限位所述光纤30，避免所述光纤30移动，加强所述光纤30的光模式端面与所述耦合区域210B的对准。在其他具体实施方式中，所述凹口270的横截面形状还可以为长方形或正方形等。
本发明硅光模块的封装方法是晶圆级扇出形封装的方法，其能够提高带宽、提高集成度、改善散热、降低功耗、降低封装成本；同时该封装方法还形成了用于光纤插入的凹口，其使得光纤能够与硅光模块进行光纤耦合。也就是说，本发明封装方法在提供了良好的封装工艺的同时还能够保证光纤能够与硅光模块耦合。
本发明还提供一种采用上述封装方法制备的硅光模块。图4是本发明硅光模块的一具体实施方式的结构示意图，图5是图4所示结构的侧面视图。请参阅图4及图5，所述硅光模块40包括一载体400、至少一硅光芯片410、至少一功能芯片420、一重布线层430及至少一挖槽440。
所述载体400具有至少一第一凹槽401及至少一第二凹槽402。在本具体实施方式中，所述载体400具有一第一凹槽401及一第二凹槽402，在本发明其他具体实施方式中，所述载体400可具有多个第一凹槽401及多个第二凹槽402。
至少一硅光芯片410设置在所述第一凹槽401内，至少一功能芯片420设置在所述第二凹槽402内。在本具体实施方式中，一个硅光芯片410通过粘结剂固定设置在所述第一凹槽401内，一个所述功能芯片420通过粘结剂固定设置在所述第二凹槽402内。所述硅光芯片410的至少一侧面具有一用于光纤端面耦合的耦合区域410B。在本具体实施方式中，所述硅光芯片410的一个侧面具有一用于光纤端面耦合的耦合区域410B。
所述重布线层430设置在所述载体400上，所述重布线层430覆盖所述硅光芯片410及所述功能芯片420且将所述硅光芯片410与所述功能芯片420电互连。所述重布线层430包括一绝缘隔离层431及设置在所述绝缘隔离层431内的互连线432。所述互连线432能够将所述硅光芯片410与所述功能芯片420电互连，且所述互连线432也能够将所述硅光芯片410及所述功能芯片420与外部结构电连接。
所述挖槽440的数量与所述耦合区域410B是对应的，即一个耦合区域410B对应一个所述挖槽440。所述挖槽440自所述重布线层430延伸至所述载体400内，并暴露出所述硅光芯片410的所述耦合区域410B。所述挖槽440位于所述载体400的部分形成一凹口441，所述凹口441用于支撑并限位光纤30。将所述光纤30插入所述凹口441，所述光纤30的光模式端面与所述耦合区域410B进行光耦合，实现光的输入与输出。
在本具体实施方式中，所述凹口441的横截面形状为倒三角形，所述凹口441能够支撑及限位所述光纤30，避免所述光纤30移动，加强所述光纤30的光模式端面与所述耦合区域210B的对准。在其他具体实施方式中，所述凹口的横截面形状还可以为长方形或正方形等。
进一步，所述硅光芯片410包括一衬底层411及设置在所述衬底层411上的介质层412，所述介质层412中设置有波导层413，所述介质层412的侧面被暴露于所述凹口441，以作为所述硅光芯片用于光纤端面耦合的耦合区域。在本具体实施方式中，所述衬底层411的部分侧面也被暴露于所述凹口441，从而使得所述凹口441能够为光纤提供更好的支撑及限位。
进一步，在所述第一凹槽401与所述硅光芯片410之间的间隙及所述第二凹槽402与所述功能芯片420之间的间隙处具有一填充层450。所述填充层450用于在制程中保护所述硅光芯片410及功能芯片420。在本具体实施方式中，所述填充层450能够透光，即所述填充层450的材料为透光材料，以避免影响光纤与硅光芯片的光耦合。在本发明另一具体实施方式中，所述填充层不能够透光，即所述填充层的材料为非透光材料，则在所述凹口441 对应的区域，所述填充层被去除，以暴露出所述耦合区域，进一步提高光纤与硅光模块的耦合效率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种硅光模块的封装方法，其特征在于，包括如下步骤：
提供载体晶圆，所述载体晶圆划分为多个封装区，所述封装区包括至少一第一凹槽及至少一第二凹槽；
提供至少一硅光芯片及至少一功能芯片，所述硅光芯片的至少一侧面具有用于光纤端面耦合的耦合区域；
将所述硅光芯片设置在所述第一凹槽内，将所述功能芯片设置在所述第二凹槽内；
形成重布线层，所述重布线层覆盖所述载体晶圆、所述硅光芯片及所述功能芯片的表面，所述重布线层将所述硅光芯片与所述功能芯片电互连；
封装区形成至少一挖槽，所述挖槽自所述重布线层延伸至所述载体晶圆内，以暴露出所述硅光芯片的所述耦合区域；
切割形成多个彼此独立的硅光模块，所述挖槽位于所述载体晶圆的部分形成一凹口，所述凹口用于支撑并限位光纤。
2.根据权利要求1所述的硅光模块的封装方法，其特征在于，所述封装方法还包括硅光芯片的制备方法，所述硅光芯片的制备方法包括如下步骤：
提供硅光晶圆，所述硅光晶圆包括多个硅光芯片单元，所述硅光芯片单元的至少一侧面具有用于光纤端面耦合的耦合区域；
在所述硅光晶圆上形成至少一沟槽，所述沟槽至少暴露出所述硅光芯片单元用于光纤端面耦合的耦合区域；
切割所述硅光晶圆，形成所述硅光芯片，在所述硅光芯片的侧面所述耦合区域被暴露。
3.根据权利要求2所述的硅光模块的封装方法，其特征在于，所述硅光晶圆具有衬底层及设置在所述衬底层上的介质层，在所述硅光晶圆上形成至少一沟槽的步骤包括：在相邻的两个硅光芯片单元之间的区域依次去除所述介质层及部分衬底层而形成所述沟槽，所述沟槽底部位于所述衬底层中，切割所述硅光晶圆后，沟槽底部未被切割的衬底层被保留。
4.根据权利要求2所述的硅光模块的封装方法，其特征在于，所述沟槽的深度大于100微米。
5.根据权利要求1～4任意一项所述的硅光模块的封装方法，其特征在于，在形成所述重布线层的步骤之前还包括如下步骤：
在所述第一凹槽与所述硅光芯片之间的间隙及所述第二凹槽与所述功能芯片之间的间隙填充材料，形成填充层。
6.根据权利要求5所述的硅光模块的封装方法，其特征在于，所述填充层的材料为有机材料。
7.根据权利要求6所述的硅光模块的封装方法，其特征在于，在形成所述挖槽的步骤中，所述挖槽暴露出与所述硅光芯片的所述耦合区域对应的所述填充层。
8.根据权利要求7所述的硅光模块的封装方法，其特征在于，所述填充层的材料为非透光材料，在形成所述挖槽的步骤之后，去除与所述硅光芯片的所述耦合区域对应的所述填充层。
9.一种采用权利要求1～8任意一项所述的封装方法制备的硅光模块，其特征在于，包括：
载体，所述载体具有至少一第一凹槽及至少一第二凹槽；
至少一硅光芯片，设置在所述第一凹槽内，所述硅光芯片的至少一侧面具有用于光纤端面耦合的耦合区域；
至少一功能芯片，设置在所述第二凹槽内；
重布线层，设置在所述载体上，所述重布线层覆盖所述硅光芯片及所述功能芯片且将所述硅光芯片与所述功能芯片电互连；
至少一挖槽，自所述重布线层延伸至所述载体晶圆内，并暴露出所述硅光芯片的所述耦合区域，所述挖槽位于所述载体的部分形成凹口，所述凹口用于支撑并限位光纤。
10.根据权利要求9所述的硅光模块，其特征在于，所述硅光芯片包括衬底层及设置在所述衬底层上的介质层，所述介质层中设置有波导层，所述介质层的侧面被暴露于所述凹口，以作为所述硅光芯片用于光纤端面耦合的耦合区域。
11.根据权利要求9所述的硅光模块，其特征在于，在所述第一凹槽与所述硅光芯片之间的间隙及所述第二凹槽与所述功能芯片之间的间隙处具有填充层，所述填充层能够透光。
12.根据权利要求11所述的硅光模块，其特征在于，在所述凹口对应的区域，所述填充层被去除。
CN201910462224.7A 2019-05-30 2019-05-30 硅光模块的封装方法及硅光模块 Active CN112017973B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910462224.7A CN112017973B (zh) 2019-05-30 2019-05-30 硅光模块的封装方法及硅光模块
PCT/CN2019/090064 WO2020237707A1 (zh) 2019-05-30 2019-06-05 硅光模块的封装方法及硅光模块

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910462224.7A CN112017973B (zh) 2019-05-30 2019-05-30 硅光模块的封装方法及硅光模块

Publications (2)

Publication Number Publication Date
CN112017973A true CN112017973A (zh) 2020-12-01
CN112017973B CN112017973B (zh) 2023-02-28

Family

ID=73500831

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910462224.7A Active CN112017973B (zh) 2019-05-30 2019-05-30 硅光模块的封装方法及硅光模块

Country Status (2)

Country Link
CN (1) CN112017973B (zh)
WO (1) WO2020237707A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114647048B (zh) * 2022-03-15 2023-12-26 上海曦智科技有限公司 封装结构的制作方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870517A (en) * 1997-10-07 1999-02-09 Integrated Device Technology, Inc. Package including self-aligned laser diode and method of aligning a laser diode
CN101521194A (zh) * 2009-03-31 2009-09-02 武汉电信器件有限公司 高速光电组件及其芯片倒装结构
WO2011136741A1 (en) * 2010-04-29 2011-11-03 Agency For Science, Technology And Research An optical arrangement and a method of forming the same
US20120163811A1 (en) * 2007-03-26 2012-06-28 International Business Machines Corporation Ultra-high bandwidth, multiple-channel full-duplex, single-chip cmos optical transceiver
JP2012168207A (ja) * 2011-02-09 2012-09-06 Hitachi Chem Co Ltd 光ファイバコネクタ、光ファイバ配線板及びそれらの製造方法
CN105612612A (zh) * 2013-10-09 2016-05-25 斯考皮欧技术有限公司 未加工的直接带隙芯片在硅光子器件中的集成
EP3125008A1 (en) * 2015-07-29 2017-02-01 CCS Technology Inc. Method to manufacture optoelectronic modules
CN106568540A (zh) * 2016-08-31 2017-04-19 江苏能建机电实业集团有限公司 斜抛光纤压力传感器及其制备方法
CN107452720A (zh) * 2017-08-03 2017-12-08 华天科技（昆山）电子有限公司 芯片扇出封装结构、多芯片集成模块及晶圆级封装方法
CN108983374A (zh) * 2018-08-08 2018-12-11 华进半导体封装先导技术研发中心有限公司 一种光模块封装结构及制作方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870517A (en) * 1997-10-07 1999-02-09 Integrated Device Technology, Inc. Package including self-aligned laser diode and method of aligning a laser diode
US20120163811A1 (en) * 2007-03-26 2012-06-28 International Business Machines Corporation Ultra-high bandwidth, multiple-channel full-duplex, single-chip cmos optical transceiver
CN101521194A (zh) * 2009-03-31 2009-09-02 武汉电信器件有限公司 高速光电组件及其芯片倒装结构
WO2011136741A1 (en) * 2010-04-29 2011-11-03 Agency For Science, Technology And Research An optical arrangement and a method of forming the same
JP2012168207A (ja) * 2011-02-09 2012-09-06 Hitachi Chem Co Ltd 光ファイバコネクタ、光ファイバ配線板及びそれらの製造方法
CN105612612A (zh) * 2013-10-09 2016-05-25 斯考皮欧技术有限公司 未加工的直接带隙芯片在硅光子器件中的集成
EP3125008A1 (en) * 2015-07-29 2017-02-01 CCS Technology Inc. Method to manufacture optoelectronic modules
CN106568540A (zh) * 2016-08-31 2017-04-19 江苏能建机电实业集团有限公司 斜抛光纤压力传感器及其制备方法
CN107452720A (zh) * 2017-08-03 2017-12-08 华天科技（昆山）电子有限公司 芯片扇出封装结构、多芯片集成模块及晶圆级封装方法
CN108983374A (zh) * 2018-08-08 2018-12-11 华进半导体封装先导技术研发中心有限公司 一种光模块封装结构及制作方法

Also Published As

Publication number Publication date
CN112017973B (zh) 2023-02-28
WO2020237707A1 (zh) 2020-12-03

Similar Documents

Publication Publication Date Title
CN112103275B (zh) 硅光模块的封装方法及硅光模块
CN110890349A (zh) 一种带有光互连接口的光电芯片三维封装结构及其制造方法
TWI756368B (zh) 光子晶片及封裝光子晶片系統
US10818650B2 (en) Semiconductor module and method of manufacturing the same, and method of communication using the same
WO2013086047A1 (en) Integrated multi-chip module optical interconnect platform
CN210897268U (zh) 一种带有光互连接口的光电芯片三维封装结构
CN116960002B (zh) 光电集成式半导体封装结构及其制备方法
KR20220140571A (ko) 광 섬유 정렬 구조를 가진 칩-라스트 웨이퍼-레벨 팬-아웃
US20230358950A1 (en) Integrated 3DIC With Stacked Photonic Dies and Method Forming Same
CN112558240A (zh) 封装总成及其制造方法
CN115831950A (zh) 半导体封装件及其形成方法
CN112017973B (zh) 硅光模块的封装方法及硅光模块
KR20140100323A (ko) 3차원 일체형 광전 집적회로
CN111370375A (zh) 封装结构、半导体器件和封装方法
WO2021227912A1 (zh) 基于硅光转接板技术的硅基光电子器件及制备方法
US20220365294A1 (en) Structures and process flow for integrated photonic-electric ic package by using polymer waveguide
CN212083723U (zh) 基于硅光转接板技术的硅基光电子器件
CN116960003B (zh) 光电集成式半导体封装结构及其制备方法
CN113671625A (zh) 基于硅光转接板技术的硅基光电子器件及制备方法
CN219831453U (zh) 芯片系统封装结构
CN117096039B (zh) 光电互连封装结构及其制备方法
US20240103236A1 (en) Optical Engine Including Fiber Deflection Unit and Method Forming the Same
CN117293039A (zh) 光电集成式半导体封装结构及其制备方法
CN117316783A (zh) 2.5d光电集成式半导体封装结构及其制备方法
CN118173645A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant