CN111584449A - 芯片封装结构及制备方法 - Google Patents

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曹立强
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National Center for Advanced Packaging Co Ltd
Shanghai Xianfang Semiconductor Co Ltd
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Abstract

本发明涉及半导体技术领域，具体涉及一种芯片封装结构及制备方法。其中，芯片封装结构包括：载片，具有容纳空间；至少一个芯片组，设置在所述容纳空间内；其中，每个所述芯片组包括至少两个堆叠设置且电连接的芯片；封装层，填充所述容纳空间，以对所述至少一个芯片组进行封装；其中，每个所述芯片组中至少一个芯片的表面与所述容纳空间的端面平齐，且所述芯片的表面上具有第一导电连接点。本发明提供的芯片封装结构，将至少一个芯片组设置在载片的容纳空间内，节约封装结构的空间尺寸、提高集成度，并利用封装层填充所述容纳空间，将所述至少一个芯片组固定在所述容纳空间内，避免出现芯片偏移、翘曲较大的问题。

Description

芯片封装结构及制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种芯片封装结构及制备方法。
背景技术
现有的芯片封装大体上可以分为堆叠封装(Stacked package)或者堆叠芯片封装(Stacked die package)，其中，所述的堆叠封装是将单个封装体堆叠，所述的堆叠芯片封装是单芯片堆叠后再封装。
堆叠封装存在多个封装体多次塑封的过程，封装过程复杂，另外由于多次塑封的塑封层的膨胀系数的不一致性，导致堆叠封装容易产生较大的翘曲问题；且多个封装体堆积造成尺寸较大，导致系统集成度降低。堆叠芯片封装其最终成品良率受单个芯片影响，若芯片在堆叠过程中发生偏移，最终会导致产品良率变低。
因此，现有的芯片封装结构集成度较低、尺寸较大，而且还面临着芯片偏移、翘曲较大等问题，最终导致封装成品良率较低，这些都制约着芯片封装的发展。
发明内容
有鉴于此，本发明实施例提供了一种芯片封装结构及制备方法，以解决现有技术中，芯片封装结构集成度低、尺寸大、芯片偏移、翘曲较大的问题。
根据第一方面，本发明实施例提供了一种芯片封装结构，包括：载片，具有容纳空间；至少一个芯片组，设置在所述容纳空间内；其中，每个所述芯片组包括至少两个堆叠设置且电连接的芯片；封装层，填充所述容纳空间，以对所述至少一个芯片组进行封装；其中，每个所述芯片组中至少一个芯片的表面与所述容纳空间的端面平齐，且所述芯片的表面上具有第一导电连接点。
本发明实施例提供的芯片封装结构，通过将至少一个芯片组设置在载片的容纳空间内，其中，每个所述芯片组中的芯片堆叠设置，有效节约所述封装结构的空间尺寸，提高集成度；利用封装层填充所述载片的容纳空间，将所述至少一个芯片组进行封装，可以避免传统封装结构在封装过程中容易出现芯片偏移的问题，相比传统封装结构，封装层的层数越少，翘曲越小。
可选地，所述芯片组内的芯片之间为硅通孔互连结构。
本发明实施例提供的芯片封装结构，芯片组内的芯片之间通过硅通孔互连结构进行电连接，代替传统封装结构中的金属引线，不仅增强了所述封装结构的电气性能，还缩小了所述芯片封装结构中的芯片尺寸，提高了集成度。
可选地，所述容纳空间为设置在所述载片上的通孔。
本发明实施例提供的芯片封装结构，将设置在载片上的通孔作为至少一个芯片组的容纳空间，便于将所述至少一个芯片组放入，使得封装工艺更加简单。
可选地，每个所述芯片组内第一个芯片的表面与所述容纳空间的第一端面平齐，且所述第一个芯片的表面上具有所述第一导电连接点；最后一个芯片的表面与所述容纳空间的第二端面平齐，且所述最后一个芯片的表面上具有第二导电连接点。
本发明实施例提供的芯片封装结构，每个芯片组内第一芯片的表面以及最后一个芯片的表面分别与容纳空间的第一端面和第二端面平齐，在所述容纳空间能够集成所述至少一个芯片组的情况下，节约所述封装层的材料用量，保证所述封装结构第一端面和第二端面的平整度，为后续的工艺结构提供基础。
可选地，所述容纳空间的第一端面和/或所述第二端面上设置有电连接结构，所述电连接结构分别与对应的所述第一导电连接点和/或所述第二导电连接点连接。
可选地，所述电连接结构包括：再布线层，形成在所述第一端面和/或所述第二端面上；凸点单元，形成在所述再布线层上。
本发明实施例提供的芯片封装结构，通过在容纳空间的第一端面和/或第二端面处设置电连接结构，改变所述容纳空间内设置的芯片组的第一导电连接点和/或第二导电连接点的位置分布，使其能够与更多的外部产品实现电连接，增加所述芯片组的使用多样性。
根据第二方面，本发明实施例提供了一种芯片封装结构的制备方法，包括：提供载片；在所述载片上形成容纳空间，并在所述容纳空间内设置至少一个芯片组；其中，每个所述芯片组包括至少两个堆叠设置且电连接的芯片；利用封装层填充所述容纳空间，以对所述至少一个芯片组进行封装；其中，每个所述芯片组中至少一个芯片的表面与所述容纳空间的端面平齐，且所述表面上具有第一导电连接点。
本发明实施例提供的芯片封装结构的制备方法，通过在载片上形成容纳空间，并在所述容纳空间内设置至少一个芯片组，，其中，每个所述芯片组中的芯片堆叠设置，有效节约所述封装结构的空间尺寸，提高集成度；通过封装层将所述至少一个芯片组进行封装，可以避免传统封装结构在封装过程中容易出现芯片偏移的问题，相比传统封装结构，所述封装层的层数越少，翘曲越小。
可选地，所述在所述载片上形成容纳空间，并在所述容纳空间内设置有至少一个芯片组，包括：在所述载片的第一表面上开设凹槽；提供至少两个芯片；在所述凹槽内采用硅通孔互连结构将所述至少两个芯片堆叠设置形成所述芯片组；其中，所述芯片组中第一个芯片的表面与所述凹槽的端面平齐，所述第一个芯片表面具有所述第一导电连接点。
本发明实施例提供的芯片封装结构的制备方法，在载片的第一表面开设凹槽，在所述凹槽内，采用硅通孔互连结构将至少两个芯片堆叠设置，增强所述芯片封装结构的电气性能，有效节约所述封装结构的空间尺寸，提高集成度，避免传统封装结构在封装过程中容易出现芯片偏移、翘曲的问题。
可选地，所述方法还包括：在所述凹槽的端面上形成第一电连接结构，所述第一电连接结构与所述第一个芯片表面的所述第一导电连接点连接。
可选地，所述方法还包括：对所述载片的第二表面进行减薄处理，以露出所述芯片组中最后一个芯片表面的第二导电连接点；在减薄后的所述载片的第二表面上形成第二电连接结构，所述第二电连接结构与所述第二导电连接点连接。
本发明实施例提供的芯片封装结构的制备方法，通过在凹槽的端面上形成第一电连接结构，在减薄后的载片的第二表面形成第二电连接结构，改变芯片组的第一导电连接点、第二导电连接点的位置分布，使其能够与更多的外部产品实现电连接，增加所述芯片组的使用多样性。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例提供的芯片封装结构的示意图；
图2是根据本发明实施例提供的芯片封装结构的另一个示意图；
图3是根据本发明实施例提供的硅通孔互连结构示意图；
图4是根据本发明实施例提供的芯片封装结构的完整示意图；
图5是根据本发明实施例提供的芯片封装结构的完整示意图；
图6是根据本发明实施例提供的芯片封装结构的制备方法的流程图；
图7是本发明实施例提供的晶圆上形成容纳空间的示意图；
图8是根据本发明实施例提供的芯片封装结构的制备方法的流程图；
图9是步骤S121实施后的结构示意图；
图10是步骤S123实施后的结构示意图；
图11是根据本发明实施例提供的芯片封装结构的制备方法的完整流程图；
图12是步骤S14实施后的结构示意图；
图13是步骤S15中对载片减薄后的结构示意图；
图14是步骤S15实施后的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
根据第一方面，本发明实施例提供了一种芯片封装结构，如图1所示，所述芯片封装结构包括：载片10，具有容纳空间；至少一个芯片组20，设置在所述容纳空间内；其中，每个所述芯片组20包括至少两个堆叠设置且电连接的芯片；封装层11，填充所述容纳空间，以对所述至少一个芯片组20进行封装；其中，每个所述芯片组20中至少一个芯片的表面与所述容纳空间的端面平齐，且所述芯片的表面上具有第一导电连接点211。
以所述芯片封装结构中包括一个所述芯片组20为例。图1是根据本发明实施例提供的芯片封装结构的示意图，如图1所示，所述封装结构包括具有容纳空间的载片10、芯片组20以及封装层11，所述芯片组20设置在所述容纳空间内，所述封装层11填充所述容纳空间。所述芯片组20包括第一芯片21和第二芯片22，所述第一芯片21和所述第二芯片22堆叠设置且电连接，所述第一芯片21的表面与所述容纳空间的端面平齐，且所述第一芯片21的表面具有第一导电连接点211。其中，所述芯片组20的位置可以如图1所示，设置在所述容纳空间的中央，也可以是一端与所述容纳空间的侧壁贴附设置；所述封装层11的材料为对所述芯片组20起到电绝缘、固定、防潮等作用的封装材料，例如环氧塑封料、低温共烧陶瓷材料、氮化铝陶瓷材料等。
以所述芯片封装结构中包括两个所述芯片组20为例。图2是根据本发明实施例提供的芯片封装结构的另一个示意图，如图2所示，所述封装结构包括具有容纳空间的载片10、两个芯片组20以及封装层11，每个所述芯片组20中的第一芯片21的表面与所述容纳空间的端面平齐，且该表面上具有第一导电连接点211。其中，为了避免所述两个芯片组20之间出现电串扰问题，将所述两个芯片组20间隔设置，所述两个芯片组20的位置可以如图2所示，放置于所述容纳空间的中央，也可以是至少一个所述芯片组20的一端与所述容纳空间的侧壁贴附设置；所述封装层11将所述两个芯片组20进行封装，所述封装层11的材料与图1中封装层11的材料一致，在此不做赘述。
本领域技术人员可以想到，待封装的芯片组20中还可以包括第三芯片、第四芯片等，所述第三芯片、第四芯片与所述第一芯片21、第二芯片22堆叠设置且电连接，所述容纳空间的尺寸应该与待封装的芯片组20的尺寸适配。
本发明实施例提供的芯片封装结构，通过将至少一个芯片组设置在载片的容纳空间内，其中，每个所述芯片组中的芯片堆叠设置，有效节约所述封装结构的空间尺寸，提高集成度；利用封装层填充所述载片的容纳空间，将所述至少一个芯片组进行封装，可以避免传统封装结构在封装过程中容易出现芯片偏移的问题，相比传统封装结构，所述封装层的层数越少，翘曲越小。
可选地，所述芯片组20内的芯片之间为硅通孔互连结构。
如图3所示，以所述芯片组20包括第一芯片21和第二芯片22为例，所述第一芯片21和所述第二芯片22均带有硅通孔结构，在所述第一芯片21和第二芯片22接触的表面分别设有于所述硅通孔结构对应的第一导电连接点211和第二导电连接点221，在堆叠时，将所述第一导电连接点211和所述第二导电连接点221焊接后形成所述硅通孔互连结构，将所述第一芯片21与第二芯片22电连接。
本发明实施例提供的芯片封装结构，芯片组内的芯片之间通过硅通孔互连结构进行电连接，代替传统封装结构中的金属引线，不仅增强了所述封装结构的电气性能，还缩小了所述芯片封装结构中的芯片尺寸，提高了集成度。
可选地，所述容纳空间为设置在所述载片10上的通孔。
图4是根据本发明实施例提供的芯片封装结构的完整示意图，如图4所示，所述容纳空间为设置在所述载片10上的通孔，所述通孔的形状可以如图4所示的第一端面与第二端面的横截面积相等的通孔，也可以是第一端面或第二端面的横截面面积不相等的梯形通孔，本领域技术人员可以想到，所述通孔的尺寸应该与待封装的所述芯片组20的尺寸适配，具体地，当所述芯片组20还包括第三芯片、第四芯片等时，靠近所述通孔的第一端面的芯片的表面与所述第一端面平齐。
本发明实施例提供的芯片封装结构，将设置在载片上的通孔作为至少一个芯片组的容纳空间，便于将所述至少一个芯片组放入，使得封装工艺更加简单。
可选地，如图4所示，每个所述芯片组20内第一个芯片21的表面与所述容纳空间的第一端面01平齐，且所述第一个芯片21的表面上具有所述第一导电连接点211；最后一个芯片的表面与所述容纳空间的第二端面02平齐，且所述最后一个芯片的表面上具有第二导电连接点221。
图4示出了当所述芯片组20中包括两个芯片即第一芯片21和第二芯片22的封装结构示意图，所述第一芯片21靠近所述第一端面01的表面与所述第一端面01平齐，且该表面具有第一导电连接点211，所述第二芯片22靠近所述第二端面02的表面与所述第二端面02平齐，且该表面具有第二导电连接点221。当所述芯片组20中还包括第三芯片、第四芯片等时，靠近所述第一端面01的芯片的表面与所述第一端面01平齐，且该表面具有第一导电连接点211；靠近所述第二端面02的表面与所述第二端面02平齐，且该表面具有第二导电连接点221，以此类推。
本发明实施例提供的芯片封装结构，每个芯片组内第一芯片的表面以及最后一个芯片的表面分别与容纳空间的第一端面和第二端面平齐，在所述容纳空间能够集成所述至少一个芯片组的情况下，节约所述封装层的材料用量，保证所述封装结构第一端面和第二端面的平整度，为后续的工艺结构提供基础。
可选地，如图4所示，所述容纳空间的第一端面01和/或所述第二端面02上设置有电连接结构30，所述电连接结构30分别与对应的所述第一导电连接点211和/或所述第二导电连接点221连接。
请再次参见图4，图4示出了所述第一端面01与所述第二端面02都设置有电连接结构30的情况，所述电连接结构30可以是生长在所述第一导电连接点211以及所述第二导电连接点221处的导电柱，该导电柱上设有凸点单元，以将所述第一导电连接点211与所述第二导电连接点221引出所述容纳空间，方便与其他器件，如其他芯片、基板等的电连接。图4所示的封装结构，第一端面01与第二端面02均可与其他器件进行连接，当然也可以只选择其中的一个端面与其他器件进行连接，所述电连接结构30可以只设置在需要与其他器件电连接的端面，对此不做限定。
可选地，如图5所示，所述电连接结构30包括：再布线层31，形成在所述第一端面01和/或所述第二端面02上；凸点单元32，形成在所述再布线层31上。
具体地，所述电连接结构30由再布线层31以及凸点单元32组成，所述再布线层31用于将所述第一导电连接点211和/或所述第二导电连接点221与所述凸点单元32之间形成电连接，以将所述第一导电连接点211和/或所述第二导电连接点221引出，便于与其他器件连接。所述再布线层31为至少一层的导电金属层，所述凸点单元32可以是导电金属球，如锡球、金球等。
本发明实施例提供的芯片封装结构，通过在容纳空间的第一端面和/或第二端面处设置电连接结构，改变所述容纳空间内设置的芯片组的第一导电连接点和/或第二导电连接点的位置分布，使其能够与更多的外部产品实现电连接，增加所述芯片组的使用多样性。
根据第二方面，本发明实施例提供了一种芯片封装结构的制备方法，如图6所示，所述方法包括：
S11，提供载片。
本发明实施例的载片可以是基板、晶圆等能够对待封装芯片组起到机械支撑、容纳的半导体器件。
S12，在所述载片上形成容纳空间，并在所述容纳空间内设置至少一个芯片组。其中，每个所述芯片组包括至少两个堆叠设置且电连接的芯片。
当提供的载片是基板时，以所述封装结构中包括一个所述芯片组，所述芯片组中包括两个芯片(第一芯片和第二芯片)为例，在所述基板的表面刻蚀形成容纳空间，将第二芯片利用DAF膜贴片放置于所述容纳空间内，并将所述两个芯片连接，具体地，本发明实施例提供的两个芯片均为带有硅通孔结构的芯片，所述硅通孔结构的连接点即为第一电连接点和第二电连接点，将所述第一电连接点和所述第二电连接点连接点对应焊接，便可实现所述第一芯片与所述第二芯片的连接，除此之外，还可将所述两个芯片堆叠连接后放入所述容纳空间，所述容纳空间可以根据工艺需求，放置多个所述芯片组。
当提供的载片是晶圆03时，可以在所述晶圆03上刻蚀多个容纳空间04，如图7所示，将待封装的芯片组通过芯片挑拣机放置于所述多个容纳空间04中，以提高所述制备方法的工艺效率。
S13，利用封装层填充所述容纳空间，以对所述至少一个芯片组进行封装。其中，每个所述芯片组中至少一个芯片的表面与所述容纳空间的端面平齐，且所述表面上具有第一导电连接点。
所述封装层的材料可以是对芯片起到电绝缘、固定、隔绝外部湿气的塑封材料，填充时，将步骤S12得到的结构放入模具中，通过所述模具将塑封材料灌入所述容纳空间，再通过加热，将塑封材料液化，包裹所述容纳空间内的至少一个芯片组，以将所述至少一个芯片组进行封装，然后，将去除多余的塑封材料，使得所述每个所述芯片组中至少一个芯片与容纳空间的端面平齐，在所述基板或晶圆的表面电镀特殊材料，防止外部环境(潮湿、高温等)对所述至少一个芯片组的所述第一导电连接点的破坏。
本发明实施例提供的芯片封装结构的制备方法，通过在载片上形成容纳空间，并在所述容纳空间内设置至少一个芯片组，其中，每个所述芯片组中的芯片堆叠设置，有效节约所述封装结构的空间尺寸，提高集成度；通过封装层填充所述容纳空间，将所述至少一个芯片组进行封装，可以避免传统封装结构在封装过程中容易出现芯片偏移的问题，相比传统封装结构，所述封装层的层数越少，翘曲越小。
作为本发明实施例的一个可选实施方式，如图8所示，上述S12可包括：
S121，在所述载片的第一表面上开设凹槽。
具体地，在所述载片10的第一表面上刻蚀形成凹槽，作为所述容纳空间。步骤S121实施后的结构示意图如图9所示。
S122，提供至少两个芯片。
本发明实施例提供带有硅通孔结构的第一芯片21和第二芯片22，所述第一芯片21和所述第二芯片22的器件面均具有与硅通孔结构对应的硅通孔连接点即第一电连接点211、第二电连接点221，当然，本发明实施例还可以提供第三芯片、第四芯片等，或者，还可以是以其他方式电连接的芯片。
S123，在所述凹槽内采用硅通孔互连结构将所述至少两个芯片堆叠设置形成所述芯片组。其中，所述芯片组中第一个芯片的表面与所述凹槽的端面平齐，所述第一个芯片表面具有所述第一导电连接点。
先将本发明实施例提供的所述第二芯片22通过DAF膜放入所述凹槽内，再将所述第一芯片21堆叠在所述第二芯片22上，堆叠时，将两个芯片堆叠面的第一导电连接点211和第二导电连接点221对应焊接，焊接后所述第一芯片21的表面与所述凹槽的端面平齐。步骤S123实施后的结构示意图如图10所示。
本发明实施例提供的芯片封装结构的制备方法，在载片的第一表面开设凹槽，在所述凹槽内，采用硅通孔互连结构将至少两个芯片堆叠设置，增强所述芯片封装结构的电气性能，有效节约所述封装结构的空间尺寸，提高集成度，避免传统封装结构在封装过程中容易出现芯片偏移、翘曲的问题。
作为本发明实施例的一种可选实施方式，如图11所示，所述制备方法还可包括：
S14，在所述凹槽的端面上形成第一电连接结构，所述第一电连接结构与所述第一个芯片表面的所述第一导电连接点连接。
具体地，在所述凹槽的端面上涂覆介质层41，在所述介质层41上生长导电金属层，利用曝光显影技术，在所述导电金属层的相应位置制作再布线层31，并在所述再布线层31连接处制作凸点单元32，所述再布线层31将所述第一导电连接点211与所述凸点单元32电连接，步骤S14实施后的结构示意图如图12所示。
S15，对所述载片的第二表面进行减薄处理，以露出所述芯片组中最后一个芯片表面的第二导电连接点(减薄后的结构示意图如图13所示)，在减薄后的所述载片的第二表面上形成第二电连接结构，所述第二电连接结构与所述第二导电连接点连接。步骤S15实施后的结构示意图如图14所示。
所述第二电连接结构的制作过程与S14中的第一导电连接结构的制作方法一致，在此不再赘述。
本发明实施例提供的芯片封装结构的制备方法，通过在凹槽的端面上形成第一电连接结构，在减薄后的载片的第二表面形成第二电连接结构，改变芯片组的第一导电连接点、第二导电连接点的位置分布，使其能够与更多的外部产品实现电连接，增加所述芯片组的使用多样性。
虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
载片，具有容纳空间；
至少一个芯片组，设置在所述容纳空间内；其中，每个所述芯片组包括至少两个堆叠设置且电连接的芯片；
封装层，填充所述容纳空间，以对所述至少一个芯片组进行封装；其中，每个所述芯片组中至少一个芯片的表面与所述容纳空间的端面平齐，且所述芯片的表面上具有第一导电连接点。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片组内的芯片之间为硅通孔互连结构。
3.根据权利要求1或2所述的芯片封装结构，其特征在于，所述容纳空间为设置在所述载片上的通孔。
4.根据权利要求3所述的芯片封装结构，其特征在于，每个所述芯片组内第一个芯片的表面与所述容纳空间的第一端面平齐，且所述第一个芯片的表面上具有所述第一导电连接点；最后一个芯片的表面与所述容纳空间的第二端面平齐，且所述最后一个芯片的表面上具有第二导电连接点。
5.根据权利要求4所述的芯片封装结构，其特征在于，所述容纳空间的第一端面和/或所述第二端面上设置有电连接结构，所述电连接结构分别与对应的所述第一导电连接点和/或所述第二导电连接点连接。
6.根据权利要求5所述的芯片封装结构，其特征在于，所述电连接结构包括：
再布线层，形成在所述第一端面和/或所述第二端面上；
凸点单元，形成在所述再布线层上。
7.一种芯片封装结构的制备方法，其特征在于，所述方法包括：
提供载片；
在所述载片上形成容纳空间，并在所述容纳空间内设置至少一个芯片组；其中，每个所述芯片组包括至少两个堆叠设置且电连接的芯片；
利用封装层填充所述容纳空间，以对所述至少一个芯片组进行封装；其中，每个所述芯片组中至少一个芯片的表面与所述容纳空间的端面平齐，且所述表面上具有第一导电连接点。
8.根据权利要求7所述的方法，其特征在于，所述在所述载片上形成容纳空间，并在所述容纳空间内设置至少一个芯片组，包括：
在所述载片的第一表面上开设凹槽；
提供至少两个芯片；
在所述凹槽内采用硅通孔互连结构将所述至少两个芯片堆叠设置形成所述芯片组；其中，所述芯片组中第一个芯片的表面与所述凹槽的端面平齐，所述第一个芯片表面具有所述第一导电连接点。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
在所述凹槽的端面上形成第一电连接结构，所述第一电连接结构与所述第一个芯片表面的所述第一导电连接点连接。
10.根据权利要求8或9所述的方法，其特征在于，所述方法还包括：
对所述载片的第二表面进行减薄处理，以露出所述芯片组中最后一个芯片表面的第二导电连接点；
在减薄后的所述载片的第二表面上形成第二电连接结构，所述第二电连接结构与所述第二导电连接点连接。
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