CN109638009A - 一种多芯片层叠扇出型封装结构及其制造方法 - Google Patents

一种多芯片层叠扇出型封装结构及其制造方法 Download PDF

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Abstract

本发明公开了多芯片层叠扇出型封装结构，包括：第一芯片；第二芯片；一个或多个铜柱；包覆第一芯片、第二芯片和铜柱的塑封层；第一金属层，电连接至第一芯片和/或一个或多个铜柱的第一端；第一钝化层，覆盖第一金属层的表面和间隙；第二金属层电连接至第一金属层；第三金属层，第三金属层电连接至第二芯片和/或一个或多个铜柱的第二端；第二钝化层，覆盖第三金属层的表面和间隙；第四金属层，电连接至第三金属层；第三钝化层，覆盖第四金属层的表面和间隙；第五金属层，电连接至第四金属层；第四钝化层，覆盖第五金属层的表面和间隙；以及外接焊球，电连接至第五金属层。

Description

一种多芯片层叠扇出型封装结构及其制造方法
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种多芯片层叠扇出型封装结构及其制造方法。
背景技术
现有封装扇出技术，一种是早期由英飞凌公司提出的eWLB方案，eWLB方案通过将Good Die重组并正面向下贴在晶圆上，然后整体塑封。该方案成本较高、生产效率较低，而且由于使用大量的塑封材料，其较大的热膨胀系数使得工艺过程中翘曲较大，因此后续设备加工能力低，芯片位置对准精度不高，难以实现细线宽线距。
另一种是利用晶圆光刻技术的高精度，使用光敏性材料覆盖晶圆表面再利用重新布局布线(RDL)等技术实现引脚扇出，但光敏性厚胶材料选择、较高的成本以及大晶圆的翘曲是阻碍该方案发展的不可忽视因素。
还有一种方案是使用基板埋入，但基板的高成本及其工艺中钻孔精度问题难以实现多芯片堆叠。
针对现有封装扇出技术存在的工艺过程翘曲较大，设备加工能力低，芯片位置对准精度不高，难以实现细线宽线距，成本较高以及难以实现多芯片堆叠等问题，本发明提出了一种新型的多芯片层叠扇出型封装结构及其制造方法至少部分的克服了上述问题。
发明内容
针对现有封装扇出技术存在的工艺过程翘曲较大，设备加工能力低，芯片位置对准精度不高，难以实现细线宽线距，成本较高以及难以实现多芯片堆叠等问题，根据本发明的一个方面，提供一种多芯片层叠扇出型封装结构，包括：
第一芯片；
第二芯片，所述第二芯片与所述第一芯片背面相连；
一个或多个铜柱；
塑封层，所述塑封层包覆所述第一芯片、所述第二芯片和所述铜柱；
第一金属层，所述第一芯片电连接至所述第一芯片和/或所述一个或多个铜柱的第一端；
第一钝化层，所述第一钝化层覆盖所述第一金属层的表面和间隙；
第二金属层，所述第二金属层电连接至所述第一金属层；
第三金属层，所述第三金属层电连接至所述第二芯片和/或所述一个或多个铜柱的第二端；
第二钝化层，所述第二钝化层覆盖所述第三金属层的表面和间隙；
第四金属层，所述第四金属层电连接至所述第三金属层；
第三钝化层，所述第三钝化层覆盖所述第四金属层的表面和间隙；
第五金属层，所述第五金属层电连接至所述第四金属层；
第四钝化层，所述第四钝化层覆盖所述第五金属层的表面和间隙；以及
外接焊球，所述外接焊球电连接至所述第五金属层。
在本发明的一个实施例中，所述铜柱的高度大于所述第一芯片厚度和第二芯片厚度之和。
在本发明的一个实施例中，具有N组背面相连的第一芯片和第二芯片，其中N≥2。
在本发明的一个实施例中，所述第一金属层实现对第一芯片引脚的扇出功能。
在本发明的一个实施例中，所述第三金属层实现对第二芯片引脚的扇出功能。
在本发明的一个实施例中，所述第一金属层和/或所述第二金属层和/或所述第三金属层和/或所述第四金属层和/或所述第五金属层的材料为铜、铝、钨或其合金。
在本发明的一个实施例中，所述第一钝化层和/或所述第二钝化层和/或所述第三钝化层和/或所述第四钝化层的材料为树脂、PI、氧化硅或氮化硅。
根据本发明的另一个实施例，提供一种多芯片层叠扇出型封装结构的制造方法，包括：
在第一载板上覆盖第一键合薄膜；
在第一键合薄膜上形成电镀种子层；
在电镀种子层上图形化电镀形成第一金属层；
在第一金属层对应位置形成铜柱，并去除电镀种子层；
将多个芯片组贴片至铜柱之间的第一金属层的焊盘上；
形成塑封层；
在塑封层上形成第二金属层、第一钝化层以及第三金属层；
在第一钝化层和第三金属上方形成第二键合薄膜及第二载板；
去除第一载板以及第一键合薄膜；
在去除第一载板和第一键合薄膜漏出的第一金属层外部依次形成第二钝化层、第四金属层、第三钝化层、第五金属层、第四钝化层和外接焊球；
去除第二载板和第二键合薄膜；以及
切割形成单颗封装结构。
在本发明的另一个实施例中，所述芯片组由第一芯片和第二芯片两两使用永久键合胶贴合形成。
在本发明的另一个实施例中，所述铜柱的高度大于所述芯片组的厚度。
本发明提供一种多芯片层叠扇出型封装结构及其制造方法，通过载片键合技术电镀形成巨型铜柱(Mega Pillar)，实现层叠芯片组的埋入封装，然后再基于重新布局布线形成多芯片层叠扇出封装结构。基于本发明的该种多芯片层叠扇出型封装结构及其制造方法简化封装工艺，无需钻孔，无圆片塑封，提高了扇出型封装的可靠性；将多颗芯片封装于一体垂直互连，在不使用TSV工艺的条件下实现互连，节省了TSV干法硅刻蚀、TSV种子层、以及TSV电镀，降低了工艺成本，节省了工艺步骤和时间，提高了效率和良率；同时能够获取尺寸更小，厚度更薄的封装体，拓宽了多层扇出封装的使用场景。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出根据本发明的一个实施例形成的一种多芯片层叠扇出型封装结构100的剖面示意图。
图2A至图2L示出根据本发明的一个实施例形成该种多芯片层叠扇出型封装结构100的过程剖面示意图。
图3示出的是根据本发明的一个实施例形成该种多芯片层叠扇出型封装结构100的流程图300。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本发明提供一种多芯片层叠扇出型封装结构及其制造方法，通过载片键合技术电镀形成巨型铜柱(Mega Pillar)，实现层叠芯片组的埋入封装，然后再基于重新布局布线形成多芯片层叠扇出封装结构。基于本发明的该种多芯片层叠扇出型封装结构及其制造方法简化封装工艺，无需钻孔，无圆片塑封，提高了扇出型封装的可靠性；将多颗芯片封装于一体垂直互连，在不使用TSV工艺的条件下实现互连，节省了TSV干法硅刻蚀、TSV种子层、以及TSV电镀，降低了工艺成本，节省了工艺步骤和时间，提高了效率和良率；同时能够获取尺寸更小，厚度更薄的封装体，拓宽了多层扇出封装的使用场景。
下面结合图1来详细介绍根据本发明的一个实施例的一种多芯片层叠扇出型封装结构。图1示出根据本发明的一个实施例形成的一种多芯片层叠扇出型封装结构100的剖面示意图。如图1所示，该多芯片层叠扇出型封装结构100进一步包括第一芯片101、第二芯片102、巨型铜柱(Mega Pillar)103、塑封层104、第一金属层105、第一钝化层106、第二金属层107、第三金属层108、第二钝化层109、第四金属层110、第三钝化层111、第五金属层112、第四钝化层113以及外接焊球114。
第一芯片101的背面和第二芯片102的背面通过永久键合胶贴合，形成芯片组，第一芯片101和第二芯片102的焊盘分别位于芯片组的上下表面。在本发明的一个实施例中，第一芯片101可以为CPU、DSP、GPU、FPGA等逻辑芯片，也可以为DRAM、Flash等存储芯片，还可以为SOC等其他类型芯片或传感器(如MEMS传感器等)，第二芯片102可以是与第一芯片101相同、同类或不同的芯片。在本发明的另一实施例中，可以具有一个芯片组或者多个芯片组。
巨型铜柱(Mega Pillar)103的尺寸大于第一芯片101和第二芯片102组成的芯片组，一方面起到封装结构中对芯片组的机械支撑作用，另一方面又起到金属层间的电和/或信号互连作用。
塑封层104设置成包覆第一芯片101、第二芯片102和巨型铜柱(Mega Pillar)103，但露出第一芯片101、第二芯片102的芯片焊接结构和巨型铜柱(Mega Pillar)103的上下金属头。在本发明的一个实施例中，塑封层104为树脂材料。
第一金属层105形成在塑封层104的底面，实现与巨型铜柱(Mega Pillar)103以及第一芯片101的电互连，第一金属层105材料可以为铜金属、铝金属、钨金属等。在本发明的一个实施例中，第一金属层105实现对第一芯片101的扇出功能。
第一钝化层106覆盖第一金属层105的表面及金属导线间的间隙，起到绝缘保护作用。在本发明的一个实施例中，第一钝化层的材料可以为树脂、PI等有机材料，或者为氧化硅、氮化硅等无机绝缘材料。
第二金属层107设置成与第一金属层105电互连，之间通过第一钝化层106隔离，第二金属层107材料可以为铜金属、铝金属、钨金属等。在本发明的一个实施例中，第二金属层107可以具有一层或多层，其中最外层还可以设置有焊盘，以用于和外部芯片、芯片组或电路连接。
第三金属层108形成在塑封层104的顶面，实现与巨型铜柱(Mega Pillar)103以及第二芯片102的电互连，第三金属层108材料可以为铜金属、铝金属、钨金属等。在本发明的一个实施例中，第三金属层108实现对第二芯片102的扇出功能。
第二钝化层109覆盖第三金属层108的表面及金属导线间的间隙，起到绝缘保护作用。在本发明的一个实施例中，第二钝化层的材料可以为树脂、PI等有机材料，或者为氧化硅、氮化硅等无机绝缘材料。
第四金属层110设置成与第三金属层108电互连，之间通过第二钝化层109隔离，第四金属层107材料可以为铜金属、铝金属、钨金属等。在本发明的一个实施例中，第四金属层110可以具有一层或多层。
第三钝化层111覆盖第四金属层110的表面及金属导线间的间隙，起到绝缘保护作用。在本发明的一个实施例中，第三钝化层的材料可以为树脂、PI等有机材料，或者为氧化硅、氮化硅等无机绝缘材料。
第五金属层112设置成与第四金属层110电互连，之间通过第三钝化层111隔离，第五金属层112材料可以为铜金属、铝金属、钨金属等。在本发明的一个实施例中，第五金属层110可以具有一层或多层，其中最外层具有外接焊盘。
第四钝化层113覆盖第五金属层112的表面及金属导线间的间隙，起到绝缘保护作用。在本发明的一个实施例中，第三钝化层的材料可以为树脂、PI等有机材料，或者为氧化硅、氮化硅等无机绝缘材料。
外接焊球114设置在第五金属层112的外接焊盘上。
下面结合图2A至图2L以及图3来详细描述形成该种多芯片层叠扇出型封装结构100的过程。图2A至图2L示出根据本发明的一个实施例形成该种多芯片层叠扇出型封装结构100的过程剖面示意图；图3示出的是根据本发明的一个实施例形成该种多芯片层叠扇出型封装结构100的流程图300。
首先，在步骤301，如图2A所示，在第一载板201上覆盖第一键合薄膜202。其中第一载板201可以为晶圆、玻璃等载板材料；第一键合薄膜202为加热、光照等可拆键合粘接材料。
接下来，在步骤302，如图2B所示，在第一键合薄膜202上形成电镀种子层203。具体形成方法可以通过化学镀、PVD等工艺形成，在本发明的一个具体实施例中，可以通过PVD沉积一层200-1000埃的铬和一层500-3000埃的铜形成该电镀种子层。
然后，在步骤303，如图2C所示，在电镀种子层203上图形化电镀形成第一金属层204。具体的图形化电镀方法进一步包括，涂胶、烘干、光刻、显影、电镀、去胶等步骤。
接下来，在步骤304，如图2D所示，在第一金属层204的对应位置形成巨型铜柱(Mega Pillar)205并去除电镀种子层203。在本发明的一个具体实施例中，在电镀形成第一金属层204后，去除第一金属层204的光刻胶掩膜，然后贴干膜，干膜的厚度大于150微米，光刻形成电镀窗口，然后进行巨型铜柱(Mega Pillar)205的电镀，电镀完成后再去除光刻胶，最后进行电镀种子层203的湿法腐蚀，该工艺实现第一金属层204和巨型铜柱(MegaPillar)205共用同一电镀种子层的方式生产，降低了制作电镀种子层和去除电镀中种子层的成本，同时提高了生产效率。
然后，在步骤305，如图2E所示，将多个芯片组(由第一组芯片206和第二组芯片207两两使用永久键合胶贴合形成)贴片至巨型铜柱(Mega Pillar)205之间的预设第一金属层204的芯片焊盘上。在本发明的一个具体实施例中，芯片206-1和芯片207-1构成第一芯片组、芯片206-2和芯片207-2构成第二芯片组、芯片206-3和芯片207-3构成第三芯片组，其中芯片206-1、芯片206-2、芯片206-3通过各自的芯片焊接结构分别焊接至第一金属层204上的对应焊盘位置。
接下来，在步骤306，如图2F所示，形成塑封层208，塑封层208实现芯片组贴片后的晶圆重构。塑封层208包覆第一组芯片206、第二组芯片207以及巨型铜柱(Mega Pillar)205，同时漏出第二组芯片207的芯片焊接结构和巨型铜柱(Mega Pillar)205的头。在本发明的一个具体实施例中，可以在形成塑封层208后，在通过研磨减薄塑封层208实现巨型铜柱(Mega Pillar)205的露头和第二组芯片207的芯片焊接结构露头。
然后，在步骤307，如图2G所示，在塑封层208上形成第二金属层209、第一钝化层210以及第三金属层211。其中第二金属层209与巨型铜柱(Mega Pillar)205一级第二组芯片207电互连；第一钝化层210用于形成对第二金属层209的金属间以及金属层上方的绝缘保护；第三金属层211与第二金属层209电互连。在本发明的一个实施例中，第二金属层209具体的形成方法可以通过沉积电镀种子层、光刻形成电镀开口和掩膜、电镀、去除电镀掩膜以及去除裸露电镀种子层形成，第二金属层209的材料可以为铜、铝、钨等导电金属材料；第一钝化层210可以通过旋涂、沉积等工艺形成，其材料可以为PI、树脂等有机材料或者氧化硅、氮化硅等无机绝缘材料；第三金属层211具体的形成方法可以通过沉积电镀种子层、光刻形成电镀开口和掩膜、电镀、去除电镀掩膜以及去除裸露电镀种子层形成，第三金属层211的材料可以为铜、铝、钨等导电金属材料。
接下来，在步骤308，如图2H所示，在第一钝化层210和第三金属211上方形成第二键合薄膜213及第二载板212。与第一键合薄膜202以及第一载板201类似，第二载板212可以为晶圆、玻璃等载板材料；第二键合薄膜213为加热、光照等可拆键合粘接材料。
然后，在步骤309，如图2I所示，去除第一载板201以及第一键合薄膜202。具体去除方法可以依据第一键合薄膜202的特性，采用加热拆键合、激光照射拆键合等方式实现，并可采用进一步的清洗工艺来彻底清除掉第一键合薄膜202。
接下来，在步骤310，如图2J所示，在去除第一载板201和第一键合薄膜漏出的第一金属层204外部依次形成第二钝化层214、第四金属层215、第三钝化层216、第五金属层217、第四钝化层218以及外接焊球219。各钝化层与金属层的形成方法与前述第一钝化层210、第三金属层211类似，在此不再赘述；其中第五金属层217进一步包括外接焊盘(图中未示出)，外接焊球219通过电镀、植球等工艺形成在该外接焊盘的对应位置。
然后，在步骤311，如图2K所示，去除第二载板212和第二键合薄膜213。具体去除方法与去除第一载板201和第一键合薄膜202类似，在此不再赘述。
最后，在步骤312，如图2L所示，切割形成单颗封装结构。
基于本发明提供的该种多芯片层叠扇出型封装结构及其制造方法，通过载片键合技术电镀形成巨型铜柱(Mega Pillar)，实现层叠芯片组的埋入封装，然后再基于重新布局布线形成多芯片层叠扇出封装结构。基于本发明的该种多芯片层叠扇出型封装结构及其制造方法简化封装工艺，无需钻孔，无圆片塑封，提高了扇出型封装的可靠性；将多颗芯片封装于一体垂直互连，在不使用TSV工艺的条件下实现互连，节省了TSV干法硅刻蚀、TSV种子层、以及TSV电镀，降低了工艺成本，节省了工艺步骤和时间，提高了效率和良率；同时能够获取尺寸更小，厚度更薄的封装体，拓宽了多层扇出封装的使用场景。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种多芯片层叠扇出型封装结构，包括：
第一芯片；
第二芯片，所述第二芯片与所述第一芯片背面相连；
一个或多个铜柱；
塑封层，所述塑封层包覆所述第一芯片、所述第二芯片和所述铜柱；
第一金属层，所述第一芯片电连接至所述第一芯片和/或所述一个或多个铜柱的第一端；
第一钝化层，所述第一钝化层覆盖所述第一金属层的表面和间隙；
第二金属层，所述第二金属层电连接至所述第一金属层；
第三金属层，所述第三金属层电连接至所述第二芯片和/或所述一个或多个铜柱的第二端；
第二钝化层，所述第二钝化层覆盖所述第三金属层的表面和间隙；
第四金属层，所述第四金属层电连接至所述第三金属层；
第三钝化层，所述第三钝化层覆盖所述第四金属层的表面和间隙；
第五金属层，所述第五金属层电连接至所述第四金属层；
第四钝化层，所述第四钝化层覆盖所述第五金属层的表面和间隙；以及
外接焊球，所述外接焊球电连接至所述第五金属层。
2.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，所述铜柱的高度大于所述第一芯片厚度和第二芯片厚度之和。
3.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，具有N组背面相连的第一芯片和第二芯片，其中N≥2。
4.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，所述第一金属层实现对第一芯片引脚的扇出功能。
5.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，所述第三金属层实现对第二芯片引脚的扇出功能。
6.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，所述第一金属层和/或所述第二金属层和/或所述第三金属层和/或所述第四金属层和/或所述第五金属层的材料为铜、铝、钨或其合金。
7.如权利要求1所述的多芯片层叠扇出型封装结构，其特征在于，所述第一钝化层和/或所述第二钝化层和/或所述第三钝化层和/或所述第四钝化层的材料为树脂、PI、氧化硅或氮化硅。
8.一种多芯片层叠扇出型封装结构的制造方法，包括：
在第一载板上覆盖第一键合薄膜；
在第一键合薄膜上形成电镀种子层；
在电镀种子层上图形化电镀形成第一金属层；
在第一金属层对应位置形成铜柱，并去除电镀种子层；
将多个芯片组贴片至铜柱之间的第一金属层的焊盘上；
形成塑封层；
在塑封层上形成第二金属层、第一钝化层以及第三金属层；
在第一钝化层和第三金属上方形成第二键合薄膜及第二载板；
去除第一载板以及第一键合薄膜；
在去除第一载板和第一键合薄膜漏出的第一金属层外部依次形成第二钝化层、第四金属层、第三钝化层、第五金属层、第四钝化层和外接焊球；
去除第二载板和第二键合薄膜；以及
切割形成单颗封装结构。
9.如权利要求8所述的多芯片层叠扇出型封装结构的制造方法，其特征在于，所述芯片组由第一芯片和第二芯片两两使用永久键合胶贴合形成。
10.如权利要求8所述的多芯片层叠扇出型封装结构的制造方法，其特征在于，所述铜柱的高度大于所述芯片组的厚度。
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