CN110473843A - 半导体封装及其制造方法 - Google Patents

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CN110473843A
CN110473843A CN201910386158.XA CN201910386158A CN110473843A CN 110473843 A CN110473843 A CN 110473843A CN 201910386158 A CN201910386158 A CN 201910386158A CN 110473843 A CN110473843 A CN 110473843A
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road floor
semiconductor device
dielectric layer
rewiring
layer
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黄立贤
苏安治
叶德强
曾华伟
林强
叶名世
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体封装及其制造方法。半导体封装包括重布线结构。重布线结构包括第一介电层及第一重布线路层。所述第一介电层包含第一通孔开口。所述第一重布线路层设置在第一介电层上且包含填充第一通孔开口的通孔部分以及连接通孔部分且在第一介电层之上延伸的电路部分。通孔部分的上表面与电路部分的上表面之间的最大垂直距离大体上等于或小于0.5μm。

Description

半导体封装及其制造方法
技术领域
本发明实施例涉及一种半导体封装及其制造方法。
背景技术
业界已知使用连接在横向上间隔开的结合垫与焊料凸块的重布线层来制作微电子导体装置，例如半导体装置。此种装置是晶片级芯片规模封装(wafer level chip scalepackage，WLCSP)。通过在分立的装置之上沉积绝缘层、将接触开口图案化并刻蚀到这一层中、然后将导电材料沉积到所述开口中来形成重布线层。在绝缘层之上施加导电层并对所述导电层进行图案化以在装置接触件之间形成配线内连，由此形成第一层基本电路系统。然后通过利用在导通孔所穿过的附加绝缘层之上布局的附加配线层(wiring level)进一步对电路进行内连。依据总体集成电路的复杂性，使用若干层配线内连。
举例来说，使用电解镀覆在半导体装置上形成重布线层。例如在电解镀覆硫酸铜时，向镀覆溶液中添加包括抑制剂及促进剂(被称为光亮剂、载体、整平剂(leveler)等)的各种添加剂，以获得光泽、物理涂布性质、均镀能力(throwing power)、盲通孔孔洞填充(blind via hole filling)等改善的涂布性能。
以上在此“背景技术”部分中公开的信息仅用于增强对本发明实施例概念的背景的理解，且因此所述信息可含有不形成在所属领域中的一般技术人员已知的现有技术的信息。
发明内容
本发明实施例是针对一种半导体封装及其制造方法，其可改善重布线路层的布局设计的灵活性，且重布线路层受到的应力低且机械强度强。
根据本发明的实施例，一种半导体封装包括经包封半导体装置以及重布线结构。重布线结构设置在所述经包封半导体装置之上且电连接到所述经包封半导体装置。所述重布线结构包括第一介电层以及第一重布线路层。第一介电层包含第一通孔开口。第一重布线路层设置在所述第一介电层上且包含填充所述第一通孔开口的通孔部分及连接所述通孔部分的电路部分，其中所述通孔部分的上表面与所述电路部分的上表面之间的最大垂直距离等于或小于0.5微米。
根据本发明的实施例，一种半导体封装包括经包封半导体装置以及重布线结构。经包封半导体装置包括由包封材料所包封的半导体装置。重布线结构设置在所述经包封半导体装置之上且电连接到所述半导体装置。所述重布线结构包括第一介电层以及第一重布线路层。第一介电层包含第一通孔开口。第一重布线路层填充所述第一通孔开口且在所述第一介电层之上延伸，其中所述第一重布线路层的上表面的最高点及所述第一重布线路层的所述上表面的最低点之间的垂直距离等于或小于0.5微米。
根据本发明的实施例，一种制造半导体封装的方法包括下列步骤。在载体上形成经包封半导体装置，其中所述经包封半导体装置包括由包封材料所包封的半导体装置；在所述经包封半导体装置上形成重布线结构，其中在所述经包封半导体装置上形成所述重布线结构包括：在所述经包封半导体装置上形成第一介电层，其中所述第一介电层包含第一通孔开口；通过在4安培/平方分米到 6安培/平方分米的电流密度下实施的镀覆工艺在所述第一介电层上形成第一重布线路层，其中填充所述第一通孔开口的所述第一重布线路层的上表面与所述第一重布线路层的其余部分的上表面共面。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1到图9示出根据一些实施例在半导体封装的制造工艺中的各种阶段的示意性剖视图。
图10示出根据一些实施例的半导体封装的示意性剖视图。
图11示出根据一些实施例的重布线结构的局部放大图。
图12示出根据一些实施例的半导体封装的局部剖视图。
图13示出根据一些实施例的半导体封装的重布线路层及半导体装置的示意性俯视图。
[符号的说明]
10：叠层封装结构
12：管芯贴合膜
20：载体
21：剥离层
100、100a：半导体封装
110’、110：经包封半导体装置
112、112’、200：半导体装置
112a：电端子
112b’、112b：绝缘层
112c：衬底
114：包封材料
116：导电柱
120、120’：重布线结构
121：第一介电层/介电层
122：第一重布线路层/重布线路层
123：介电层/第二介电层
124：重布线路层/第二重布线路层
125：介电层/第三介电层
126：重布线路层
130、140：导电凸块
132：集成无源装置
190、190’：介电层
1211、1211a、1211b：第一通孔开口
1221、1221a、1221b、1241：通孔部分
1222：电路部分
1231：第二通孔开口
1251：凸块开口
1261：凸块下金属层
1262：连接垫
1901：开口
A1：装置安装区域
AX：轴线
D1：垂直距离
DL：对角线
P1：节距。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对性用语来阐述图中所示一个元件或特征与另一 (其他)元件或特征的关系。除附图中所绘示的取向以外，所述空间相对性用语旨在涵盖装置在使用或操作中的不同取向。设备可被另外取向(旋转90度或处于其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。
图1到图9示出根据一些实施例在半导体封装的制造工艺中的各种阶段的示意性剖视图。在示例性实施例中，本文所公开的半导体封装的制造工艺可为晶片级封装工艺的一部分。在一些实施例中，示出一个半导体装置来代表晶片的多个半导体装置，且示出单一封装来代表通过以下半导体制造工艺获得的多个半导体封装。图9所示半导体封装100的制造工艺可包括以下步骤。参照图 1，在一些实施例中，提供载体20。载体20可为玻璃载体或任何适用于半导体封装100的制造工艺的载体。在一些实施例中，载体20可涂布剥离层21。剥离层的材料可为适用于使载体20与设置在载体20上的上方层剥离的任何材料。举例来说，剥离层21可为紫外线(ultra-violet，UV)可固化粘合剂、可热固化粘合剂、光学透明粘合剂或光热转换(light-to-heat conversion，LTHC)粘合剂等，但也可使用其他类型的剥离层。另外，剥离层21也可适于允许光或信号通过。应注意，剥离层21及载体20的材料仅用于说明，且本公开并非仅限于此。
在一些实施例中，载体20还可包括形成在载体20上的介电层190。举例来说，介电层190可为形成在剥离层21上的聚苯并恶唑(polybenzoxazole，PBO) 层。应注意，在一些实施例中，可省略介电层190。换句话说，在一些替代实施例中，形成介电层190是选择性的(optional)步骤。
然后，可在载体20上形成多个导电柱116。在一些实施例中，通过光刻、镀覆及光刻胶剥除工艺等在载体20之上(例如，在介电层190上或在省略介电层190时在剥离层21上)形成导电柱116。在一些替代实施例中，可通过其他工艺对导电柱116进行预制，然后将导电柱116安装在载体20之上。举例来说，导电柱116可为铜柱体或其他金属柱体。在一些实施例中，导电柱116可环绕设置有半导体装置112’的装置安装区域A1。
参照图2，在一些实施例中，可在载体20的装置安装区域A1上设置至少一个半导体装置112’。半导体装置112’可通过管芯贴合膜(例如，图12所示管芯贴合膜12)、粘附膏等贴合或粘附在载体20之上(例如，粘附在介电层190 上或在省略介电层190时粘附在剥离层21上)。在一些实施例中，半导体装置 112’可包括多个电端子112a、衬底112c及绝缘层112b’。电端子112a设置在衬底112c的有源表面上，且绝缘层112b’覆盖衬底112c的有源表面及设置在所述有源表面上的电端子112a。在一些替代实施例中，绝缘层112b’可显露出电端子112a。在本实施例中，半导体装置112’设置在载体20上，其中有源表面背离载体20(即，面朝上)。在一些实施例中，导电柱116排列在半导体装置112’旁边且围绕半导体装置112’。在一些替代实施例中，可在载体20上设置多于一个半导体装置112’，且导电柱116可环绕设置有半导体装置112’的装置安装区域或环绕半导体装置112’中的每一者。本公开并不限制设置在载体20上的半导体装置112’的数目以及导电柱116的排列。
然后，在载体20上形成包封材料114，且包封材料114包封半导体装置112’及导电柱116。在一些实施例中，包封材料114填充半导体装置112’与导电柱 116之间的间隙，且覆盖载体20的顶表面。在一些实施例中，包封材料114是单层式包封材料，所述单层式包封材料可包括通过模制工艺形成的模制化合物。包封材料114的材料可包括环氧树脂(epoxy)或其他合适的树脂。举例来说，包封材料114可为含有化学填料的环氧树脂。在一些实施例中，包封材料114 形成在半导体装置112’之上且覆盖导电柱116的顶表面及半导体装置112’的顶表面(例如，绝缘层112b’的顶表面)，以在载体20上形成经包封半导体装置 110’。
参照图2及图3，在一些实施例中，对经包封半导体装置110’的顶表面执行薄化工艺。因此，包封材料114受到研磨从而显露出导电柱116及半导体装置112的电端子112a。在绝缘层112b’覆盖电端子112a的实施例中，图2所示绝缘层112b’也受到研磨从而形成图3所示显露出下面的电端子112a的绝缘层 112b。在一些实施例中，薄化工艺可为例如利用化学刻蚀剂及磨料以使包封材料114及半导体装置112’反应并研磨掉包封材料114’及半导体装置112’的机械研磨或化学机械抛光(Chemical Mechanical Polishing，CMP)工艺。所得结构示出于图3中。在执行薄化工艺之后，半导体装置112的顶表面与包封材料114 的顶表面大体上齐平，如图3所示。然而，尽管上述CMP工艺被呈现为一个说明性实施例，但其并不旨在限制所述实施例。作为另一选择也可使用任何其他合适的移除工艺来将包封材料114及半导体装置112’薄化。举例来说，作为另一选择可利用一系列化学刻蚀剂。作为另一选择可利用此种工艺及任何其他合适的工艺，且所有这些工艺完全旨在包含于所述实施例的范围内。
在某一实施例中，对经包封半导体装置110’的顶表面进行研磨及抛光，直到显露出导电柱116及半导体装置112的电端子112a。在一些实施例中，也可对导电柱116的尖端和/或电端子112a的尖端进行研磨以获得大体上平坦的表面。因此，包封材料114的经研磨表面与导电柱116的顶表面及半导体装置112 的电端子112a的顶表面大体上共面。
在说明书通篇中，将如图3所示的包括半导体装置112、包封材料114及延伸穿过包封材料114的导电柱116的所得结构称为经包封半导体装置110，经包封半导体装置110可在所述工艺中具有晶片形式。因此，在经包封半导体装置110中，包封材料114包封半导体装置112及导电柱116，且显露出导电柱116的顶表面及半导体装置112的电端子112a的顶表面。在薄化工艺之后，可视需要执行清洁步骤例如以清洁并移除从薄化工艺产生的残留物。
参照图4及图5，在经包封半导体装置110之上形成重布线结构120。在一些实施例中，在包封材料114及半导体装置112上形成重布线结构120。重布线结构120电连接到导电柱116及半导体装置112的电端子112a。即，导电柱 116通过重布线结构120电连接到半导体装置112的电端子112a。在一些实施例中，作为另一选择多个介电层及多个重布线路层可堆叠在彼此顶部上，以形成图5所示重布线结构120。重布线结构120至少包括电连接到半导体装置112 及导电柱116的第一介电层121及第一重布线路层122。在一些实施例中，形成重布线结构120可包括以下步骤。
在一些实施例中，在经包封半导体装置110上形成第一介电层121。重布线结构120的第一介电层121的材料可包括有机聚合物，例如但不限于聚酰亚胺等。第一介电层121包含至少一个第一通孔开口1211。在一些实施例中，第一介电层121可包括多个第一通孔开口1211a、1211b。举例来说，第一通孔开口1211a中的一者与电端子112a中的一者大体上对准(aligned)，且第一通孔开口1211b中的另一者与导电柱116中的一者大体上对准。在这些实施例中的一者中，用语“大体上对准”意味着通孔开口至少部分地显露出下面的结构(例如，电端子112a和/或导电柱116)。
然后，在第一介电层121上形成第一重布线路层122。在一些实施例中，第一重布线路层122填充第一通孔开口1211a、1211b以形成通孔部分1221a、 1221b，且连接在第一通孔开口1211a、1211b之间。第一重布线路层122的材料可包括铜或任何其他合适的材料。在一些实施例中，通过镀覆(plating)工艺来形成第一重布线路层122，所述镀覆工艺是在大体上为4安培/平方分米 (amperes per square decimeter，ASD)到6ASD的电流密度下实施。本文中所采用的电流密度高于用于形成传统重布线路层的常规电流密度(例如，约1 ASD)。因此，本实施例中的镀覆速度及生产效率提高，从而节省半导体封装 100的总体生产成本。举例来说，本实施例中的生产效率(例如，晶片/小时) 相较于传统镀覆工艺的生产效率提高了3倍，此可引起晶片生产成本降低1％。当在镀覆时利用4ASD到6ASD的电流密度时，通过实验证明，所得结构(例如，第一重布线路层122)的特征在于在具有可接受的信号及电力完整性的同时其表面为粗糙的(或半光亮的)、受到的应力小且机械强度强。
在4ASD到6ASD的电流密度下实施的镀覆工艺中，镀覆速度提高，因此电镀浴(electroplating bath)的浸没时间缩短。另外，无需在电镀浴中添加例如光亮剂、流平剂、中间物等添加剂来改善电镀浴的性能。因此，所得结构(例如，第一重布线路层122)中的例如C、N、O、S、Cl等杂质可显著减少。因此，可避免或至少显著减少重布线路层中的空隙(void)形成，由于重布线路层的空隙形成会导致重布线路层裂缝。因此，所得结构(例如，第一重布线路层122)可具有更强的机械强度。
在一些实施例中，第一重布线路层122的粒径(grain size)大体上介于350 纳米(nm)到700nm范围内。举例来说，第一重布线路层122的粒径为例如约581nm，但并非仅限于此。因此，第一重布线路层122可具有相对粗糙的外表面。举例来说，第一重布线路层122的上表面的表面粗糙度大体上介于80nm 到200nm范围内。在这些实施例中的一者中，第一重布线路层122的上表面的表面粗糙度为例如约154nm，但并非仅限于此。如此一来，由于第一重布线路层122具有粗糙的外表面，因此介电层与第一重布线路层122之间的结合强度可得到改善，以避免或至少降低重布线结构120脱层(delamination)的风险。
图11示出根据一些实施例的重布线结构的局部放大图。应注意，图11示出图4所示第一重布线路层122的局部放大图。参照图4及图11，当提到通过上述镀覆工艺形成的第一重布线路层122的结构特性时，填充第一通孔开口 1211的第一重布线路层122的上表面与第一重布线路层122的其余部分的上表面大体上共面。也就是说，通孔部分1221a、1221b的上表面与第一重布线路层 122的其余部分的上表面大体上共面，如图4所示。应注意，第一重布线路层 122的上表面在图4中被示出为平坦的表面。然而，所属领域中的一般技术人员应理解，通孔部分1221a、1221b的上表面可略低于(例如，高度差等于或小于0.5μm)第一重布线路层122的其余部分的上表面，如图11所示。这些结构特性可减少第一重布线路层122上的应力集中，以进一步提高第一重布线路层 122的机械强度。在这些实施例中的一者中，用语“大体上共面”意味着第一重布线路层122的上表面的最高点与第一重布线路层122的上表面的最低点之间的垂直距离D1大体上等于或小于0.5微米(μm)。
在一些实施例中，第一重布线路层122可包括通孔部分1221及电路部分 1222。通孔部分1221填充第一通孔开口1121，且电路部分1222连接通孔部分 1221并在第一介电层121之上延伸。因此，垂直距离D1为通孔部分1221的上表面的最低点与电路部分1222的上表面的最高点之间的距离。也就是说，在此实施例中，通孔部分1221的上表面与电路部分1222的上表面之间的最大垂直距离D1大体上等于或小于0.5μm。
可重复相似的工艺来形成图5所示重布线结构120，重布线结构120具有堆叠在彼此顶部上的多个介电层(例如，介电层121、123、125)及多个重布线路层(例如，重布线路层122、124、126)。在一些实施例中，也可利用上述镀覆工艺(即，在4ASD到6ASD的电流密度下实施的镀覆工艺)来形成重布线路层中的其余者(例如，重布线路层124、126)。因此，重布线结构120中的重布线路层中的其余者(例如，重布线路层124、126)可具有与第一重布线路层122所具有的特性相同的特性。应注意，重布线结构120中的重布线路层中的每一者的上表面在图5中被示出为平坦的表面。然而，所属领域中的一般技术人员应理解，填充通孔开口的通孔部分的上表面可略低于(例如，高度差等于或小于0.5μm)重布线路层的其余部分的上表面，如图11所示。
在替代实施例中，相似的镀覆工艺(即，在4ASD到6ASD的电流密度下实施的镀覆工艺)可应用于背侧重布线层(RDL)工艺，以形成背侧重布线层 (redistribution layer，RDL)中的重布线路层的。因此，背侧RDL的半导体封装中的重布线路层所具有的特性可与第一重布线路层122所具有的特性相同。即，背侧RDL中的重布线路层的上表面(面对半导体装置112的表面)为大体上平坦的表面(例如，高度差等于或小于0.5μm)。在一些实施例中，可通过利用更低ASD(例如，约1ASD)的镀覆工艺来形成背侧RDL中的最上(upmost) 重布线路层，且可通过利用前述较高ASD(例如，约4ASD到6ASD)的镀覆工艺来形成背侧RDL中的其余重布线路层。因此，此最上重布线路层的通孔部分可在上表面上具有凹陷(dent)，且凹陷的深度可大于0.5μm(例如，约0.5μm)。此凹陷可有利于在凹陷上设置并聚集焊料材料。背侧RDL中的重布线路层的其余部分的上表面可为大体上平坦的表面(例如，高度差等于或小于0.5μm)。
在替代实施例中，可通过利用较低ASD(例如，约1ASD)的镀覆工艺来形成其余的重布线路层(例如，重布线路层124、126)。因此，此种重布线路层的上表面的最高点与此重布线路层的上表面的最低点之间的垂直距离D1可大于0.5μm。举例来说，此垂直距离可为约0.5μm。然而，本公开并非仅限于此。
在一些实施例中，重布线路层126可包括至少一个凸块下金属(under bumpmetallurgy，UBM)层1261(图中示出多个凸块下金属层1261)以用于进一步电连接。详细来说，在第一重布线路层122之上形成(第三)介电层125，且介电层125包含至少一个凸块开口1251(本文中示出多个凸块开口1251)。然后，在介电层125上形成凸块下金属层1261，且凸块下金属层1261填充凸块开口1251以连接到被凸块开口1251显露出的下伏(underlying)重布线路层。然后，在凸块开口1251上设置至少一个导电凸块130(本文中示出多个导电凸块130)。在一些实施例中，重布线路层126还可包括至少一个连接垫1262(图中示出多个连接垫1262)。
参照图6，在一些实施例中，在凸块下金属层1261上设置至少一个导电凸块130(图中示出多个导电凸块130)，且在连接垫1262上形成至少一个集成无源装置(integratedpassive device，IPD)132(图中示出多个集成无源装置132)。导电凸块130及集成无源装置132电连接到第一重布线路层122。形成导电凸块130可包括：将焊料球放置在凸块下金属层1261上，然后对焊料球进行回焊。在替代实施例中，形成导电凸块130可包括：执行镀覆工艺以在凸块下金属层 1261上形成焊料材料，然后对焊料材料进行回焊。导电凸块130也可包括导电柱或具有焊料盖(solder cap)的导电柱，所述焊料盖也可通过镀覆来形成。集成无源装置132可利用例如薄膜及光刻处理等标准晶片制作技术来制作，且可通过例如倒装芯片结合或焊线结合等安装在连接垫1262上。
参照图6及图7，可移除图6所示载体20。在一些实施例中，通过使剥离层21丧失或降低粘附性来将载体20从经包封半导体装置110及介电层190(如果存在)分离。然后将剥离层21与载体20一起移除。举例来说，可将剥离层 21暴露于紫外光，以使得剥离层21丧失或降低粘附性，且因此载体20及剥离层21可从经包封半导体装置110及介电层190(如果存在)移除。
现在参照图8，在具有介电层190的实施例中，接着可对介电层190执行图案化工艺以形成多个开口1901。因此，形成具有多个开口1901的介电层190’。开口1901分别与导电柱116大体上对准以显露出导电柱116的底端。在一些实施例中，可通过光刻工艺、激光钻孔工艺等来形成开口1901。
参照图9，可在经包封半导体装置110上设置多个导电凸块140以电连接到导电柱116。在一些实施例中，在介电层190’的开口1901中设置导电凸块140 以连接到导电柱116。此时，可大体上形成了半导体封装100。在载体20上不形成介电层190的实施例中，可在经包封半导体装置110上直接设置导电凸块 140以电连接到导电柱116。
图10示出根据一些实施例的半导体封装的示意性剖视图。现在参照图10，在一些实施例中，可在导电凸块140上设置另一半导体装置200，且半导体装置200通过导电凸块140电连接到导电柱116。换句话说，半导体装置200通过导电凸块140安装在经包封半导体装置110上。在一些实施例中，半导体装置200可为封装、装置管芯、无源装置和/或类似装置。在一些实施例中，半导体封装100可结合垂直向分离(discrete)的存储器与逻辑封装，且半导体装置 200可用于存储器中，例如动态随机存取存储器(Dynamic Random AccessMemory,DRAM)及其他类似物，但本公开并非仅限于此。此时，可大体上形成了叠层封装(package on package，PoP)结构10。
图12示出根据一些实施例的半导体封装的局部剖视图。应注意，图12所示半导体封装100a包含与早前参照图1到图10所公开的半导体封装100相同或相似的许多特征。为了清晰及简明的目的，可省略相同或相似特征的详细说明，且相同或相似的参考编号标示相同或类似的组件。图12所示半导体封装 100a与关于图1到图10的半导体封装100之间的重要不同阐述如下。
现在参照图12，在一些实施例中，形成重布线结构可包括以下步骤。在形成第一重布线路层122之后，接着在第一重布线路层122上形成第二介电层 123，且第二介电层123包含至少一个第二通孔开口1231(图中示出多个第二通孔开口1231，但并非仅限于此)。在一些实施例中，第二通孔开口1231与第一介电层121的第一通孔开口1211大体上对准。本文中，用语“大体上对准”意味着第二通孔开口1231至少部分地显露出下面的第一通孔开口1211和/或通孔部分1221。然后，在第二介电层123上形成第二重布线路层124，且第二重布线路层124填充第二通孔开口1231以形成通孔部分1241。通过利用较高ASD (例如，4ASD到6ASD)形成第一重布线路层122，第一重布线路层122的结构特性(例如，通孔部分1221的上表面与电路部分1222的上表面大体上共面)使得通孔部分1241能够直接堆叠在通孔部分1221上。换句话说，通孔部分1241能够沿着轴线A1与通孔部分1221大体上对准。因此，可改善重布线结构120’的布局设计的灵活性。
在一些实施例中，也可通过镀覆工艺来形成第二重布线路层124，所述镀覆工艺是在大体上为4ASD到6ASD的电流密度下实施。因此，填充第二通孔开口1231的第二重布线路层124(例如，通孔部分1241)的上表面与第二重布线路层124的其余部分的上表面大体上共面。本文中，用语“大体上共面”意味着第一重布线路层122的上表面的最高点与第一重布线路层122的上表面的最低点之间的垂直距离(例如，垂直距离D1)大体上等于或小于0.5μm。因此，重布线路层的随后形成在重布线路层上的通孔部分可直接堆叠在第二重布线路层124的通孔部分1241的顶部上。
在本实施例中，重布线结构120’中的重布线路层中的每一者均通过在大体上为4ASD到6ASD的电流密度下实施的镀覆工艺来形成，因此重布线结构 120’中的重布线路层的通孔部分可堆叠在彼此的顶部上。即，重布线路层的通孔部分大体上彼此对准。因此，在一些实施例中，第三介电层125(例如，最顶介电层)可包含至少一个凸块开口1251(图中示出多个凸块开口1251)。在本实施例中，凸块开口1251与第一通孔开口1211大体上对准，且在凸块开口 1251上设置有至少一个导电凸块130(图中示出多个导电凸块130)以与第一通孔开口1211对准并电连接到第一重布线路层122。通过此种配置，由于重布线结构120’中的重布线路层的通孔部分大体上彼此对准而非彼此错开来避免通孔堆叠，因此可减小导电凸块130中的相邻两个导电凸块之间的节距(pitch) P1。举例来说，导电凸块130中的相邻两个导电凸块之间的节距P1大体上介于20μm到100μm范围内。在实施方案中的一者中，节距P1可大体上小于80 μm。
图13示出根据一些实施例的半导体封装的重布线路层及半导体装置的示意性俯视图。应注意，为了清晰及简明的目的，图13中省略了半导体封装的其他元件。一般来说，由于例如铜等金属与例如硅等半导体材料之间的热膨胀系数(Coefficient of ThermalExpansion，CTE)的固有失配(mismatch)，当系统经历例如从铜退火温度冷却到室温等温度变化时，会在电路附近产生应力。此种应力对装置性能具有显著影响。由CTE失配造成的应力通常沿着经包封半导体装置(例如，图9所示经包封半导体装置110)的对角线为最强。因此，通常会在经包封半导体装置的对角区周围设计净空区域(keep out zone，KOZ)。
现在参照图13，在一些实施例中，通过利用较高ASD(例如，4ASD到6 ASD)的镀覆工艺形成的重布线路层(例如，第一重布线路层122)继承了具有强机械强度的特性。因此，此重布线路层可承受更高的应力，因而可消除或减小不需要的净空区域。因此，在本实施例中，第一重布线路层122沿着与半导体装置112的上表面的对角线DL平行的方向延伸而无需维持任何净空区域。因此，通过利用更高ASD(例如，4ASD到6ASD)形成重布线路层，可改善重布线路层的布局设计的灵活性。
总之，通过在约4ASD到6ASD的电流密度下实施的镀覆工艺来形成重布线结构的重布线路层。如此一来，所得结构(例如，重布线路层)的特征在于填充通孔开口的重布线路层的上表面与重布线路层的其余部分的上表面大体上共面。由于此种结构特性，重布线路层的通孔部分可堆叠在彼此的顶部上(即，彼此对准)，此会改善重布线路层的布局设计的灵活性。此外，由于重布线路层的通孔部分大体上彼此对准而非彼此错开，因此可减小设置在重布线路层的最顶通孔部分上的导电凸块中的相邻两个导电凸块之间的节距。
另外，利用较高ASD(例如，4ASD到6ASD)形成的重布线路层的特征可在于，在具有可接受的信号及电力完整性的同时，其表面上为粗糙的(或半光亮的)、受到的应力低且机械强度强。由于此种重布线路层的粗糙的外表面，介电层与重布线路层之间的结合强度可得到改善，以避免或至少降低重布线结构脱层的风险。此外，由于此种重布线路层的机械强度强，可消除或减小不需要的用于避免电路开裂的净空区域，以进一步改善重布线路层的布局设计的灵活性。
基于以上论述，可看出本公开提供各种优点。然而，应理解，本文中未必论述所有优点，且其他实施例可提供不同的优点，并且对于所有实施例来说并不需要特定优点。
根据本公开的一些实施例，一种半导体封装包括经包封半导体装置及重布线结构。所述重布线结构设置在所述经包封半导体装置之上且电连接到所述经包封半导体装置。所述重布线结构包括第一介电层及第一重布线路层。所述第一介电层包含第一通孔开口。所述第一重布线路层设置在第一介电层上且包含填充第一通孔开口的通孔部分以及连接通孔部分且在第一介电层之上延伸的电路部分。通孔部分的上表面与电路部分的上表面之间的最大垂直距离大体上等于或小于0.5μm。
根据本公开的一些实施例，所述重布线结构还包括：第二介电层，设置在所述第一重布线路层上且包含第二通孔开口，所述第二通孔开口与所述第一通孔开口对准；以及第二重布线路层，设置在所述第二介电层上且填充所述第二通孔开口。
根据本公开的一些实施例，所述第二通孔开口显露出所述第一重布线路层的所述通孔部分的至少一部分。
根据本公开的一些实施例，所述重布线结构还包括：第三介电层，设置在所述第一重布线路层上且包含凸块开口，所述凸块开口与所述第一通孔开口对准；以及导电凸块，设置在所述凸块开口上，其中所述导电凸块与所述第一通孔开口对准且电连接到所述第一重布线路层。
根据本公开的一些实施例，所述重布线结构还包括：凸块下金属层，设置在所述第三介电层上且填充所述凸块开口，其中所述导电凸块设置在所述凸块下金属层上。
根据本公开的一些实施例，所述第一重布线路层的上表面的表面粗糙度介于80纳米到200纳米之间。
根据本公开的一些实施例，一种半导体封装包括经包封半导体装置及重布线结构。所述经包封半导体装置包括由包封材料包封的半导体装置。所述重布线结构设置在所述经包封半导体装置之上且电连接到所述半导体装置。所述重布线结构包括第一介电层及第一重布线路层。所述第一介电层包含第一通孔开口。所述第一重布线路层填充第一通孔开口且在第一介电层之上延伸。第一重布线路层的上表面的最高点与第一重布线路层的上表面的最低点之间的垂直距离大体上等于或小于0.5μm。
根据本公开的一些实施例，所述第一重布线路层包含填充所述第一通孔开口的通孔部分及连接所述通孔部分的电路部分，且所述垂直距离为所述通孔部分的上表面的最低点与所述电路部分的上表面的最高点之间的距离。
根据本公开的一些实施例，所述经包封半导体装置还包括延伸穿过所述包封材料的多个导电柱，且所述导电柱通过所述重布线结构电连接到所述半导体装置的多个电端子。
根据本公开的一些实施例，所述第一通孔开口的数目为多个，所述第一通孔开口中的一者与所述电端子中的一者对准，所述第一通孔开口中的另一者与所述导电柱中的一者对准，且所述第一重布线路层填充所述第一通孔开口中的所述一者及所述第一通孔开口中的所述另一者，且连接于所述第一通孔开口中的所述一者与所述第一通孔开口中的所述另一者之间。
根据本公开的一些实施例，所述第一重布线路层沿着与所述半导体装置的上表面的对角线平行的方向延伸。
根据本公开的一些实施例，所述重布线结构还包括：第二介电层，设置在所述第一重布线路层上且包含第二通孔开口，所述第二通孔开口与所述第一通孔开口对准；以及第二重布线路层，设置在所述第二介电层上且填充所述第二通孔开口。
根据本公开的一些实施例，所述的半导体封装还包括：多个导电凸块，设置在所述重布线结构上且电连接到所述重布线结构，其中所述导电凸块中的一者与所述第一通孔开口对准。
根据本公开的一些实施例，所述导电凸块中的相邻两个导电凸块之间的节距介于20微米到100微米之间。
根据本公开的一些实施例，所述第一重布线路层的所述上表面的表面粗糙度介于80纳米到200纳米之间。
根据本公开的一些实施例，所述第一重布线路层的粒径介于350纳米到 700纳米之间。
根据本公开的一些实施例，一种制造半导体封装的方法包括以下步骤。在载体上形成经包封半导体装置，其中所述经包封半导体装置包括由包封材料包封的半导体装置。在所述经包封半导体装置之上形成重布线结构，其中在所述经包封半导体装置之上形成所述重布线结构包括以下步骤。在所述经包封半导体装置上形成第一介电层，其中所述第一介电层包含第一通孔开口。通过在大体上为4安培/平方分米(ASD)到6ASD的电流密度下实施的镀覆工艺在第一介电层上形成第一重布线路层。填充第一通孔开口的第一重布线路层的上表面与第一重布线路层的其余部分的上表面大体上共面。
根据本公开的一些实施例，形成所述重布线结构还包括：在所述第一重布线路层上形成第二介电层，其中所述第二介电层包含第二通孔开口，所述第二通孔开口与所述第一通孔开口对准；以及在所述第二介电层上形成第二重布线路层，其中所述第二重布线路层填充所述第二通孔开口，且填充所述第二通孔开口的所述第二重布线路层的上表面与所述第二重布线路层的其余部分的上表面共面。
根据本公开的一些实施例，所述第二重布线路层是通过在4安培/平方分米到6安培/平方分米的电流密度下实施的镀覆工艺来形成。
根据本公开的一些实施例，形成所述重布线结构还包括：在所述第一重布线路层上形成第三介电层，其中所述第三介电层包含凸块开口，所述凸块开口与所述第一通孔开口对准；以及在所述凸块开口上形成导电凸块，其中所述导电凸块与所述第一通孔开口对准且电连接到所述第一重布线路层。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种半导体封装，其特征在于，包括：
经包封半导体装置；以及
重布线结构，设置在所述经包封半导体装置之上且电连接到所述经包封半导体装置，其中所述重布线结构包括：
第一介电层，包含第一通孔开口；以及
第一重布线路层，设置在所述第一介电层上且包含填充所述第一通孔开口的通孔部分及连接所述通孔部分的电路部分，其中所述通孔部分的上表面与所述电路部分的上表面之间的最大垂直距离等于或小于0.5微米。
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