CN112103258A - 一种双面开窗封装结构及其制造方法 - Google Patents
一种双面开窗封装结构及其制造方法 Download PDFInfo
- Publication number
- CN112103258A CN112103258A CN202011258854.1A CN202011258854A CN112103258A CN 112103258 A CN112103258 A CN 112103258A CN 202011258854 A CN202011258854 A CN 202011258854A CN 112103258 A CN112103258 A CN 112103258A
- Authority
- CN
- China
- Prior art keywords
- layer
- heat dissipation
- conductive
- bump
- circuit layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 252
- 229910052802 copper Inorganic materials 0.000 claims abstract description 240
- 239000010949 copper Substances 0.000 claims abstract description 240
- 230000017525 heat dissipation Effects 0.000 claims abstract description 203
- 229920002120 photoresistant polymer Polymers 0.000 claims description 52
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 18
- 238000009713 electroplating Methods 0.000 claims description 17
- 229910000679 solder Inorganic materials 0.000 claims description 17
- 239000003989 dielectric material Substances 0.000 claims description 14
- 239000004033 plastic Substances 0.000 claims description 14
- 239000011889 copper foil Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- 229910052759 nickel Inorganic materials 0.000 claims description 9
- 239000004642 Polyimide Substances 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 238000004381 surface treatment Methods 0.000 claims description 6
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 claims description 5
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 claims description 5
- 239000004925 Acrylic resin Substances 0.000 claims description 5
- 239000004593 Epoxy Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 5
- 238000007747 plating Methods 0.000 claims description 5
- 229920003192 poly(bis maleimide) Polymers 0.000 claims description 5
- 229920005989 resin Polymers 0.000 claims description 5
- 239000011347 resin Substances 0.000 claims description 5
- 239000003292 glue Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- BSIDXUHWUKTRQL-UHFFFAOYSA-N nickel palladium Chemical compound [Ni].[Pd] BSIDXUHWUKTRQL-UHFFFAOYSA-N 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 239000011135 tin Substances 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims 5
- 239000010410 layer Substances 0.000 description 395
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 150000001875 compounds Chemical class 0.000 description 9
- 238000000465 moulding Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 238000011161 development Methods 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 238000004891 communication Methods 0.000 description 6
- 238000010137 moulding (plastic) Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 238000012536 packaging technology Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000012778 molding material Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 239000011152 fibreglass Substances 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 229920000058 polyacrylate Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
- H01L21/4882—Assembly of heatsink parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明公开了一种双面开窗封装结构,包括中间介质层及在中间介质层上下表面对称设置的第一介质层和第二介质层,中间介质层内设置有沿高度方向贯穿中间介质层的中间散热铜柱和中间导电铜柱,第一介质层和第二介质层与中间介质层接触的内表面分别设置有第一散热线路层和第一导电线路层及第二散热线路层和第二导电线路层,第一导电线路层和第二导电线路层通过中间导电铜柱导通连接,第一散热线路层和第二散热线路层通过中间散热铜柱导通连接,第一散热线路层和第二散热线路层的外表面上分别设置有第一凹槽和第二凹槽,在第一凹槽和第二凹槽内分别贴装第一芯片和第二芯片。还公开了一种双面开窗封装结构的制造方法。
Description
技术领域
本发明涉及电子器件封装结构,具体涉及双面开窗封装结构及其制造方法。
背景技术
随着电子技术的发展,电子产品的性能要求越来越高,这就使得电子元件及线路板基板线路越来越复杂;同时电子产品尺寸要求越来越小,越来越薄。从而使得电子元件及线路板基板线路集成化、小型化、多功能化是必然趋势。而集成电路和IC的更有效封装在增强这些产品的功能和进一步小型化方面发挥了关键作用,从而芯片等元器件嵌埋到基板,形成嵌入式封装基板成为一个趋势。现有技术中,实现封装的几种广泛实施的键合方式是引线键合(Wire Bonding)、倒装键合(Flip Chip Bonding)和载带键合(TAB—TapeAutomatic Bonding)。
对于引线键合(Wire Bonding)封装技术,目前已经非常成熟而且应用广泛,但由于封装基板结构的制约,引线键合的发展受到一定的限制,主要体现为封装体结构庞大,占据比较大的空间,不利于小型化的趋势;同时不合理的封装结构导致打线距离较长,影响封装体的性能以及可靠性。
对于引线键合封装技术,现有的封装结构主要为器件固定在基板或者PCB板上,然后从器件引线到基板或者PCB板预设的打线凸块(pad)。中国专利公报CN207743214U公开了一种多芯片并排式封装结构,如图1 所示,包括硅基多芯片封装体10、金属框架20和塑封体30,通过将多颗芯片12排布在硅基体11上预设的槽体13内,可使多芯片12之间距离排布更近,通过在硅基体11及芯片12上形成金属布线层15,实现了所有芯片12的信号互联,从而解决多芯片并排式BGA封装结构体积大问题及打线键合工艺复杂问题;通过将硅基多芯片封装体10整体贴装到金属框架20上,对整个硅基多芯片封装体10进行塑封,实现了硅基多芯片封装体10与金属框架20牢固结合,且塑封体30将硅基多芯片封装体10及其与金属框架20之间的打线40包封在内,进一步改善了硅基多芯片封装体10的边缘分层问题,提高了芯片封装的可靠性。
为实现电子产品的多功能、高性能,将多颗功能不同的芯片封装在一起实现更强功能的芯片模组是现在以及未来一段时期发展趋势。这不只可以缩小体积,还可以缩小不同IC间的距离,提升芯片的计算速度。将多颗功能不同的芯片封装在一起形成的芯片模组,业内有所研究,目前的研究方向有:将多颗芯片水平铺开封装在一起和将多颗芯片在垂直方向3D堆叠封装的封装方式。在封装材料和封装工艺上则是根据芯片的不同和产品设计要求进行合理选择。
其中一个方向是将多颗芯片水平铺开封装在一起能较大程度缩小芯片间距,但当芯片数量较多时,平铺面积较大,封装体水平方向占用面积大,限制了封装体的小型化发展趋势。
另外一个方向是将多颗芯片在垂直方向3D堆叠封装,3D堆叠封装很大程度上提升了封装体的集成程度,压缩了封装体的空间,但芯片堆叠封装结构严重影响散热,目前没有很好的散热解决方案。
但是,首先,现有技术中器件的打线凸块与基板的打线凸块垂直距离比较远,打线距离长,带来额外的寄生电阻和寄生电感,影响性能;同时打线距离长,影响打线的可靠性。其次,采用单面封装,对于多颗器件封装的结构,占用面积大,限制封装体小型化、高度集成化的发展趋势。再次,对于电源器件、滤波器件等元器件的封装体,封装体的发热量比较大,现有封装结构无法很好的解决散热问题。
发明内容
本发明的实施方案涉及提供一种双面开窗封装结构及其制造方法,以解决上述技术问题。本发明通过在上下两侧均设置凹槽开窗,用于封装芯片,实现两面封装,缩小封装体的面积,实现小型化;同时凹槽开窗结构缩短了打线的距离,提升封装体的性能和可靠性;而且通过设置有辅助散热效果的散热线路层和散热铜柱,能够将芯片运行过程中产生的热量迅速散去。
本发明第一方面涉及一种双面开窗封装结构,包括中间介质层及在所述中间介质层上下表面对称设置的第一介质层和第二介质层,所述中间介质层内设置有沿高度方向贯穿所述中间介质层的中间散热铜柱和中间导电铜柱,所述第一介质层和所述第二介质层与所述中间介质层接触的内表面分别设置有第一散热线路层和第一导电线路层及第二散热线路层和第二导电线路层,所述第一导电线路层和所述第二导电线路层通过所述中间导电铜柱导通连接,所述第一散热线路层和所述第二散热线路层通过所述中间散热铜柱导通连接,所述第一散热线路层和所述第二散热线路层的外表面上分别设置有第一凹槽和第二凹槽,在所述第一凹槽和所述第二凹槽内分别贴装第一芯片和第二芯片,所述第一芯片和所述第二芯片通过由所述中间散热铜柱导通的所述第一散热线路层和所述第二散热线路层实现共同散热。
在一些实施方案中,其中所述第一介质层内和所述第二介质层内还分别设置有第一散热铜柱和第二散热铜柱,所述第一介质层的外表面上和所述第二介质层的外表面上分别设置有第一散热凸块和第二散热凸块,所述第一散热铜柱将所述第一散热线路层和所述第一散热凸块导通,所述第二散热铜柱将所述第二散热线路层和所述第二散热凸块导通。
在一些实施方案中,其中所述第一介质层内和所述第二介质层内还分别设置有第一导电铜柱和第二导电铜柱,所述第一介质层的外表面上和所述第二介质层的外表面上分别设置有第一导电凸块和第二导电凸块,所述第一导电铜柱将所述第一导电线路层和所述第一导电凸块导通,所述第二导电铜柱将所述第二导电线路层和所述第二导电凸块导通。
在一些实施方案中,其中所述第一介质层的外表面上和所述第二介质层的外表面上分别设置有第一打线凸块和第二打线凸块,所述第一芯片和所述第一打线凸块打线连接,所述第二芯片和所述第二打线凸块打线连接。
在一些实施方案中,其中所述第一介质层的外表面上和所述第二介质层的外表面上分别设置有第一塑封层和第二塑封层,所述第一塑封层完全填充所述第一芯片与所述第一凹槽之间的间隙,所述第二塑封层完全填充所述第二芯片与所述第二凹槽之间的间隙。
在一些实施方案中,其中所述中间介质层、所述第一介质层及所述第二介质层包括聚酰亚胺、环氧树脂、双马来酰亚胺三嗪树脂、聚丙烯酸酯树脂或它们的组合。
本发明的第二方面提供一种双面开窗封装结构的制造方法,包括如下步骤:
(a)在临时承载板上形成中间介质层,并且在中间介质层中形成沿高度方向贯穿所述中间介质层的中间散热铜柱和中间导电铜柱;
(b)在所述中间介质层的上下表面上分别形成第一线路层和第二线路层,其中所述第一线路层包括第一散热线路层和第一导电线路层,所述第二线路层包括第二散热线路层和第二导电线路层;
(c)在所述第一线路层和所述第二线路层的外表面上分别形成第一介质层和第二介质层,其中在所述第一介质层中形成与第一散热线路层导通的第一散热铜柱、与第一导电线路层导通的第一导电铜柱和与第一散热线路层导通的第一牺牲铜柱,在所述第二介质层中形成与第二散热线路层导通的第二散热铜柱、与第二导电线路层导通的第二导电铜柱和与第二散热线路层导通的第二牺牲铜柱;
(d)在所述第一介质层的外表面上分别形成包括第一打线凸块、第一散热凸块和第一导电凸块的第一凸块层,在所述第二介质层的外表面上分别形成包括第二打线凸块、第二散热凸块和第二导电凸块的第二凸块层,其中所述第一散热凸块导通连接所述第一散热铜柱,所述第一导电凸块导通连接所述第一导电铜柱;所述第二散热凸块导通连接所述第二散热铜柱,所述第二导电凸块导通连接所述第二导电铜柱;
(e)分别蚀刻所述第一牺牲铜柱和所述第二牺牲铜柱,形成暴露出第一散热线路层的第一凹槽和暴露出第二散热线路层的第二凹槽;
(f)在所述第一凹槽和所述第二凹槽内分别贴装第一芯片和第二芯片,使得所述第一芯片的背面导热接触所述第一散热线路层,所述第二芯片的背面导热接触所述第二散热线路层,并且使得所述第一芯片与所述第一打线凸块打线连接,所述第二芯片与所述第二打线凸块打线连接;
(g)在所述第一凹槽和所述第二凹槽中施加塑封料形成第一塑封层和第二塑封层,以塑封所述第一芯片和所述第二芯片。
在一些实施方案中,其中步骤(a)包括:
(a1)在所述临时承载板的至少一侧上形成中间金属种子层;
(a2)在所述中间金属种子层上施加中间光刻胶层,曝光显影形成中间特征图案;
(a3)在所述中间特征图案中电镀铜形成中间散热铜柱和中间导电铜柱,并移除所述中间光刻胶层;
(a4)在所述临时承载板上层压介电材料,形成覆盖所述中间散热铜柱和中间导电铜柱的中间介质层;
(a5)减薄所述中间介质层,以暴露出所述中间散热铜柱和所述中间导电铜柱的端部;
(a6)移除所述临时承载板,并蚀刻所述中间金属种子层。
在一些实施方案中,其中所述临时承载板包括表面施加有分离层的金属板或玻璃基板、牺牲铜箔或表面覆铜板。
在一些实施方案中,其中所述临时承载板包括在绝缘层两面分别覆有双层铜箔的双层覆铜板,其中所述双层铜箔物理压合在一起。
在一些实施方案中,其中在所述临时承载板的双层铜箔上施加镍层,并且在所述镍层上形成中间金属种子层。
在一些实施方案中,其中所述介电材料包括聚酰亚胺、环氧树脂、双马来酰亚胺三嗪树脂、聚丙烯酸酯树脂或它们的组合。
在一些实施方式中,其中步骤(a5)包括通过磨板或等离子蚀刻的方式减薄所述中间介质层。
在一些实施方案中,其中步骤(b)包括:
(b1)在中间介质层的上下表面上分别施加第一种子层和第二种子层;
(b2)在第一种子层上施加第一光刻胶层并图案化形成第一线路层图案,在第二种子层上施加第二光刻胶层并图案化形成第二线路层图案;
(b3)在第一和第二线路层图案中电镀铜形成第一线路层和第二线路层,其中所述第一线路层包括第一散热线路层和第一导电线路层,所述第二线路层包括第二散热线路层和第二导电线路层;
(b4)移除第一和第二光刻胶层。
在一些实施方案中,其中步骤(c)包括:
(c1)在第一线路层和第二线路层的外表面上分别施加第三和第四光刻胶层,曝光显影形成第三特征图案和第四特征图案;
(c2)在第三和第四特征图案中分别电镀铜,在第一线路层上形成与第一散热线路层导通的第一散热铜柱、与第一导电线路层导通的第一导电铜柱和与第一散热线路层导通的第一牺牲铜柱,在第二线路层上形成与第二散热线路层导通的第二散热铜柱、与第二导电线路层导通的第二导电铜柱和与所述第二散热线路层导通的第二牺牲铜柱;
(c3)移除第三和第四光刻胶层,并蚀刻暴露的第一种子层和第二种子层;
(c4)在中间介质层的上下表面上层压介电材料,形成覆盖第一散热铜柱、第一导电铜柱和第一牺牲铜柱的第一介质层以及覆盖第二散热铜柱、第二导电铜柱和第二牺牲铜柱的第二介质层;
(c5)减薄第一和第二介质层,分别暴露出第一散热铜柱、第一导电铜柱和第一牺牲铜柱的端部以及第二散热铜柱、第二导电铜柱和第二牺牲铜柱的端部。
在一些实施方案中,其中步骤(d)包括:
(d1)在第一介质层和第二介质层的外表面上分别形成第三种子层和第四种子层;
(d2)在第三种子层上施加第五光刻胶层,曝光显影形成第五特征图案;在第四种子层上施加第六光刻胶层,曝光显影形成第六特征图案;
(d3)在第五特征图案中电镀铜形成包括第一打线凸块、第一散热凸块和第一导电凸块的第一凸块层,在第六特征图案中电镀铜形成包括第二打线凸块、第二散热凸块和第二导电凸块的第二凸块层;
(d4)移除第五和第六光刻胶层,并蚀刻暴露的第三种子层和第四种子层。
在一些实施方案中,其中步骤(d)还包括:
(d5)在第一凸块层和第二凸块层上分别形成第一阻焊层和第二阻焊层,并且在第一打线凸块、第一散热凸块和第一导电凸块上以及第二打线凸块、第二散热凸块和第二导电凸块上形成暴露的阻焊开窗。
在一些实施方案中,其中步骤(e)还包括:
(e1)在第一凸块层和第二凸块层上分别施加第七和第八光刻胶层,曝光显影形成暴露出第一牺牲铜柱的第七特征图案和第二牺牲铜柱的第八特征图案;
(e2)蚀刻第一牺牲铜柱和第二牺牲铜柱,形成暴露出第一散热线路层的第一凹槽和暴露出第二散热线路层的第二凹槽;
(e3)移除第七和第八光刻胶层并对暴露出的金属表面进行金属表面处理。
在一些实施方案中,其中所述金属表面处理包括在暴露的金属表面镀覆镍钯金、镍金、银或锡。
在一些实施方案中,其中步骤(f)还包括:
(f1)在第一凹槽中通过导热胶将第一芯片贴装于第一散热线路层上,在第二凹槽中通过导热胶将第二芯片贴装于第二散热线路层上;
(f2)将第一芯片的触点与第一打线凸块打线连接,将第二芯片的触点与第二打线凸块打线连接。
附图说明
为了更好地理解本发明并示出本发明的实施方式,以下纯粹以举例的方式参照附图。
具体参照附图时,必须强调的是特定的图示是示例性的并且目的仅在于说明性地讨论本发明的优选实施方案,并且基于提供被认为是对于本发明的原理和概念方面的描述最有用和最易于理解的图示的原因而被呈现。就此而言,没有试图将本发明的结构细节以超出对本发明基本理解所必须的详细程度来图示;参照附图的说明使本领域技术人员认识到本发明的几种形式可如何实际体现出来。在附图中:
图1为现有技术中的一种多芯片并排式封装结构的截面示意图;
图2为根据本发明的一个实施方案的双面开窗封装结构的截面示意图;
图3(a)~3(r)示出图2所示的双面开窗封装结构的制造方法的各步骤中间结构的截面示意图。
具体实施方式
参照图2,示出双面开窗封装结构100的截面示意图。封装结构100包括中间介质层101及在中间介质层101上下表面对称设置的第一介质层102和第二介质层103,中间介质层101、第一介质层102及第二介质层103包括聚酰亚胺、环氧树脂、双马来酰亚胺三嗪树脂、聚丙烯酸酯树脂或它们的组合。
中间介质层101内设置有沿高度方向贯穿中间介质层101的中间散热铜柱1015和中间导电铜柱1016。中间介质层101内设置有至少一个散热铜柱1015和至少一个中间导电铜柱1016,中间散热铜柱1015用于封装结构中堆叠芯片的共同散热,中间导电铜柱1016用于中间介质层101与第一介质层102和第二介质层103之间的导通连接。
第一介质层102与中间介质层101接触的内表面设置有第一散热线路层1023和第一导电线路层1024,第二介质层103与中间介质层101接触的内表面设置有第二散热线路层1033和第二导电线路层1034,第一导电线路层1024和第二导电线路层1034通过中间导电铜柱1016导通连接,第一散热线路层1023和第二散热线路层1033通过中间散热铜柱1015导通连接,第一散热线路层1023和第二散热线路层1033外分别设置有第一凹槽1029和第二凹槽1039,第一凹槽1029和第二凹槽1039内分别贴装有第一芯片1020和第二芯片1030,第一芯片1020和第二芯片1030通过与第一散热线路层1023、第二散热线路层1033以及中间散热铜柱1015连接实现共同散热。第一芯片1020和第二芯片1030分别通过高导热胶粘贴于第一凹槽1029和第二凹槽1039的底部。
第一凹槽1029和第二凹槽1039在高度方向对称设置,可以实现双面封装,拓展应用场景,同时有效缩小封装体空间,实现封装体小型化。第一芯片1020和第二芯片1030立体堆叠设置,第一芯片1020与第一散热线路层1023接触,第二芯片1030与第二散热线路层1033接触,第一芯片1020与第二芯片1030分别直接传输至第一散热线路层1023和第二散热线路层1033,然后第一散热线路层1023和第二散热线路层1033将热量传输至中间散热铜柱1015,实现第一芯片1020与第二芯片1030的共同散热。
第一介质层102内和第二介质层103内还分别设置有第一散热铜柱1026和第二散热铜柱1036,第一介质层102外和第二介质层103外分别设置有第一散热凸块1042和第二散热凸块1052,第一散热铜柱1026将第一散热线路层1023和第一散热凸块1042导通连接,第二散热铜柱1036将第二散热线路层1033和第二散热凸块1052导通连接。第一介质层102内设置有至少一个第一散热铜柱1026,第二介质层103内设置有至少一个第二散热铜柱1036。中间散热铜柱1015将芯片产生的热量分别传输给第一散热铜柱1026和第二散热铜柱1036,然后进一步分别传输至第一散热凸块1042和第二散热凸块1052,从而实现将芯片产生的热量传递到外层,进行快速散热。
第一介质层102内和第二介质层103内还分别设置有第一导电铜柱1027和第二导电铜柱1037,第一介质层102外和第二介质层103外分别设置有第一导电凸块1043和第二导电凸块1053,第一导电铜柱1027将第一导电线路层1024和第一导电凸块1043导通,第二导电铜柱1037将第二导电线路层1034和第二导电凸块1053导通。第一介质层102内设置有至少一个第一导电铜柱1027,第二介质层103内设置有至少一个第二导电铜柱1037,中间导电铜柱1016、第一导电铜柱1027和第二导电铜柱1037共同实现中间介质层101、第一介质层102及第二介质层103的导通。
第一介质层102外和第二介质层103外分别设置有第一打线凸块1041和第二打线凸块1051,第一芯片1020和第一打线凸块1041打线连接,第二芯片1030和第二打线凸块1051打线连接。芯片设置在凹槽内,芯片与打线凸块垂直距离减小,缩短打线长度降低寄生电阻和寄生电感,提升电性能,同时提升打线的可靠性。
第一介质层102外和第二介质层103外分别设置有第一塑封层1044和第二塑封层1054,第一塑封层1044完全填充第一芯片1020与第一凹槽1029之间的间隙,第二塑封层1054完全填充第二芯片1030与第二凹槽1039之间的间隙。塑封层完全填充芯片与凹槽之间的间隙,以使芯片封装更加牢固。
如图2所示,封装结构100包括在第一打线凸块1041、第一散热凸块1042和第一导通凸块1043外形成第一阻焊层106,在第二打线凸块1051、第二散热凸块1052和第二导通凸块1053外形成第二阻焊层107。第一阻焊层106和第二阻焊层107内分别设置有阻焊开窗。
如图2所示,还可以在第二阻焊层107外通过焊盘焊接201PCB主板109。
参照图3(a)~3(r),示出图2的双面开窗封装结构100的制造方法的各个步骤的中间结构的截面示意图。
所述制造方法包括如下步骤:准备临时承载板1011—步骤(a),如图3(a)所示。临时承载板可以是表面施加有分离层的任意金属板或玻璃基板,例如铜板、铝板、不锈钢板或铝合金板等,也可以是牺牲铜箔或表面覆铜板。优选地,本实施例中的临时承载板为在绝缘层两面分别覆有双层铜箔的双层覆铜板,由于双层铜箔是物理压合在一起的,因此易于分离并且可以双面同时增层。如图3(a)所示,临时承载板1011包括绝缘层110,自绝缘层110往外依次设置的第一铜层111、第二铜层112及保护层113;第一铜层111和第二铜层112采用铜箔物理压合而成,第一铜层111和第二铜层112之间为后续工序中的分板面,保护层113可以通过电镀金属形成,保护层113的材料可以选自钛、镍、钨中的至少其一,具体不做限定。第一铜层111、第二铜层112及防护层113的厚度分别可以调节,优选第一铜层111的厚度为18μm,第二铜层112的厚度为3μm,保护层113的厚度为3~10μm。需要说明的是,该临时承载板为对称结构,在实际制作中,可在绝缘层110的上下侧同时进行增层,通过后期分板可得到2张基板,基板可以是网格状的矩阵阵列,包含若干个单元。
接着,在临时承载板1011的保护层113的表面上形成中间金属种子层1013—步骤(b),如图3(b)所示。通常,可以在临时承载板1011的上下表面分别镀镍制作保护层113,在保护层113的表面镀铜制作中间金属种子层1013;镍层可以在后续工序中对第二铜层112进行蚀刻时,对线路层和铜柱进行保护,防止过度蚀刻。保护层113和中间金属种子层1013的厚度可以根据实际需求确定;例如,保护层113的厚度可以为3μm,中间金属种子层1013的厚度可以为3μm。
然后,在中间金属种子层1013上施加中间光刻胶层1014,曝光显影形成中间特征图案—步骤(c),如图3(c)所示。
接着,在中间特征图案中电镀铜形成中间散热铜柱1015和中间导电铜柱1016,并移除中间光刻胶层1014—步骤(d),如图3(d)所示。中间散热铜柱1015和中间导电铜柱1016的厚度通常可以根据实际需求确定。
然后,在临时承载板1011上层压介电材料,形成覆盖中间散热铜柱1015和中间导电铜柱1016的中间介质层101—步骤(e),如图3(e)所示。通常,为了将中间散热铜柱1015和中间导电铜柱1016固定,并填充相邻中间散热铜柱1015及中间散热铜柱1015和中间导电铜柱1016之间的空隙,可以向中间散热铜柱1015和中间导电铜柱1016层压介电材料;进一步,为了保证介电材料填充完全,介电材料将中间散热铜柱1015和中间导电铜柱1016完全覆盖。介电材料通常可以包括带玻璃纤维的环氧树脂、聚酰亚胺、聚丙烯脂类或它们的组合。
接着,减薄中间介质层101,以暴露中间散热铜柱1015和中间导电铜柱1016的端部—步骤(f),如图3(f)所示。通常,可以通过磨板或等离子蚀刻的方式减薄介电材料。通过暴露中间散热铜柱1015和中间导电铜柱1016的端部,可以用于后续封装结构中堆叠设置的芯片实现共同散热。
然后,移除临时承载板1011,并蚀刻中间保护层113和中间金属种子层1013,形成中间介质层101—步骤(g),如图3(g)所示。通常,在层压介电材料使得中间散热铜柱1015和中间导电铜柱1016具有足够的刚性后,可以分离第一铜层111和第二铜层112以移除临时承载板1011;在移除临时承载板1011和第一铜层111后,可以进一步通过蚀刻第二铜层112、中间保护层113和中间金属种子层1013得到中间介质层101。
接着,在中间介质层101的上下表面分别施加第一种子层1021和第二种子层1031,在第一种子层1021上施加第一光刻胶层1022,曝光显影形成第一线路层图案,在第二种子层1031上施加第二光刻胶层1032,曝光显影形成第二线路层图案—步骤(h),如图3(h)所示。通常,可以通过化学沉铜或金属喷溅的方式在中间介质层101的上下表面分别施加第一种子层1021和第二种子层1031。
然后,在第一线路层图案中电镀铜形成第一散热线路层1023和第一导电线路层1024,在第二线路层图案中电镀铜形成第二散热线路层1033和第二导电线路层1034,去除第一光刻胶层1022和第二光刻胶层1032—步骤(i),如图3(i)所示。通常,第一散热线路层1023、第一导电线路层1024、第二散热线路层1033和第二导电线路层1034的厚度可以根据实际需求确定。第一散热线路层1023和第二散热线路层1033通过中间散热铜柱1015导通连接,第一导电线路层1024和第二导电线路层1034通过中间导电铜柱1016导通连接。
接着,在第一散热线路层1023表面制作第一保护层1025,在第二散热线路层1033表面制作第二保护层1035—步骤(j),如图3(j)所示。通常,包括以下子步骤:
在第一散热线路层1023和第一导电线路层1024的外表面上施加第九光刻胶层,曝光显影形成第九特征图案,在第二散热线路层1033和第二导电线路层1034的外表面上施加第十光刻胶层,曝光显影形成第十特征图案;
第九特征图案中电镀镍形成第一保护层1025,第十特征图案中电镀镍形成第二保护层1035,去除第九光刻胶层和第十光刻胶层。
然后,在第一散热线路层1023和第一导电线路层1024的外表面上分别形成与第一散热线路层1023导通的第一散热铜柱1026、与第一导电线路层1024导通的第一导电铜柱1027和与第一散热线路层1012导通的第一牺牲铜柱1028,在第二散热线路层外1033和第二导电线路层1034的表面上分别形成与第二散热线路层1033导通的第二散热铜柱1036、与第二导电线路层1034导通的第二导电铜柱1037和与第二散热线路层1033导通的第二牺牲铜柱1038—步骤(k),如图3(k)所示。通常,包括以下子步骤:
在第一散热线路层1023和第一导电线路层1024的外表面上再次施加第三光刻胶层,曝光显影形成第三特征图案;在第二散热线路层1033和第二导电线路层1034的外表面上再次施加第四光刻胶层,曝光显影形成第四特征图案;
在第三特征图案中电镀铜形成与第一散热线路层1023导通的第一散热铜柱1026、与第一导电线路层1024导通的第一导电铜柱1027和与第一散热线路层1012导通的第一牺牲铜柱1028,在第四特征图案中电镀铜形成与第二散热线路层1033导通的第二散热铜柱1036、与第二导电线路层1034导通的第二导电铜柱1037和与第二散热线路层1033导通的第二牺牲铜柱1038;
去除第三光刻胶层和第四光刻胶层,并蚀刻暴露的第一种子层和第二种子层。
接着,在中间介质层的上下表面上层压介电材料,形成覆盖第一散热铜柱1026、第一导电铜柱1027和第一牺牲铜柱1028的第一介质层102以及覆盖第二散热铜柱1036、第二导电铜柱1037和第二牺牲铜柱1038的第二介质层103,并减薄第一介质层102和第二介质层103,暴露第一散热铜柱1026、第一导电铜柱1027和第一牺牲铜柱1028的端部及第二散热铜柱1036、第二导电铜柱1037和第二牺牲铜柱1038的端部—步骤(l),如图3(l)所示。通常,通过第一介质层102、第二介质层103中分别设置散热线路层,同时在中间介质层101、第一介质层102、第二介质层103中分别设置散热铜柱,可以将芯片产生的热量传递到外层,进行快速散热。
然后,在第一介质层102的外表面上分别形成包括第一打线凸块1041、第一散热凸块1042和第一导电凸块1043的第一凸块层,在第二介质层103的外表面上分别形成包括第二打线凸块1051、第二散热凸块1052和第二导电凸块1053的第二凸块层—步骤(m),如图3(m)所示。通常,包括以下子步骤:
分别在第一介质层102外和第二介质层103的外表面上形成第三种子层和第四种子层;
在第三种子层上施加第五光刻胶层,并曝光显影形成第五特征图案,在第四种子层上施加第六光刻胶层,并曝光显影形成第六特征图案;
在第五特征图案中电镀铜形成包括第一打线凸块1041、第一散热凸块1042和第一导电凸块1043的第一凸块层,在第六特征图案中电镀铜形成包括第二打线凸块1051、第二散热凸块1052和第二导电凸块1053的第二凸块层;
去除第六五光刻胶层和第六光刻胶层,并蚀刻第三种子层和第四种子层。
通常,第一导电线路层1024与第一导电凸块1043通过第一导电铜柱1027导通连接,第一散热线路层1023与第一散热凸块1042通过第一散热铜柱1026导通连接,第二导电线路层1034与第二导电凸块1053通过第二导电铜柱1037导通连接,第二散热线路层1033和第二散热凸块1052通过第二散热铜柱1036导通连接。
接着,在包括第一打线凸块1041、第一散热凸块1042和第一导电凸块1043的第一凸块层上形成第一阻焊层106,在包括第二打线凸块1051、第二散热凸块1052和第二导电凸块1053的第二凸块层上形成第二阻焊层107,并且在第一打线凸块1041、第一散热凸块1042和第一导电凸块1043上以及第二打线凸块1051、第二散热凸块1052和第二导电凸块1053上形成暴露的阻焊开窗—步骤(n),如图3(n)所示。
然后,分别蚀刻第一牺牲铜柱1028和第二牺牲铜柱1038,形成暴露出第一散热线路层1026的第一凹槽1029和暴露出第二散热线路层1036的第二凹槽1039—步骤(o),如图3(o)所示。通常,包括以下子步骤:
在第一打线凸块1041、第一散热凸块1042和第一导电凸块1043上施加第七光刻胶层,曝光显影形成暴露出第一牺牲铜柱1028的第七特征图案,在第二打线凸块1051、第二散热凸块1052和第二导电凸块1053上施加第八光刻胶层,曝光显影形成暴露出第二牺牲铜柱1038的第八特征图案;
分别蚀刻第一牺牲铜柱1028和第二牺牲铜柱1038,并分别蚀刻第一保护层1025和第二保护层1035,形成暴露出第一散热线路层1023的第一凹槽1029和暴露出第二散热线路层1033的第二凹槽1039;
移除第七光刻胶层和第八光刻胶,并对暴露出的金属表面进行金属表面处理。
通常,金属表面处理可以包括在暴露的金属表面镀覆镍钯金、镍金、银或锡。通过在第一介质层102和第二介质层103内分别设置凹槽,可以实现双面封装,拓展应用场景的同时,有效缩小封装体空间,实现封装体小型化。同时,凹槽可以有效缩短芯片与打线凸块的垂直距离,缩短打线长度,降低寄生电阻和寄生电感,提升电性能,同时提升打线的可靠性。
接着,分别在第一凹槽1029和第二凹槽1039内贴装第一芯片1020和第二芯片1030,并使第一芯片1020的背面导热接触第一散热线路层1023,第二芯片1030的背面导热接触第二散热线路层1033,并且使得第一芯片1020与第一打线凸块1041打线连接,第二芯片1030与第二打线凸块1051打线连接—步骤(p),如图3(p)所示。通常,包括以下子步骤:
在第一凹槽1029中通过导热胶108将第一芯片1020贴装于第一散热线路层1023上,在第二凹槽1039中通过导热胶108将第二芯片1030贴装于第二散热线路层1033上;
将第一芯片1020的触点与第一打线凸块1041打线连接,将第二芯片1030的触点与第二打线凸块1051打线连接。
通常,将芯片贴于凹槽底部时,可以首先将高导热胶108分别贴于第一凹槽1029和第二凹槽1039的底部,然后将第一芯片1020和第二芯片1030分别贴于高导热胶108的表面;也可以首先将高导热胶108分别贴于第一芯片1020和第二芯片1030的底部,然后将第一芯片1020和第二芯片1030分别贴于第一凹槽1029和第二凹槽1039的底部。
然后,在第一凹槽1029中施加塑封材料形成第一塑封层1044以塑封第一芯片1020,在第二凹槽1039中施加塑封材料形成第二塑封层1054以塑封第二芯片1030—步骤(q),如图3(q)所示。通常,通过在第一芯片1020与第一凹槽1029之间的间隙内及第二芯片1030与第二凹槽1039之间的间隙内完全填充塑封料,使得芯片封装更加牢固。
最后,将第二阻焊层107焊接至201PCB主板109—步骤(r),如图3(r)所示。
本领域技术人员将会认识到,本发明不限于上下文中具体图示和描述的内容。而且,本发明的范围由所附权利要求限定,包括上文所述的各个技术特征的组合和子组合以及其变化和改进,本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。
在权利要求书中,术语“包括”及其变体例如“包含”、“含有”等是指所列举的组件被包括在内,但一般不排除其他组件。
Claims (20)
1.一种双面开窗封装结构,包括中间介质层及在所述中间介质层上下表面对称设置的第一介质层和第二介质层,所述中间介质层内设置有沿高度方向贯穿所述中间介质层的中间散热铜柱和中间导电铜柱,所述第一介质层和所述第二介质层与所述中间介质层接触的内表面分别设置有第一散热线路层和第一导电线路层及第二散热线路层和第二导电线路层,所述第一导电线路层和所述第二导电线路层通过所述中间导电铜柱导通连接,所述第一散热线路层和所述第二散热线路层通过所述中间散热铜柱导通连接,所述第一散热线路层和所述第二散热线路层的外表面上分别设置有第一凹槽和第二凹槽,在所述第一凹槽和所述第二凹槽内分别贴装第一芯片和第二芯片,所述第一芯片和所述第二芯片通过由所述中间散热铜柱导通的所述第一散热线路层和所述第二散热线路层实现共同散热。
2.根据权利要求1所述的双面开窗封装结构,其中所述第一介质层内和所述第二介质层内还分别设置有第一散热铜柱和第二散热铜柱,所述第一介质层的外表面上和所述第二介质层的外表面上分别设置有第一散热凸块和第二散热凸块,所述第一散热铜柱将所述第一散热线路层和所述第一散热凸块导通,所述第二散热铜柱将所述第二散热线路层和所述第二散热凸块导通。
3.根据权利要求1所述的双面开窗封装结构,其中所述第一介质层内和所述第二介质层内还分别设置有第一导电铜柱和第二导电铜柱,所述第一介质层的外表面上和所述第二介质层的外表面上分别设置有第一导电凸块和第二导电凸块,所述第一导电铜柱将所述第一导电线路层和所述第一导电凸块导通,所述第二导电铜柱将所述第二导电线路层和所述第二导电凸块导通。
4.根据权利要求1所述的双面开窗封装结构,其中所述第一介质层的外表面上和所述第二介质层的外表面上分别设置有第一打线凸块和第二打线凸块,所述第一芯片和所述第一打线凸块打线连接,所述第二芯片和所述第二打线凸块打线连接。
5.根据权利要求1所述的双面开窗封装结构,其中所述第一介质层的外表面上和所述第二介质层的外表面上分别设置有第一塑封层和第二塑封层,所述第一塑封层完全填充所述第一芯片与所述第一凹槽之间的间隙,所述第二塑封层完全填充所述第二芯片与所述第二凹槽之间的间隙。
6.根据权利要求1所述的双面开窗封装结构,其中所述中间介质层、所述第一介质层及所述第二介质层包括聚酰亚胺、环氧树脂、双马来酰亚胺三嗪树脂、聚丙烯酸酯树脂或它们的组合。
7.一种双面开窗封装结构的制造方法,包括如下步骤:
(a)在临时承载板上形成中间介质层,并且在中间介质层中形成沿高度方向贯穿所述中间介质层的中间散热铜柱和中间导电铜柱;
(b)在所述中间介质层的上下表面上分别形成第一线路层和第二线路层,其中所述第一线路层包括第一散热线路层和第一导电线路层,所述第二线路层包括第二散热线路层和第二导电线路层;
(c)在所述第一线路层和所述第二线路层的外表面上分别形成第一介质层和第二介质层,其中在所述第一介质层中形成与第一散热线路层导通的第一散热铜柱、与第一导电线路层导通的第一导电铜柱和与第一散热线路层导通的第一牺牲铜柱,在所述第二介质层中形成与第二散热线路层导通的第二散热铜柱、与第二导电线路层导通的第二导电铜柱和与第二散热线路层导通的第二牺牲铜柱;
(d)在所述第一介质层的外表面上分别形成包括第一打线凸块、第一散热凸块和第一导电凸块的第一凸块层,在所述第二介质层的外表面上分别形成包括第二打线凸块、第二散热凸块和第二导电凸块的第二凸块层,其中所述第一散热凸块导通连接所述第一散热铜柱,所述第一导电凸块导通连接所述第一导电铜柱;所述第二散热凸块导通连接所述第二散热铜柱,所述第二导电凸块导通连接所述第二导电铜柱;
(e)分别蚀刻所述第一牺牲铜柱和所述第二牺牲铜柱,形成暴露出第一散热线路层的第一凹槽和暴露出第二散热线路层的第二凹槽;
(f)在所述第一凹槽和所述第二凹槽内分别贴装第一芯片和第二芯片,使得所述第一芯片的背面导热接触所述第一散热线路层,所述第二芯片的背面导热接触所述第二散热线路层,并且使得所述第一芯片与所述第一打线凸块打线连接,所述第二芯片与所述第二打线凸块打线连接;
(g)在所述第一凹槽和所述第二凹槽中施加塑封料形成第一塑封层和第二塑封层,以塑封所述第一芯片和所述第二芯片。
8.根据权利要求7所述的制造方法,其中步骤(a)包括:
(a1)在所述临时承载板的至少一侧上形成中间金属种子层;
(a2)在所述中间金属种子层上施加中间光刻胶层,曝光显影形成中间特征图案;
(a3)在所述中间特征图案中电镀铜形成中间散热铜柱和中间导电铜柱,并移除所述中间光刻胶层;
(a4)在所述临时承载板上层压介电材料,形成覆盖所述中间散热铜柱和中间导电铜柱的中间介质层;
(a5)减薄所述中间介质层,以暴露出所述中间散热铜柱和所述中间导电铜柱的端部;
(a6)移除所述临时承载板,并蚀刻所述中间金属种子层。
9.根据权利要求8所述的制造方法,其中所述临时承载板包括表面施加有分离层的金属板或玻璃基板、牺牲铜箔或表面覆铜板。
10.根据权利要求9所述的制造方法,其中所述临时承载板包括在绝缘层两面分别覆有双层铜箔的双层覆铜板,其中所述双层铜箔物理压合在一起。
11.根据权利要求10所述的制造方法,其中在所述临时承载板的双层铜箔上施加镍层,并且在所述镍层上形成中间金属种子层。
12.根据权利要求8所述的制造方法,其中所述介电材料包括聚酰亚胺、环氧树脂、双马来酰亚胺三嗪树脂、聚丙烯酸酯树脂或它们的组合。
13.根据权利要求8所述的制造方法,其中步骤(a5)包括通过磨板或等离子蚀刻的方式减薄所述中间介质层。
14.根据权利要求7所述的制造方法,其中步骤(b)包括:
(b1)在中间介质层的上下表面上分别施加第一种子层和第二种子层;
(b2)在第一种子层上施加第一光刻胶层并图案化形成第一线路层图案,在第二种子层上施加第二光刻胶层并图案化形成第二线路层图案;
(b3)在第一和第二线路层图案中电镀铜形成第一线路层和第二线路层,其中所述第一线路层包括第一散热线路层和第一导电线路层,所述第二线路层包括第二散热线路层和第二导电线路层;
(b4)移除第一和第二光刻胶层。
15.根据权利要求7所述的制造方法,其中步骤(c)包括:
(c1)在第一线路层和第二线路层的外表面上分别施加第三和第四光刻胶层,曝光显影形成第三特征图案和第四特征图案;
(c2)在第三和第四特征图案中分别电镀铜,在第一线路层上形成与第一散热线路层导通的第一散热铜柱、与第一导电线路层导通的第一导电铜柱和与第一散热线路层导通的第一牺牲铜柱,在第二线路层上形成与第二散热线路层导通的第二散热铜柱、与第二导电线路层导通的第二导电铜柱和与所述第二散热线路层导通的第二牺牲铜柱;
(c3)移除第三和第四光刻胶层,并蚀刻暴露的第一种子层和第二种子层;
(c4)在中间介质层的上下表面上层压介电材料,形成覆盖第一散热铜柱、第一导电铜柱和第一牺牲铜柱的第一介质层以及覆盖第二散热铜柱、第二导电铜柱和第二牺牲铜柱的第二介质层;
(c5)减薄第一和第二介质层,分别暴露出第一散热铜柱、第一导电铜柱和第一牺牲铜柱的端部以及第二散热铜柱、第二导电铜柱和第二牺牲铜柱的端部。
16.根据权利要求7所述的制造方法,其中步骤(d)包括:
(d1)在第一介质层和第二介质层的外表面上分别形成第三种子层和第四种子层;
(d2)在第三种子层上施加第五光刻胶层,曝光显影形成第五特征图案;在第四种子层上施加第六光刻胶层,曝光显影形成第六特征图案;
(d3)在第五特征图案中电镀铜形成包括第一打线凸块、第一散热凸块和第一导电凸块的第一凸块层,在第六特征图案中电镀铜形成包括第二打线凸块、第二散热凸块和第二导电凸块的第二凸块层;
(d4)移除第五和第六光刻胶层,并蚀刻暴露的第三种子层和第四种子层。
17.根据权利要求16所述的制造方法,其中步骤(d)还包括:
(d5)在第一凸块层和第二凸块层上分别形成第一阻焊层和第二阻焊层,并且在第一打线凸块、第一散热凸块和第一导电凸块上以及第二打线凸块、第二散热凸块和第二导电凸块上形成暴露的阻焊开窗。
18.根据权利要求7所述的制造方法,其中步骤(e)还包括:
(e1)在第一凸块层和第二凸块层上分别施加第七和第八光刻胶层,曝光显影形成暴露出第一牺牲铜柱的第七特征图案和第二牺牲铜柱的第八特征图案;
(e2)蚀刻第一牺牲铜柱和第二牺牲铜柱,形成暴露出第一散热线路层的第一凹槽和暴露出第二散热线路层的第二凹槽;
(e3)移除第七和第八光刻胶层并对暴露出的金属表面进行金属表面处理。
19.根据权利要求18所述的制造方法,其中所述金属表面处理包括在暴露的金属表面镀覆镍钯金、镍金、银或锡。
20.根据权利要求7所述的制造方法,其中步骤(f)还包括:
(f1)在第一凹槽中通过导热胶将第一芯片贴装于第一散热线路层上,在第二凹槽中通过导热胶将第二芯片贴装于第二散热线路层上;
(f2)将第一芯片的触点与第一打线凸块打线连接,将第二芯片的触点与第二打线凸块打线连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011258854.1A CN112103258B (zh) | 2020-11-12 | 2020-11-12 | 一种双面开窗封装结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011258854.1A CN112103258B (zh) | 2020-11-12 | 2020-11-12 | 一种双面开窗封装结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112103258A true CN112103258A (zh) | 2020-12-18 |
CN112103258B CN112103258B (zh) | 2021-03-09 |
Family
ID=73785107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011258854.1A Active CN112103258B (zh) | 2020-11-12 | 2020-11-12 | 一种双面开窗封装结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112103258B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113314425A (zh) * | 2021-04-30 | 2021-08-27 | 珠海越亚半导体股份有限公司 | 具有导通柱和内埋线路的基板及其制作方法 |
CN113675158A (zh) * | 2021-07-06 | 2021-11-19 | 珠海越亚半导体股份有限公司 | 循环冷却嵌埋封装基板及其制作方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1409435A (zh) * | 2001-09-26 | 2003-04-09 | 株式会社日立制作所 | 高频模块 |
CN1905223A (zh) * | 2006-08-07 | 2007-01-31 | 陈盈君 | 一种使用热电分离设计的低温共烧陶瓷的led光源封装结构 |
CN101594730A (zh) * | 2008-05-26 | 2009-12-02 | 全懋精密科技股份有限公司 | 具有导热结构的电路板 |
US20100330747A1 (en) * | 2007-07-24 | 2010-12-30 | Samsung Electro-Mechanics Co., Ltd. | Method of fabricating semiconductor plastic package |
CN102300397A (zh) * | 2011-06-30 | 2011-12-28 | 深南电路有限公司 | 金属基电路板及其制造方法 |
US20190116670A1 (en) * | 2017-10-13 | 2019-04-18 | Qorvo Us, Inc. | Laminate-based package with internal overmold |
CN110010498A (zh) * | 2018-10-10 | 2019-07-12 | 浙江集迈科微电子有限公司 | 一种侧面散热的密闭型系统级封装工艺 |
-
2020
- 2020-11-12 CN CN202011258854.1A patent/CN112103258B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1409435A (zh) * | 2001-09-26 | 2003-04-09 | 株式会社日立制作所 | 高频模块 |
CN1905223A (zh) * | 2006-08-07 | 2007-01-31 | 陈盈君 | 一种使用热电分离设计的低温共烧陶瓷的led光源封装结构 |
US20100330747A1 (en) * | 2007-07-24 | 2010-12-30 | Samsung Electro-Mechanics Co., Ltd. | Method of fabricating semiconductor plastic package |
CN101594730A (zh) * | 2008-05-26 | 2009-12-02 | 全懋精密科技股份有限公司 | 具有导热结构的电路板 |
CN102300397A (zh) * | 2011-06-30 | 2011-12-28 | 深南电路有限公司 | 金属基电路板及其制造方法 |
US20190116670A1 (en) * | 2017-10-13 | 2019-04-18 | Qorvo Us, Inc. | Laminate-based package with internal overmold |
CN110010498A (zh) * | 2018-10-10 | 2019-07-12 | 浙江集迈科微电子有限公司 | 一种侧面散热的密闭型系统级封装工艺 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113314425A (zh) * | 2021-04-30 | 2021-08-27 | 珠海越亚半导体股份有限公司 | 具有导通柱和内埋线路的基板及其制作方法 |
CN113314425B (zh) * | 2021-04-30 | 2023-12-26 | 珠海越亚半导体股份有限公司 | 具有导通柱和内埋线路的基板及其制作方法 |
CN113675158A (zh) * | 2021-07-06 | 2021-11-19 | 珠海越亚半导体股份有限公司 | 循环冷却嵌埋封装基板及其制作方法 |
CN113675158B (zh) * | 2021-07-06 | 2024-01-05 | 珠海越亚半导体股份有限公司 | 循环冷却嵌埋封装基板及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN112103258B (zh) | 2021-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101653856B1 (ko) | 반도체 장치 및 그 제조방법 | |
US7669320B2 (en) | Coreless cavity substrates for chip packaging and their fabrication | |
US10177130B2 (en) | Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener | |
KR100800478B1 (ko) | 적층형 반도체 패키지 및 그의 제조방법 | |
JP5524322B2 (ja) | 高密度コンタクトを有するリードレス集積回路パッケージ及びその製造方法 | |
CN110034072B (zh) | 半导体封装及其制造方法 | |
TWM589898U (zh) | 晶片結構 | |
TW200529338A (en) | Semiconductor device and its manufacturing method | |
US20080230892A1 (en) | Chip package module | |
JP2005209689A (ja) | 半導体装置及びその製造方法 | |
US8399294B2 (en) | Semiconductor package for discharging heat and method for fabricating the same | |
EP3147942B1 (en) | Semiconductor package, semiconductor device using the same and manufacturing method thereof | |
JPH05211275A (ja) | 半導体装置及びその製造方法 | |
CN107818954B (zh) | 半导体封装件、制造其的方法以及电子装置模块 | |
CN112103258B (zh) | 一种双面开窗封装结构及其制造方法 | |
US20040124516A1 (en) | Circuit device, circuit module, and method for manufacturing circuit device | |
CN114512790A (zh) | 天线封装结构及天线封装结构制造方法 | |
JP4379693B2 (ja) | 半導体装置およびその製造方法 | |
TW201705426A (zh) | 樹脂密封型半導體裝置及其製造方法 | |
KR20150043135A (ko) | 금속막을 포함한 인쇄회로기판 및 그것을 포함한 반도체 패키지 | |
CN210692484U (zh) | 天线封装结构 | |
KR20010063236A (ko) | 적층 패키지와 그 제조 방법 | |
CN111710672A (zh) | 一种半导体封装件及其制备方法 | |
CN215266271U (zh) | 基于铜箔载板的正反面芯片集成封装结构 | |
WO2022012523A1 (zh) | 半导体封装方法及半导体封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |