CN113314425B - 具有导通柱和内埋线路的基板及其制作方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 18
- 239000011889 copper foil Substances 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 238000009713 electroplating Methods 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 5
- 239000007788 liquid Substances 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 239000011651 chromium Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 229910052720 vanadium Inorganic materials 0.000 claims description 3
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims description 3
- 238000003801 milling Methods 0.000 claims 1
- 238000011161 development Methods 0.000 description 7
- 238000005553 drilling Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920001955 polyphenylene ether Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
本公开提供一种具有导通柱和内埋线路的基板及其制作方法。具体地，所述基板包括介质层以及内埋于所述介质层内的第一线路、导通柱和第二线路；其中，第一线路和所述第二线路分别位于所述介质层的两侧且均露出一个表面；所述导通柱连接所述第一线路和第二线路。
Description
技术领域
本公开涉及半导体封装技术领域，尤其涉及具有导通柱和内埋线路的基板及其制作方法。
背景技术
随着电子技术的日益发展，电子产品的性能要求越来越高，导致电子元件及线路板基板线路越来越复杂；同时要求电子产品尺寸越来越小，越来越薄。因此电子元件及线路板基板线路集成化、小型化、多功能化是必然趋势。这就要求作为元器件载体的线路板有更小的线宽、线距以及导通孔/柱；同时高频信号的传输以及对传输信号完整度的要求均对电路板的线路阻抗设计提出了更高的要求，对应的线路图形应该有更小的侧蚀、更少的缺陷、更好的完整度以及与绝缘层之间更高的结合力。
发明内容
有鉴于此，本公开的实施方案涉及提出一种具有导通柱和内埋线路的基板及其制作方法的解决方案。
在第一方面中，本公开提供了一种具有导通柱和内埋线路的基板的制作方法，包括如下步骤：
(a)在临时承载板的表面施加第一种子层；
(b)在所述第一种子层的表面施加光阻层并图案化；
(c)在所述光阻层的图案中电镀金属形成第一线路；
(d)去除所述光阻层暴露出所述第一线路；
(e)在所述第一种子层和所述第一线路上施加第一感光介质层并图案化；
(f)在所述第一感光介质层的表面施加第二种子层；
(g)在第一感光介质层的图案中电镀形成第一金属层；
(h)减薄所述第一金属层至暴露出所述第二种子层，并移除所述第二种子层形成导通柱；
(i)在所述第一感光介质层和所述导通柱上施加第二感光介质层并图案化；
(j)在所述第二感光介质层的表面施加第三种子层；
(k)在所述第二感光介质层的图案中电镀金属形成第二金属层；
(l)减薄所述第二金属层至暴露出所述第三种子层，并移除所述第三种子层形成第二线路；
(m)移除所述临时承载板和所述第一种子层。
在一些实施例中，所述临时承载板包括两面分别压覆有双层铜箔的承载板。
在一些实施例中，步骤(a)包括在所述临时承载板的表面施加蚀刻阻挡层，在所述蚀刻阻挡层上施加所述第一种子层。
在一些实施例中，所述蚀刻阻挡层选自钛、镍、钒、铝、钨、铬、银和金中的至少一种。
在一些实施例中，所述蚀刻阻挡层为镍层。
在一些实施例中，所述第一线路的厚度不大于所述光阻层的厚度。
在一些实施例中，所述第一或第二感光介质层的施加包括压合干模型感光介质或涂覆液态感光介质。
在一些实施例中，所述第一线路、所述第二线路的线宽和线距不大于10μm。
在一些实施例中，所述导通柱的直径不大于20μm。
在一些实施例中，所述第一、第二和第三种子层包括铜层。
在一些实施例中，步骤(h)包括通过磨板和/或蚀刻的方式减薄所述第一金属层和移除所述第二种子层；和/或
步骤(l)包括通过磨板和/或蚀刻的方式减薄所述第二金属层和移除所述第三种子层。
在一些实施例中，步骤(m)包括：
分离所述双层铜箔移除所述承载板；以及
在移除所述承载板后，蚀刻移除所述第一种子层。
在一些实施例中，步骤(b)～步骤(e)替换为如下步骤：
(b1)在所述第一种子层的表面施加第一感光介质下子层并图案化；
(c1)所述第一感光介质下子层的图案中电镀金属形成第一线路；
(d1)在所述第一感光介质下子层和所述第一线路上施加第一感光介质上子层并图案化；其中，所述第一感光介质下子层和所述第一感光介质上子层属于第一感光介质层。
在一些实施例中，所述第一线路的厚度不大于所述第一感光介质下子层的厚度。
在另一方面，本公开提供一种前述任一方法制备得到的具有导通柱和内埋线路的基板。
在一些实施例中，所述的基板包括包括介质层以及内埋于所述介质层内的第一线路、导通柱和第二线路；其中，所述第一线路和所述第二线路分别位于所述介质层的两侧且其表面与所述介质层齐平；所述导通柱连接所述第一线路和第二线路。
从上面所述可以看出，本公开提供的具有导通柱和内埋线路的基板的制作方法能够利用高解析感光介质材料实现精细线路的制作，通过将精细线路内埋于介质层中，能够有效解决常规技术中因线路突出于介质表面而发生侧蚀导致精细线路完整性不足的问题，保障线路对信号的完整、稳定传输；通过将精细线路内埋于介质层中并使线路的底面和侧面均通过种子层与介质层进行结合，可以增加精细线路与介质层之间的结合面积，并确保结合力满足工艺需求。此外，利用高解析感光介质材料能够制备微小导通柱，能够满足微小导通柱加工需求，克服了机械钻孔和镭射钻孔的孔径极限。
附图说明
为了更清楚地说明本公开或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是具有导通柱和内埋线路的基板的截面示意图；
图2(a)～2(n)示出图1所示具有导通柱和内埋线路的基板的制作步骤的截面示意图；
图3(a)～3(c)示出图1所示具有导通柱和内埋线路的基板的另一种可替代制作步骤的部分截面示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
需要说明的是，除非另外定义，本公开实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
相关技术方案中，电路板精细线路的制作方法主要有两种：减成法和加成法。减成法是发展最早、最传统的加工方法，应用相对广泛。但在制作精细线路过程中，曝光、显影、蚀刻制程存在多种限制，如：干膜的解析度、结合力，曝光机的分辨率等，限制了最小线宽线距往更精细的方向发展，而蚀刻因子导致的线路侧蚀也成为减成法制作精细线路的又一瓶颈。而加成法的传统做法是在具有种子层的承载板上贴感光干膜、曝光、显影形成电镀阻挡层，再图形电镀形成线路，最后全板减铜蚀刻，去除种子层得到电镀产生的图形线路。该方法在去除种子层时，受蚀刻因子影响，蚀刻液会流向精细线路图形侧面，造成线路底部与侧面向内产生凹蚀，精细线路发生侧蚀，使得到的精细线路不完整。同时对于例如20μm以下的精细线路，由于线路与绝缘层单面结合，结合面积过低，导致线路与绝缘层的结合力难以满足需求，容易导致失效。
对于侧蚀，举例说明如下：如果设计精细线路的线宽为40μm，在制备过程中两侧分别存在10μm的侧蚀，则制备得到的精细线路的线宽至少为20μm，能够基本保持精细线路本身的完整性；而如果设计精细线路的线路低于20μm时，由于两侧可能存在各10μm的侧蚀，则制备得到的精细线路的完整性可能不足、不良率大幅提升。同时，精细线路与绝缘层单面接触的面积很小甚至悬空，难以满足工艺要求。
以上方法在实现线路层与层之间导通时，通常使用机械钻孔或者镭射钻孔，然后将所加工的孔金属化，来实现层与层之间导通。受限于机械钻孔、镭射钻孔的目前最小约40μm的开孔能力，难以适用于低于40μm的线宽，对于更小的导通孔/柱，目前没有很好的解决方案。
鉴于此，本公开提供一种具有导通柱和内埋线路的基板及其制备方法。图1示出具有导通柱和内埋线路的基板的截面示意图。基板100包括由感光介质材料构成的介质层104以及内埋于所述介质层104内的第一线路101、导通柱102和第二线路103；其中，第一线路101和所述第二线路103分别位于介质层104的两侧且暴露表面与介质层104齐平；导通柱102连接第一线路101和第二线路103。
与精细线路与介质层单面接触的技术方案易导致二者结合力不足而失效相比，本公开的第一线路101和第二线路103均有三个面内埋于介质层104的内部，因此即便线路具有微小线宽时，亦可显著增加精细线路和介质层104之间的结合力，保证其满足工艺对结合力的要求。
在一些实施例中，第一线路101和第二线路103的线宽不大于10μm，可为10μm以下，例如9μm、7μm。在一些实施例中，第一线路101和第二线路103的线距不大于10μm，可为10μm以下，例如9μm、7μm。在一些实施例中，导通柱102的直径不大于20μm，可为20μm以下，例如19μm、15μm、12μm。
在一些实施例中，介质层104包括依次层叠设置的第一感光介质层1041和第二感光介质层1042；第一感光介质层1041内埋第一线路101和导通柱102；第二感光介质层1042内埋第二线路103。通过层叠设置两个感光介质层，便于实现第一线路101、导通柱102和第二线路103的制备。
具有导通柱和内埋线路的基板可以通过以下的制作方法获得。
图2(a)～2(n)示出图1所示具有导通柱和内埋线路的基板的制作步骤的截面示意图。需要说明的是，本说明书附图中示出在临时承载板的两面同时制备基板。本领域技术人员能够理解，相比于在临时承载板的一面制备基板具有更高的效率。
参照图2(a)～2(n)，具有导通柱和内埋线路的基板的制作方法，包括：在临时承载板200的表面施加第一种子层—步骤(a)，如图2(a)～2(b)所示。通常，临时承载板200的厚度小于200μm，其为基板的制作过程提供刚性支撑。
在一些实施例中，请参阅图2(a)，所述临时承载板200包括两面各压覆有双层铜箔的承载板201。通常，所述双层铜箔包括第一铜箔202(例如厚度为18μm)和第二铜箔203(例如厚度为3μm)。第一铜箔202和第二铜箔203之间通过物理方式压合，便于进行分离。可选地，双层铜箔中厚度较小的铜箔远离承载板201，这样的方式，不仅能够满足后续剥离临时承载板200的需求，而且厚度较小的第二铜箔203更利于后续刻蚀操作，也有利于降低刻蚀成本。
在一些实施例中，请参阅图2(b)，步骤(a)包括在所述临时承载板200的表面施加蚀刻阻挡层204，在蚀刻阻挡层204上施加第一种子层205；其中蚀刻阻挡层204和第一种子层205的材料不同。通常，蚀刻阻挡层204用于在后续分板后蚀刻第二铜箔203时，保护基板上的精细线路和微小导通柱，防止过度蚀刻。第一种子层205则用作在临时承载板200上进行增层的种子层。
在一些实施例中，蚀刻阻挡层204选自钛、镍、钒、铝、钨、铬、银和金中的至少一种。可选地，蚀刻阻挡层204为镍层，第一种子层205为铜层。
需要说明的是，蚀刻阻挡层204和第一种子层205的厚度可以根据需要灵活设置。例如蚀刻阻挡层204包括镍，厚度3μm左右；第一种子层205包括铜，厚度1～3μm，例如2μm，1μm。
接着，在第一种子层205的表面施加光阻层206并图案化—步骤(b)，如图2(c)所示。作为示例，光阻层206可以通过贴膜或者涂覆的方式形成。图案化可以通过曝光、显影的方式实现。可选地，光阻层206为高解析光阻材料，其线路解析能力可达10μm以下。
然后，在光阻层206的图案中电镀金属形成第一线路101—步骤(c)，如图2(d)。通常，第一线路101的厚度不大于光阻层206的厚度。
接着，去除光阻层206露出第一线路101—步骤(d)，如图2(e)。
然后，在第一种子层205和第一线路101上施加第一感光介质层1041并图案化—步骤(e)，如图2(f)。通过步骤(e)，使得第一线路101完全内埋于第一感光介质层1041内，有效增加所述第一线路101和第一感光介质层1041的接触面积，确保结合力符合工艺要求。
通常，步骤(e)施加第一感光介质层包括压合干模型感光介质或涂覆液态感光介质。通过曝光、显影的方式实现图案化。第一感光介质层的材料可以采用高解析度的感光型绝缘材料，例如，Hitachi PVF-02。需要说明的是，第一感光介质层1041的厚度可以根据需要选择，这里不做限定。其中，对于面板级涂覆，可以控制所述第一感光介质层的厚度至5μm左右。通常，对于15～20μm的介质层，可以解析20μm以下直径的导通柱。通常，对于5μm厚度感光介质，可以解析出10μm以下的线宽线距。
接着，在第一感光介质层1041的表面施加第二种子层301—步骤(f)，如图2(g)。在一些实施例中，通过化铜或离子溅射的方式形成第二种子层301。可选地，第二种子层301包括铜。
然后，在第二种子层301上电镀金属形成填满所述第一感光介质层1041的图案的第一金属层—步骤(g)，如图2(h)。其中，第一金属层可以包括铜。
接着，减薄第一金属层至暴露出第二种子层301，并移除第一感光介质层1041上的第二种子层301形成导通柱102—步骤(h)，如图2(i)。通常，导通柱102的端面和所述第一感光介质层1041的表面基本齐平，以便于后续形成厚度均一的第二线路。
在一些实施例中，该步骤包括通过磨板和/或蚀刻的方式减薄所述第二金属层并移除第二种子层301。
然后，在第一感光介质层1041和导通柱102上施加第二感光介质层1042并图案化—步骤(i)，如图2(j)。第二感光介质层的施加方法和第一感光介质层1041类似，不再赘述。图案化可以通过曝光、显影来实现，不再赘述。
需要说明的是，所述第二感光介质层1042的厚度可以根据需要选择，例如5μm，本说明书实施例不做限定。通常，对于5μm感光介质层，可以解析出10μm以下的线宽线距。
可选地，第一感光介质层1041和第二感光介质层1042的材料可以是感光性树脂，例如感光性聚酰亚胺树脂或感光性聚苯醚树脂。
接着，在所得结构的表面形成第三种子层302—步骤(j)，如图2(k)。在一些实施例中，通过化铜或离子溅射的方式形成第三种子层302。可选地，第三种子层302包括铜。
然后，在第三种子层302上整面电镀金属形成填满第二感光介质层1042的图案的第二金属层—步骤(k)，如图2(l)。接着，减薄第二金属层至暴露出第三种子层302，移除第二感光介质层1042上的第三种子层302，以形成第二线路103—步骤(l)，如图2(m)。
在一些实施例中，该步骤包括通过磨板和/或蚀刻的方式减薄所述第二金属层并移除第三种子层302。
需要说明的是，后续可以采用相同方法，继续增层形成介质层、导通柱、线路层，不再赘述。
然后，移除临时承载板200和第一种子层205—步骤(m)，如图2(n)。
在一些实施例中，步骤(m)包括：
分离所述双层铜箔移除临时承载板；以及
在移除临时承载板后，蚀刻残留的铜箔和第一种子层205，暴露出第一线路101。
移除第一种子层205还可以包括移除蚀刻阻挡层204。
作为一种可替换的实施方式，图3(a)～3(c)示出图1所示具有导通柱和内埋线路的基板的另一制作步骤的部分截面示意图。
参照图3(a)～3(c)，具有导通柱和内埋线路的基板的制作方法，前述步骤(b)～步骤(e)替换为如下步骤：
在步骤(a)之后，在第一种子层205的表面施加第一感光介质下子层1041a并图案化—步骤(b1)，如图3(a)所示。通常，步骤(b1)施加第一感光介质层包括压合干模型感光介质或涂覆液态感光介质。其中，对于面板级涂覆，可以控制所述第一感光介质层的厚度至5μm左右。通常，对于5μm厚度感光介质，可以解析出10μm以下的线宽线距。
作为示例，图案化可以通过曝光、显影的方式实现。
然后，在第一感光介质下子层1041a的图案中电镀金属形成第一线路101—步骤(c1)，如图3(b)所示。第一线路101的厚度不大于第一感光介质下子层1041a的厚度，使得第一线路101完全内埋于第一感光介质层1041内，有效增加所述第一线路101和第一感光介质层1041的接触面积，确保结合力符合工艺要求。
接着，在第一感光介质下子层1041a和第一线路101上施加第一感光介质上子层1041b并图案化—步骤(d1)，如图3(c)。可选地，施加第一感光介质上子层1041b包括压合干模型感光介质或涂覆液态感光介质。这里，所述第一感光介质下子层和所述第一感光介质上子层属于第一感光介质层1041。
需要说明的是，第一感光介质上子层1041b的厚度可以根据需要选择，这里不做限定。通常，对于15～20μm的介质层，可以解析20μm以下直径的导通柱。
本领域技术人员将会认识到，本发明不限于上下文中具体图示和描述的内容。而且，本发明的范围由所附权利要求限定，包括上文所述的各个技术特征的组合和子组合以及其变化和改进，本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。
在权利要求书中，术语“包括”及其变体例如“包含”、“含有”等是指所列举的组件被包括在内，但一般不排除其他组件。
Claims (15)
1.一种具有导通柱和内埋线路的基板的制作方法，包括：
(a)在临时承载板的表面施加第一种子层；
(b)在所述第一种子层的表面施加光阻层并图案化；
(c)在所述光阻层的图案中电镀金属形成第一线路；
(d)去除所述光阻层暴露出所述第一线路；
(e)在所述第一种子层和所述第一线路上施加第一感光介质层并图案化，所述第一感光介质层的图案暴露出所述第一线路的表面；
(f)在所述第一感光介质层的表面施加第二种子层；
(g)在所述第一感光介质层的图案中电镀形成第一金属层；
(h)减薄所述第一金属层至暴露出所述第二种子层，并移除所述第二种子层形成导通柱，所述第一感光介质层内埋所述第一线路和所述导通柱；
(i)在所述第一感光介质层和所述导通柱上施加第二感光介质层并图案化，所述第二感光介质层的图案暴露出所述导通柱的表面；
(j)在所述第二感光介质层的表面施加第三种子层；
(k)在所述第二感光介质层的图案中电镀金属形成第二金属层；
(l)减薄所述第二金属层至暴露出所述第三种子层，并移除所述第三种子层形成第二线路，所述第二感光介质层内埋所述第二线路；
(m)移除所述临时承载板和所述第一种子层。
2.根据权利要求1所述的制作方法，其中所述临时承载板包括两面分别压覆有双层铜箔的承载板。
3.根据权利要求1所述的制作方法，其中步骤(a)包括在所述临时承载板的表面施加蚀刻阻挡层，在所述蚀刻阻挡层上施加所述第一种子层。
4.根据权利要求3所述的制作方法，其中所述蚀刻阻挡层选自钛、镍、钒、铝、钨、铬、银和金中的至少一种。
5.根据权利要求1所述的制作方法，其中所述第一线路的厚度不大于所述光阻层的厚度。
6.根据权利要求1所述的制作方法，其中所述第一或第二感光介质层的施加包括压合干模型感光介质或涂覆液态感光介质。
7.根据权利要求1所述的制作方法，其中所述第一线路、所述第二线路的线宽和线距不大于10μm。
8.根据权利要求1所述的制作方法，其中所述导通柱的直径不大于20μm。
9.根据权利要求1所述的制作方法，其中所述第一、第二或第三种子层包括铜层。
10.根据权利要求1所述的制作方法，其中步骤(h)包括通过磨板和/或蚀刻的方式减薄所述第一金属层和移除所述第二种子层；和/或
步骤(l)包括通过磨板和/或蚀刻的方式减薄所述第二金属层和移除所述第三种子层。
11.根据权利要求2所述的制作方法，其中步骤(m)包括：
分离所述双层铜箔移除所述承载板；以及
在移除所述承载板后，蚀刻移除所述第一种子层。
12.根据权利要求1所述的制作方法，其中，步骤(b)～步骤(e)替换为如下步骤：
(b1)在所述第一种子层的表面施加第一感光介质下子层并图案化；
(c1)所述第一感光介质下子层的图案中电镀金属形成第一线路；
(d1)在所述第一感光介质下子层和所述第一线路上施加第一感光介质上子层并图案化；其中，所述第一感光介质下子层和所述第一感光介质上子层属于第一感光介质层。
13.根据权利要求12所述的制作方法，其中所述第一线路的厚度不大于所述第一感光介质下子层的厚度。
14.根据权利要求1～13中任一项所述的制作方法得到的具有导通柱和内埋线路的基板。
15.根据权利要求14所述的基板，包括介质层以及内埋于所述介质层内的第一线路、导通柱和第二线路；其中，所述第一线路和所述第二线路分别位于所述介质层的两侧且其表面与所述介质层齐平；所述导通柱连接所述第一线路和第二线路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110482333.2A CN113314425B (zh) | 2021-04-30 | 2021-04-30 | 具有导通柱和内埋线路的基板及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110482333.2A CN113314425B (zh) | 2021-04-30 | 2021-04-30 | 具有导通柱和内埋线路的基板及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113314425A CN113314425A (zh) | 2021-08-27 |
| CN113314425B true CN113314425B (zh) | 2023-12-26 |
Family
ID=77371404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110482333.2A Active CN113314425B (zh) | 2021-04-30 | 2021-04-30 | 具有导通柱和内埋线路的基板及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113314425B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN115188712A (zh) * | 2022-09-13 | 2022-10-14 | 盛合晶微半导体(江阴)有限公司 | 半导体结构的制备方法 |
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2021
- 2021-04-30 CN CN202110482333.2A patent/CN113314425B/zh active Active
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| CN112599424A (zh) * | 2020-12-16 | 2021-04-02 | 南通越亚半导体有限公司 | 一种超薄基板结构的制造方法 |
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| Publication number | Publication date |
|---|---|
| CN113314425A (zh) | 2021-08-27 |
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