CN110010490A - 一种纵向互联的射频立方体结构的制作工艺 - Google Patents

一种纵向互联的射频立方体结构的制作工艺 Download PDF

Info

Publication number
CN110010490A
CN110010490A CN201811593344.2A CN201811593344A CN110010490A CN 110010490 A CN110010490 A CN 110010490A CN 201811593344 A CN201811593344 A CN 201811593344A CN 110010490 A CN110010490 A CN 110010490A
Authority
CN
China
Prior art keywords
radio frequency
cube
chip
pinboard
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811593344.2A
Other languages
English (en)
Other versions
CN110010490B (zh
Inventor
冯光建
王志宇
张兵
周琪
张勋
郁发新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Jimaike Microelectronics Co Ltd
Original Assignee
Hangzhou Zhenlei Microwave Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Zhenlei Microwave Technology Co Ltd filed Critical Hangzhou Zhenlei Microwave Technology Co Ltd
Priority to CN201811593344.2A priority Critical patent/CN110010490B/zh
Publication of CN110010490A publication Critical patent/CN110010490A/zh
Application granted granted Critical
Publication of CN110010490B publication Critical patent/CN110010490B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4817—Conductive parts for containers, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种纵向互联的射频立方体结构的制作工艺，包括以下步骤：在射频芯片转接板表面做凹槽，凹槽内填充金属；在转接板正面开空腔，埋入射频芯片；在射频芯片一面做RDL，焊盘，减薄转接板背面，在背面做焊盘；通过晶圆级键合把射频芯片转接板焊接在一起；机械切割得到单一立方体；在立方体上面贴装天线，在立方体侧面贴互联转接板和电源驱动芯片完成立方体的电性互联得到最后的功能射频立方体。

Description

一种纵向互联的射频立方体结构的制作工艺
技术领域
本发明属于半导体技术领域，具体涉及一种纵向互联的射频立方体结构的制作工艺。
背景技术
对于高频率的微系统，天线阵列的面积越来越小，且天线之间的距离要保持在某个特定范围，才能使整个模组具备优良的通信能力。但是对于射频芯片这种模拟器件芯片来讲，其面积不能像数字芯片一样成倍率的缩小，这样就会出现特高频率的射频微系统将没有足够的面积同时放置PA/LNA，需要把PA/LNA堆叠放置。
对于堆叠的模块来讲，需要把上层的芯片通过TSV互联的方式把信号引到下层，最后跟基板互联，实现功能的输出。但是对于较高密度的TSV转接板来讲，如果堆叠层数较多，应力太大，往往会导致整个模组的碎裂或层间开裂，且多层的TSV结构会大大增加整个模块的成本。
发明内容
本发明要解决的技术问题是提供一种纵向互联的射频立方体结构的制作工艺。
为解决上述技术问题，本发明采用如下的技术方案：
一种纵向互联的射频立方体结构的制作工艺，包括以下步骤：
在射频芯片转接板表面做凹槽，凹槽内填充金属；在转接板正面开空腔，埋入射频芯片；
在射频芯片一面做RDL，焊盘，减薄转接板背面，在背面做焊盘；通过晶圆级键合把射频芯片转接板焊接在一起；
机械切割得到单一立方体；在立方体上面贴装天线，在立方体侧面贴互联转接板和电源驱动芯片完成立方体的电性互联得到最后的功能射频立方体。
优选地，所述在射频芯片转接板表面做凹槽，凹槽内填充金属；在转接板正面开空腔，埋入射频芯片具体为：
通过光刻，刻蚀工艺在射频芯片转接板表面制作凹槽，凹槽长宽范围在1um到1000um，深度在10um到1000um；在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间；通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，为一层或多层，金属材质为钛、铜、铝、银、钯、金、铊、锡或镍；
电镀铜，使铜金属充满凹槽，200到500度温度下密化使铜更致密；铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜；
通过光刻和干法刻蚀工艺在凹槽开口端做空腔，空腔长宽范围在1um到10000um，深度在10um到1000um。
优选地，所述在射频芯片一面做RDL，焊盘，减薄转接板背面，在背面做焊盘；通过晶圆级键合把射频芯片转接板焊接在一起具体为：
通过共晶键合或者胶粘的方式在空腔内设置射频芯片；通过光刻和电镀工艺在射频芯片正面制作RDL，使射频芯片PAD通过转接板表面RDL跟凹槽顶部开口互联；
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um；
此处焊盘和RDL是一面的，位于TSV铜柱露出的一端；
减薄转接板背面，减薄厚度控制在10um到1000um，通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um；
干法刻蚀使转接板侧面的凹槽填充金属露出；
通过晶圆级键合把射频芯片转接板焊接在一起；键合层数控制在2到10层之间。
优选地，所述机械切割得到单一立方体；在立方体上面贴装天线，在立方体侧面贴互联转接板和电源驱动芯片完成立方体的电性互联得到最后的功能射频立方体具体为：
通过干法刻蚀或者机械切割的方式得到单一的射频模块立方体结构，通过表贴工艺在立方体上面贴装天线；
制作具有表面RDL和表面Bump或BGA的互联转接板，其功能是电线互联和焊接；在立方体侧面贴互联转接板和电源驱动芯片完成立方体的电性互联得到最后的功能射频立方体；
在立方体的两侧或者四面都设置一个，实现射频立方体集成度的最大化。
采用本发明具有如下的有益效果：本发明实施例通过把单层芯片的信号线在转接板的侧壁引出，然后通过一个具有密集布线结构的互联无源芯片做层间互联，起到了TSV互联的作用,且避免了TSV结构的引入，降低了工艺难度和成本。
附图说明
图1a所示为本发明实施例通过光刻，刻蚀工艺在射频芯片转接板表面制作凹槽的结构示意图；
图1b所示为本发明实施例通过共晶键合或者胶粘的方式在空腔内设置射频芯片的结构示意图；
图1c所示为本发明实施例通过晶圆级键合把射频芯片转接板焊接在一起的结构示意图；
如图1d所示为通过干法刻蚀或者机械切割的方式得到单一的射频模块立方体结构，通过表贴工艺在立方体上面贴装天线的结构示意图；
图1e所示为互联转接板在立方体的两侧设置的结构示意图；
图1f所示为互联转接板在立方体的四面设置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供的一种纵向互联的射频立方体结构的制作工艺，具体包括以下步骤：
A：在射频芯片转接板表面做凹槽，凹槽内填充金属；在转接板正面开空腔，埋入射频芯片；
如图1a所示，通过光刻，刻蚀工艺在射频芯片转接板101表面制作凹槽103，凹槽长宽范围在1um到1000um，深度在10um到1000um；在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间；通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；
电镀铜，使铜金属充满凹槽，200到500度温度下密化使铜更致密；铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜；硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除；硅片表面绝缘层也可以保留；
通过光刻和干法刻蚀工艺在凹槽开口端做空腔102，空腔长宽范围在1um到10000um，深度在10um到1000um；
此步骤的硅片包括4，6，8，12寸晶圆，厚度范围为200um到2000um，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。
B：在射频芯片一面做RDL，焊盘，减薄转接板背面，在背面做焊盘；通过晶圆级键合把射频芯片转接板焊接在一起；
如图1b所示，通过共晶键合或者胶粘的方式在空腔内设置射频芯片；通过光刻和电镀工艺在射频芯片正面制作RDL，使射频芯片PAD通过转接板表面RDL跟凹槽顶部开口互联；
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um；
此处焊盘和RDL是一面的，位于TSV铜柱露出的一端；
减薄转接板背面，减薄厚度控制在10um到1000um，通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um；
干法刻蚀使转接板侧面的凹槽填充金属露出；
如图1c所示，通过晶圆级键合把射频芯片转接板焊接在一起；键合层数控制在2到10层之间；
C：机械切割得到单一立方体；在立方体上面贴装天线，在立方体侧面贴互联转接板和电源驱动芯片完成立方体的电性互联得到最后的功能射频立方体；
如图1d所示，通过干法刻蚀或者机械切割的方式得到单一的射频模块立方体结构，通过表贴工艺在立方体上面贴装天线；
制作具有表面RDL和表面Bump或BGA的互联转接板，其功能是电线互联和焊接；在立方体侧面贴互联转接板和电源驱动芯片完成立方体的电性互联得到最后的功能射频立方体；
此处互联转接板还可以如图1e或者1f所示，在立方体的两侧或者四面都设置一个，实现射频立方体集成度的最大化。
对本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
应当理解，本文所述的示例性实施例是说明性的而非限制性的。尽管结合附图描述了本发明的一个或多个实施例，本领域普通技术人员应当理解，在不脱离通过所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种形式和细节的改变。

Claims (4)

1.一种纵向互联的射频立方体结构的制作工艺，其特征在于，包括以下步骤：
在射频芯片转接板表面做凹槽，凹槽内填充金属；在转接板正面开空腔，埋入射频芯片；
在射频芯片一面做RDL，焊盘，减薄转接板背面，在背面做焊盘；通过晶圆级键合把射频芯片转接板焊接在一起；
机械切割得到单一立方体；在立方体上面贴装天线，在立方体侧面贴互联转接板和电源驱动芯片完成立方体的电性互联得到最后的功能射频立方体。
2.如权利要求1所述的纵向互联的射频立方体结构的制作工艺，其特征在于，所述在射频芯片转接板表面做凹槽，凹槽内填充金属；在转接板正面开空腔，埋入射频芯片具体为：
通过光刻，刻蚀工艺在射频芯片转接板表面制作凹槽，凹槽长宽范围在1um到1000um，深度在10um到1000um；在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间；通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，为一层或多层，金属材质为钛、铜、铝、银、钯、金、铊、锡或镍；
电镀铜，使铜金属充满凹槽，200到500度温度下密化使铜更致密；铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜；
通过光刻和干法刻蚀工艺在凹槽开口端做空腔，空腔长宽范围在1um到10000um，深度在10um到1000um。
3.如权利要求1或2所述的纵向互联的射频立方体结构的制作工艺，其特征在于，所述在射频芯片一面做RDL，焊盘，减薄转接板背面，在背面做焊盘；通过晶圆级键合把射频芯片转接板焊接在一起具体为：
通过共晶键合或者胶粘的方式在空腔内设置射频芯片；通过光刻和电镀工艺在射频芯片正面制作RDL，使射频芯片PAD通过转接板表面RDL跟凹槽顶部开口互联；
通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um；
此处焊盘和RDL是一面的，位于TSV铜柱露出的一端；
减薄转接板背面，减薄厚度控制在10um到1000um，通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um；
干法刻蚀使转接板侧面的凹槽填充金属露出；
通过晶圆级键合把射频芯片转接板焊接在一起；键合层数控制在2到10层之间。
4.如权利要求1或2所述的纵向互联的射频立方体结构的制作工艺，其特征在于，所述机械切割得到单一立方体；在立方体上面贴装天线，在立方体侧面贴互联转接板和电源驱动芯片完成立方体的电性互联得到最后的功能射频立方体具体为：
通过干法刻蚀或者机械切割的方式得到单一的射频模块立方体结构，通过表贴工艺在立方体上面贴装天线；
制作具有表面RDL和表面Bump或BGA的互联转接板，其功能是电线互联和焊接；在立方体侧面贴互联转接板和电源驱动芯片完成立方体的电性互联得到最后的功能射频立方体；
在立方体的两侧或者四面都设置一个，实现射频立方体集成度的最大化。
CN201811593344.2A 2018-12-25 2018-12-25 一种纵向互联的射频立方体结构的制作工艺 Active CN110010490B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811593344.2A CN110010490B (zh) 2018-12-25 2018-12-25 一种纵向互联的射频立方体结构的制作工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811593344.2A CN110010490B (zh) 2018-12-25 2018-12-25 一种纵向互联的射频立方体结构的制作工艺

Publications (2)

Publication Number Publication Date
CN110010490A true CN110010490A (zh) 2019-07-12
CN110010490B CN110010490B (zh) 2021-04-09

Family

ID=67165235

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811593344.2A Active CN110010490B (zh) 2018-12-25 2018-12-25 一种纵向互联的射频立方体结构的制作工艺

Country Status (1)

Country Link
CN (1) CN110010490B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111293078A (zh) * 2020-03-17 2020-06-16 浙江大学 一种转接板正反两面空腔嵌入芯片的方法
CN111968961A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 侧壁互联板及其制作工艺
CN111968921A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种具有液态散热功能的pcb组装方式
CN111968941A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种晶圆级贴片互联方式
CN112053959A (zh) * 2020-03-02 2020-12-08 浙江集迈科微电子有限公司 一种多层堆叠射频光模块立方体结构的制作方法
CN113299626A (zh) * 2021-06-29 2021-08-24 广东佛智芯微电子技术研究有限公司 一种多芯片封装用的导电组件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW478022B (en) * 1999-11-17 2002-03-01 Sony Corp Semiconductor apparatus and method of fabricating semiconductor apparatus
US20040157410A1 (en) * 2003-01-16 2004-08-12 Seiko Epson Corporation Semiconductor device, semiconductor module, electronic equipment, method for manufacturing semiconductor device, and method for manufacturing semiconductor module
CN1893053A (zh) * 2005-07-08 2007-01-10 三星电子株式会社 插件结构及其制造方法、晶片级堆叠结构和封装结构
CN106847712A (zh) * 2016-12-28 2017-06-13 华进半导体封装先导技术研发中心有限公司 一种扇出型晶圆级封装结构及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW478022B (en) * 1999-11-17 2002-03-01 Sony Corp Semiconductor apparatus and method of fabricating semiconductor apparatus
US20040157410A1 (en) * 2003-01-16 2004-08-12 Seiko Epson Corporation Semiconductor device, semiconductor module, electronic equipment, method for manufacturing semiconductor device, and method for manufacturing semiconductor module
CN1893053A (zh) * 2005-07-08 2007-01-10 三星电子株式会社 插件结构及其制造方法、晶片级堆叠结构和封装结构
CN106847712A (zh) * 2016-12-28 2017-06-13 华进半导体封装先导技术研发中心有限公司 一种扇出型晶圆级封装结构及其制作方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112053959A (zh) * 2020-03-02 2020-12-08 浙江集迈科微电子有限公司 一种多层堆叠射频光模块立方体结构的制作方法
CN111293078A (zh) * 2020-03-17 2020-06-16 浙江大学 一种转接板正反两面空腔嵌入芯片的方法
CN111968961A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 侧壁互联板及其制作工艺
CN111968921A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种具有液态散热功能的pcb组装方式
CN111968941A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种晶圆级贴片互联方式
CN111968921B (zh) * 2020-08-24 2022-04-15 浙江集迈科微电子有限公司 一种具有液态散热功能的pcb组装方式
CN111968941B (zh) * 2020-08-24 2024-02-23 浙江集迈科微电子有限公司 一种晶圆级贴片互联方式
CN113299626A (zh) * 2021-06-29 2021-08-24 广东佛智芯微电子技术研究有限公司 一种多芯片封装用的导电组件及其制作方法

Also Published As

Publication number Publication date
CN110010490B (zh) 2021-04-09

Similar Documents

Publication Publication Date Title
CN110010490A (zh) 一种纵向互联的射频立方体结构的制作工艺
CN110010546B (zh) 一种竖立放置射频模块的相变散热结构的制作工艺
CN110010491B (zh) 一种多层堆叠射频微系统立方体结构的制作工艺
US5380681A (en) Three-dimensional multichip package and methods of fabricating
CN110010563B (zh) 一种底部散热型射频芯片转接板封装工艺
US8476753B2 (en) Process for enhanced 3D integration and structures generated using the same
TW201205759A (en) Microelectronic elements having metallic pads overlying vias
CN103943614B (zh) 集成无源器件扇出型晶圆级封装三维堆叠结构及制作方法
CN103296008A (zh) Tsv或tgv转接板，3d封装及其制备方法
CN111653492B (zh) 一种三维堆叠射频光模块制作方法
CN107622957A (zh) 双面SiP的三维封装结构的制造方法
CN110010500A (zh) 一种高度集成的射频芯片系统级封装工艺
CN110010484B (zh) 一种插孔式超深tsv互联的射频芯片系统级封装工艺
CN113066781B (zh) 转接板堆叠模组、三维模组和堆叠工艺
CN202905686U (zh) 一种多芯片圆片级封装结构
CN102751204B (zh) 一种扇出型圆片级芯片封装方法
CN110010498A (zh) 一种侧面散热的密闭型系统级封装工艺
CN110010475B (zh) 一种射频芯片系统级封装的散热模块制作工艺
CN110010487B (zh) 一种立式焊接的射频芯片系统级封装工艺
CN110010494B (zh) 一种侧壁带焊盘的系统级封装互联结构制作方法
CN110010593B (zh) 一种三维堆叠系统级封装工艺
CN110010495A (zh) 一种高密度侧壁互联方法
CN111341678B (zh) 一种不同厚度芯片嵌入的封装方法
CN210224007U (zh) 一种硅基扇出型晶圆级封装结构
CN110010477B (zh) 一种侧面散热型密闭射频芯片封装工艺

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB03 Change of inventor or designer information
CB03 Change of inventor or designer information

Inventor after: Feng Guangjian

Inventor before: Feng Guangjian

Inventor before: Wang Zhiyu

Inventor before: Zhang Bing

Inventor before: Zhou Qi

Inventor before: Zhang Xun

Inventor before: Yu Faxin

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200804

Address after: 313100 Workshop No. 8, North Park, Second Division of Changxing National University Science and Technology Park, Chenwang Road and Taihu Road Intersection, Changxing County Economic and Technological Development Zone, Huzhou City, Zhejiang Province

Applicant after: ZHEJIANG JIMAIKE MICROELECTRONIC Co.,Ltd.

Address before: 310030 6, B block 3, three Garden Road, three pier Town, Xihu District, Hangzhou, Zhejiang.

Applicant before: HANGZHOU ZHENLEI MICROWAVE TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant